JPS62204579A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS62204579A JPS62204579A JP4759286A JP4759286A JPS62204579A JP S62204579 A JPS62204579 A JP S62204579A JP 4759286 A JP4759286 A JP 4759286A JP 4759286 A JP4759286 A JP 4759286A JP S62204579 A JPS62204579 A JP S62204579A
- Authority
- JP
- Japan
- Prior art keywords
- gate pattern
- gate
- forming
- film
- conductive layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 abstract description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 2
- 239000001257 hydrogen Substances 0.000 abstract description 2
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 2
- 238000005530 etching Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000927 vapour-phase epitaxy Methods 0.000 description 3
- 244000025254 Cannabis sativa Species 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- RWSOTUBLDIXVET-UHFFFAOYSA-N Dihydrogen sulfide Chemical compound S RWSOTUBLDIXVET-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 229910000037 hydrogen sulfide Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
グー１〜部に接近して高濃度成長層を有する電界効果ト
ランジスタの製造方法に関する。
グー１〜部に接近して高濃度成長層を有する電界効果ト
ランジスタの製造方法に関する。
ＧａＡｓを代表とする化合物半導体はＳｉに比べて大き
な電子移動度を有することに特長があり、超高速集積回
路に応用する研究開発が活発に行なわれている。ここで
は、ＧａＡｓのショットキーバリアゲート型電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと記す）を例に説明する
。
な電子移動度を有することに特長があり、超高速集積回
路に応用する研究開発が活発に行なわれている。ここで
は、ＧａＡｓのショットキーバリアゲート型電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと記す）を例に説明する
。
このＭＥＳＦＥＴの製造方法の一例として、特開昭６０
−１５９７８号公報に提案している。第２図（ａ）〜（
１１）はこの製造方法を説明するための図で主要工程に
おける素子の断面図である。
−１５９７８号公報に提案している。第２図（ａ）〜（
１１）はこの製造方法を説明するための図で主要工程に
おける素子の断面図である。
すなわち第２図（ａ＞に示すように半絶縁性ＧａＡｓ基
板（以下半導体基板と記す）４にＳｉ＋を加速電圧３０
ｋｅＶ、ドース量２ Ｘ １０１２ｃｍ−２でイオン注
入しチャネル層５を形成する。次に、第２図（ｂ）に示
すようにこの半導体基板４上にシリコン酸化膜を厚さ０
．８μｍ気相成長し、ホトレジスト膜をマスクとして平
行平板型ドライエツチングにより酸化膜をエツチングし
、ゲート長１．０μｍの仮ゲートパターン６を形成する
。次に、第２図（Ｃ）に示すように仮ゲートパターン６
をマスクとしてＳｉ＋を加速電圧１００ｋｅＶ、ドース
量３×１０”Ｃ１１−、”でイオン注入して高濃度導電
層１０ａ。
板（以下半導体基板と記す）４にＳｉ＋を加速電圧３０
ｋｅＶ、ドース量２ Ｘ １０１２ｃｍ−２でイオン注
入しチャネル層５を形成する。次に、第２図（ｂ）に示
すようにこの半導体基板４上にシリコン酸化膜を厚さ０
．８μｍ気相成長し、ホトレジスト膜をマスクとして平
行平板型ドライエツチングにより酸化膜をエツチングし
、ゲート長１．０μｍの仮ゲートパターン６を形成する
。次に、第２図（Ｃ）に示すように仮ゲートパターン６
をマスクとしてＳｉ＋を加速電圧１００ｋｅＶ、ドース
量３×１０”Ｃ１１−、”でイオン注入して高濃度導電
層１０ａ。
１０ｂを形成する０次に、第２図（ｄ）に示すように反
転膜１０として厚さ０．３μｍのシリコン窒化膜で全面
を覆い、水素中で８ｏＯ℃２０分間の熱処理によりチャ
ネル層５および高濃度導電層１０ａ、１０ｂの結晶性を
回復させる。次に、第２図（ｅ）に示すようにホＩ・レ
ジスト膜１１を厚さ１．０μｍ塗布するとホトレジスト
膜１１の表面は平滑になり、仮ゲートパターン６上のホ
トレジスト膜６は薄くなり形成される。次に、第２図（
ｆ）に示すように平行平板型ドライエツチングによりＣ
Ｆ４ガスを用いて全面をエツチングし、酸化膜の仮ゲー
トパターン６を露出させる。次に、第２図（ｇ）に示す
ように残ったホトレジスト膜１２をはくり液で除去し、
バッファド弗酸液により仮ゲートパターンの酸化膜６を
除去してゲート開口１４を形成する。次いで、第２図（
ｈ）に示すようにゲート開口１４にアルミニウムのゲー
ト電極１、および高濃度導電層１０ａ、１０ｂ上にオー
ム性金属Ａｕ：Ｇｅ−Ｎｉのソース電極２．ドレイン電
極３を形成するとＭＥＳＦＥＴが完成する。
転膜１０として厚さ０．３μｍのシリコン窒化膜で全面
を覆い、水素中で８ｏＯ℃２０分間の熱処理によりチャ
ネル層５および高濃度導電層１０ａ、１０ｂの結晶性を
回復させる。次に、第２図（ｅ）に示すようにホＩ・レ
ジスト膜１１を厚さ１．０μｍ塗布するとホトレジスト
膜１１の表面は平滑になり、仮ゲートパターン６上のホ
トレジスト膜６は薄くなり形成される。次に、第２図（
ｆ）に示すように平行平板型ドライエツチングによりＣ
Ｆ４ガスを用いて全面をエツチングし、酸化膜の仮ゲー
トパターン６を露出させる。次に、第２図（ｇ）に示す
ように残ったホトレジスト膜１２をはくり液で除去し、
バッファド弗酸液により仮ゲートパターンの酸化膜６を
除去してゲート開口１４を形成する。次いで、第２図（
ｈ）に示すようにゲート開口１４にアルミニウムのゲー
ト電極１、および高濃度導電層１０ａ、１０ｂ上にオー
ム性金属Ａｕ：Ｇｅ−Ｎｉのソース電極２．ドレイン電
極３を形成するとＭＥＳＦＥＴが完成する。
この製造方法の特徴は、高温の熱処理後にゲート電極１
を形成できるなめ、ゲート電極の選定に自由度が大きい
ことである。
を形成できるなめ、ゲート電極の選定に自由度が大きい
ことである。
ＦＥＴの相互コンダクタンス（ｇｍ）を大きくするには
、ゲート長を短かくしてソースとゲート電極間の抵抗（
ソース抵抗）を小さくする必要がある。しかし、イオン
注入により形成する高濃度導電層は、さきに示した従来
例のような通常のアニール条件では、８Ｘ ｌ Ｏ”Ｃ
１１−’以上に活性化することは難しい、そして、ソー
ス抵抗を下げようとして高濃度導電層を深く厚くすると
、ゲート下への注入不純物の横方向拡散や基板リーク電
流が大きくなるため、ドレイン電流の飽和性が悪くなり
相互コンダクタンスも低下する。
、ゲート長を短かくしてソースとゲート電極間の抵抗（
ソース抵抗）を小さくする必要がある。しかし、イオン
注入により形成する高濃度導電層は、さきに示した従来
例のような通常のアニール条件では、８Ｘ ｌ Ｏ”Ｃ
１１−’以上に活性化することは難しい、そして、ソー
ス抵抗を下げようとして高濃度導電層を深く厚くすると
、ゲート下への注入不純物の横方向拡散や基板リーク電
流が大きくなるため、ドレイン電流の飽和性が悪くなり
相互コンダクタンスも低下する。
本発明の目的は、ゲート長を短かくしてもドレイン電流
の飽和性や相互コンダクタンスが良好な電界効果トラン
ジスタを提供することにある。
の飽和性や相互コンダクタンスが良好な電界効果トラン
ジスタを提供することにある。
本発明の電界効果トランジスタの製造方法は、半導体基
板上に電界効果トランジスタ部となるチャネル層を形成
する工程と、前記チャネル層上にゲート形状を決めるた
めの仮ゲートパターンを形成する工程と、前記仮ゲート
パターンをマスクとしてイオン注入法により中濃度導電
層を形成する工程と、前記仮ゲートパターンの側面に側
壁を形成する工程と、前記仮ゲートパターンおよび側壁
をマスクとして前記中濃度導電層上に高濃度導電層を成
長する工程と、表面に反転膜を形成する工程と、前記反
転膜および側壁よりなる膜に前記仮ゲートパターンをゲ
ート開口とする開口を形成する工程と、前記ゲート開口
にゲート電極を形成する工程とを含んで構成される。
板上に電界効果トランジスタ部となるチャネル層を形成
する工程と、前記チャネル層上にゲート形状を決めるた
めの仮ゲートパターンを形成する工程と、前記仮ゲート
パターンをマスクとしてイオン注入法により中濃度導電
層を形成する工程と、前記仮ゲートパターンの側面に側
壁を形成する工程と、前記仮ゲートパターンおよび側壁
をマスクとして前記中濃度導電層上に高濃度導電層を成
長する工程と、表面に反転膜を形成する工程と、前記反
転膜および側壁よりなる膜に前記仮ゲートパターンをゲ
ート開口とする開口を形成する工程と、前記ゲート開口
にゲート電極を形成する工程とを含んで構成される。
本発明の製造方法は、イオン注入により設ける導電層（
中濃度導電層）を浅く低濃度にすることによりアニール
に伴なう横方向拡散や基板リークを少なくし、ゲート電
極に接近して中濃度導電層上に高濃度導電層を成長する
ことによりソース抵抗を小さくするものである。
中濃度導電層）を浅く低濃度にすることによりアニール
に伴なう横方向拡散や基板リークを少なくし、ゲート電
極に接近して中濃度導電層上に高濃度導電層を成長する
ことによりソース抵抗を小さくするものである。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（ｈ）は本発明の一実施例を説明する
ために工程順に示した主要製造、工程における素子の断
面図である０本実施例においては、ＭＥＳＦＥＴの製造
方法につき説明する。
。第１図（ａ）〜（ｈ）は本発明の一実施例を説明する
ために工程順に示した主要製造、工程における素子の断
面図である０本実施例においては、ＭＥＳＦＥＴの製造
方法につき説明する。
まず、第１図（ａ）に示すように半絶縁性ＧａＡｓ基板
４上にＳｉ＋を加速電圧３０ｋｅＶ、ドース量２Ｘ Ｉ
Ｑ ”ｃｍ−２でイオン注入しチャイ・ル層５を形成
する。そし、て、表面に酸化膜を０．８μｍの厚さに形
成し、ホトレジスト膜をマスクとして平行平板型ドライ
エツチングにより酸化膜を加工し、高さ０、Ｓノｚｍ、
ゲー）−長ＯＡ１ｃｍの仮ゲートパターン６を形成する
。次に、第１図（ｂ）に示すように仮ゲータパターン６
をマスクにＳｉ”を加速電圧３０ｋｅＶ、ドース量７
Ｘ １０１２ｃｙｏ−２でイオン注入し中濃度導電ＪＷ
７ａ、７ｂを設ける。次に、第１図（ｃ）に示すように
厚さＱ、３Ωｍのスパッタシリコン窒化膜１５で全面を
覆い、水素中８００℃２０分間の熱処理をおこない、チ
ャネル層５および中濃度導電層７ａ、７ｂの結晶性を回
復する。次に、第１図（ｄ）に示すようにＣＦ４ガスを
用いて平行平板型ドライエツチングをおこない、仮ゲー
）・パターン６の側面に厚さ０．３μｍの側壁８を残す
。次に、第１図（ｅ）に示すように有機洗浄によりＧａ
Ａｓ表面を浄化した後、有機金属気相成長法によりキャ
リア密度１．２ Ｘ １０１８ｃｒｙ−’の高濃度導電
１９ａ、９ｂを露出した中濃度導電層７ａ、７ｂｈに厚
さ０．３μｍ成長する。この時の成長条件は、アルシン
（＾５＋１３） ： トリメチルガリウム（ＴＭＧ）：
硫化水素（ＩＩ２Ｓ）＝ ７ ： １ ： ０．０４の
ガス比で、成長温度は６２０°Ｃである。ここで１１□
８はキャリアのドーパントガスである。次に、第１図（
ｆ）に示すように反転膜１１としてスパッタシリコン窒
化膜を厚さ０．３μｍ全面に設ける。次いで、第１図（
ｇ）に示すように平行平板型ドライエツチングによりＣ
Ｆ４ガスを用いて全面をエツチングし、酸化膜の仮ゲー
■・パターン６を露出させ、次いで反転膜１１及び側壁
８のシリコン窒化膜をマスクとして、バッファド弗酸液
により酸化膜の仮ゲートパターンを除去してゲート開口
１４を形成する。次に、第１図（ｈ）に示すようにゲー
１へ開口１４にアルミニウムのゲート電極１と設け、引
きつづき高濃度導電！９ａ、９ｂ上に反転膜としての窒
化膜１３を平行平板型ドライエッヂングにより除去し、
高濃度導電層９ａ、９ｂ上にゲート電極１から各２μｍ
離してオーム性金属人ｕ：Ｇｅ−Ｎｉのソース電極２と
ドレイン電極３を設けてＭＥＳＦＥＴを完成する。
４上にＳｉ＋を加速電圧３０ｋｅＶ、ドース量２Ｘ Ｉ
Ｑ ”ｃｍ−２でイオン注入しチャイ・ル層５を形成
する。そし、て、表面に酸化膜を０．８μｍの厚さに形
成し、ホトレジスト膜をマスクとして平行平板型ドライ
エツチングにより酸化膜を加工し、高さ０、Ｓノｚｍ、
ゲー）−長ＯＡ１ｃｍの仮ゲートパターン６を形成する
。次に、第１図（ｂ）に示すように仮ゲータパターン６
をマスクにＳｉ”を加速電圧３０ｋｅＶ、ドース量７
Ｘ １０１２ｃｙｏ−２でイオン注入し中濃度導電ＪＷ
７ａ、７ｂを設ける。次に、第１図（ｃ）に示すように
厚さＱ、３Ωｍのスパッタシリコン窒化膜１５で全面を
覆い、水素中８００℃２０分間の熱処理をおこない、チ
ャネル層５および中濃度導電層７ａ、７ｂの結晶性を回
復する。次に、第１図（ｄ）に示すようにＣＦ４ガスを
用いて平行平板型ドライエツチングをおこない、仮ゲー
）・パターン６の側面に厚さ０．３μｍの側壁８を残す
。次に、第１図（ｅ）に示すように有機洗浄によりＧａ
Ａｓ表面を浄化した後、有機金属気相成長法によりキャ
リア密度１．２ Ｘ １０１８ｃｒｙ−’の高濃度導電
１９ａ、９ｂを露出した中濃度導電層７ａ、７ｂｈに厚
さ０．３μｍ成長する。この時の成長条件は、アルシン
（＾５＋１３） ： トリメチルガリウム（ＴＭＧ）：
硫化水素（ＩＩ２Ｓ）＝ ７ ： １ ： ０．０４の
ガス比で、成長温度は６２０°Ｃである。ここで１１□
８はキャリアのドーパントガスである。次に、第１図（
ｆ）に示すように反転膜１１としてスパッタシリコン窒
化膜を厚さ０．３μｍ全面に設ける。次いで、第１図（
ｇ）に示すように平行平板型ドライエツチングによりＣ
Ｆ４ガスを用いて全面をエツチングし、酸化膜の仮ゲー
■・パターン６を露出させ、次いで反転膜１１及び側壁
８のシリコン窒化膜をマスクとして、バッファド弗酸液
により酸化膜の仮ゲートパターンを除去してゲート開口
１４を形成する。次に、第１図（ｈ）に示すようにゲー
１へ開口１４にアルミニウムのゲート電極１と設け、引
きつづき高濃度導電！９ａ、９ｂ上に反転膜としての窒
化膜１３を平行平板型ドライエッヂングにより除去し、
高濃度導電層９ａ、９ｂ上にゲート電極１から各２μｍ
離してオーム性金属人ｕ：Ｇｅ−Ｎｉのソース電極２と
ドレイン電極３を設けてＭＥＳＦＥＴを完成する。
上記実施例により得られなＦＥＴ特性としては、ゲート
しきい電圧ｖＴ＝−ｏ、ｓ ｖ ＜標準偏差５０ｍｖ）
において、ゲート電圧ＯＶにおける相互コンダクタンス
ｇｍ＝４２０ｍｓ／關、ソース抵抗Ｒｓ＝０．４Ω・Ｃ
ｌ１１、ゲート逆耐圧−ＢＶ、＝６Ｖであった。またド
レイン電流の飽和性を示すドレイン帰還率γ＝−ろＶ
ｔ 、／ ａ Ｖ ｏ ＝ ０．０５であった。
しきい電圧ｖＴ＝−ｏ、ｓ ｖ ＜標準偏差５０ｍｖ）
において、ゲート電圧ＯＶにおける相互コンダクタンス
ｇｍ＝４２０ｍｓ／關、ソース抵抗Ｒｓ＝０．４Ω・Ｃ
ｌ１１、ゲート逆耐圧−ＢＶ、＝６Ｖであった。またド
レイン電流の飽和性を示すドレイン帰還率γ＝−ろＶ
ｔ 、／ ａ Ｖ ｏ ＝ ０．０５であった。
従来方法においてイオン注入で高濃度導電層を形成し、
グー１−長が０．３μｍの場合は、ＶＴ＝−１、ＯＶに
おいて、標準偏差１３０ｍｖ、ｇｍ＝２３０ｍＳ／１Ｉ
Ｉ１．Ｒｓ＝０．７Ω・ｍｕ、−ＢＶ、＝４■、γ＝０
．＋２であった。
グー１−長が０．３μｍの場合は、ＶＴ＝−１、ＯＶに
おいて、標準偏差１３０ｍｖ、ｇｍ＝２３０ｍＳ／１Ｉ
Ｉ１．Ｒｓ＝０．７Ω・ｍｕ、−ＢＶ、＝４■、γ＝０
．＋２であった。
このように、本実施例では、ゲートしきい電圧の標準偏
差、ソース抵抗Ｒ５、ドレイン帰還率γが小さくなり、
相互コンダクタンスｇｍ、グー１−逆耐圧−ＢＶｏが向
上していることが分かる。
差、ソース抵抗Ｒ５、ドレイン帰還率γが小さくなり、
相互コンダクタンスｇｍ、グー１−逆耐圧−ＢＶｏが向
上していることが分かる。
またイオン注入による高濃度導電層はピークキャリア密
度７ ｘ １０ ＋７ＣＩ！ｌ−３であるが、有機金属
気相成長法による高濃度導電層は１．２ Ｘ １０１８
ｃｍ−’と高く均一な濃度分布となり、ソース抵抗Ｒ５
を下げることができる。
度７ ｘ １０ ＋７ＣＩ！ｌ−３であるが、有機金属
気相成長法による高濃度導電層は１．２ Ｘ １０１８
ｃｍ−’と高く均一な濃度分布となり、ソース抵抗Ｒ５
を下げることができる。
高濃度導電層の気相成長方法としては、有機金属気相成
長法により説明したが、ハロゲン化物輸送法などであっ
てもよい。
長法により説明したが、ハロゲン化物輸送法などであっ
てもよい。
以上、説明したように本発明の製造方法によれば、イオ
ン注入による中濃度導電層を浅く低い濃度で設けること
により、横方向拡散や基板リークが少くなり、ドレイン
電流の飽和性やゲートしきい電圧のばらつきが改善でき
る。そして、気相成長によるキャリア密度の高い高濃度
導電層を、中濃度導電層の表面に設けることによりソー
ス抵抗を下げて相互コンダクタンスを増大させることか
できる。
ン注入による中濃度導電層を浅く低い濃度で設けること
により、横方向拡散や基板リークが少くなり、ドレイン
電流の飽和性やゲートしきい電圧のばらつきが改善でき
る。そして、気相成長によるキャリア密度の高い高濃度
導電層を、中濃度導電層の表面に設けることによりソー
ス抵抗を下げて相互コンダクタンスを増大させることか
できる。
また、本発明の製造方法では、ゲート電極を後で形成す
るため、ゲート電極に抵抗率の低い材料を厚く用いてゲ
ート抵抗を下げることなどもできる。
るため、ゲート電極に抵抗率の低い材料を厚く用いてゲ
ート抵抗を下げることなどもできる。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めに工程順に示した主要製造工程の素子の断面図、第２
図（ａ）〜（ｈ）は従来の電界効果トランジスタの製造
方法を説明するために工程順に示した主要製造工程の素
子の断面図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４・・・半導体基板、５・・・チャネル層
、６・・・仮ゲートパターン、７ａ、７ｂ・・・中濃度
導電層、９ａ”、９ｂ、１０ａ、１０ｂ−−−高濃度導
電層、８・・・側壁、１１・・・反転膜、１２・・・レ
ジスト膜、１３・・・反転パターン、１４・・・ゲート
開口、１５・・・窒化茅 Ｉ 詔 茅 ｌＷＪ 第 ２ 間
めに工程順に示した主要製造工程の素子の断面図、第２
図（ａ）〜（ｈ）は従来の電界効果トランジスタの製造
方法を説明するために工程順に示した主要製造工程の素
子の断面図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４・・・半導体基板、５・・・チャネル層
、６・・・仮ゲートパターン、７ａ、７ｂ・・・中濃度
導電層、９ａ”、９ｂ、１０ａ、１０ｂ−−−高濃度導
電層、８・・・側壁、１１・・・反転膜、１２・・・レ
ジスト膜、１３・・・反転パターン、１４・・・ゲート
開口、１５・・・窒化茅 Ｉ 詔 茅 ｌＷＪ 第 ２ 間
Claims (1)
- 半導体基板上に電界効果トランジスタ部となるチャネル
層を形成する工程と、前記チャネル層上にゲート形状を
決めるための仮ゲートパターンを形成する工程と、前記
仮ゲートパターンをマスクとしてイオン注入法により中
濃度導電層を形成する工程と、前記仮ゲートパターンの
側面に側壁を形成する工程と、前記仮ゲートパターンお
よび側壁をマスクとして前記中濃度導電層上に高濃度導
電層を成長する工程と、基板表面に反転膜を形成する工
程と、前記反転膜、側壁よりなる膜に前記仮ゲートパタ
ーンをゲート開口とする開口を形成する工程と、前記ゲ
ート開口にゲート電極を形成する工程とを含むことを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4759286A JPS62204579A (ja) | 1986-03-04 | 1986-03-04 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4759286A JPS62204579A (ja) | 1986-03-04 | 1986-03-04 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62204579A true JPS62204579A (ja) | 1987-09-09 |
Family
ID=12779519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4759286A Pending JPS62204579A (ja) | 1986-03-04 | 1986-03-04 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006517726A (ja) * | 2002-07-16 | 2006-07-27 | クリー インコーポレイテッド | 窒化物ベースのトランジスタ及びその製造方法 |
-
1986
- 1986-03-04 JP JP4759286A patent/JPS62204579A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006517726A (ja) * | 2002-07-16 | 2006-07-27 | クリー インコーポレイテッド | 窒化物ベースのトランジスタ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001185717A (ja) | 半導体装置及びその製造方法 | |
| JP3368449B2 (ja) | 半導体装置及びその製造方法 | |
| JPS62204579A (ja) | 電界効果トランジスタの製造方法 | |
| JPH03145139A (ja) | 電界効果トランジスタとその製造方法 | |
| JPS62204578A (ja) | 電界効果トランジスタの製造方法 | |
| US5413947A (en) | Method for manufacturing a semiconductor device with an epitaxial void | |
| JPH0212927A (ja) | Ｍｅｓ ｆｅｔの製造方法 | |
| JP2541230B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH10173036A (ja) | 半導体装置および半導体の高抵抗化方法 | |
| JP3438124B2 (ja) | 半導体装置 | |
| JP2691572B2 (ja) | 化合物半導体装置の製造方法 | |
| JP2707436B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6115375A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPS6356959A (ja) | 電界効果トランジスタの製造方法 | |
| JP3018885B2 (ja) | 半導体装置の製造方法 | |
| JP4186267B2 (ja) | 化合物半導体装置の製造方法 | |
| JP3090787B2 (ja) | 半導体装置の製造方法 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPS6332273B2 (ja) | ||
| JPH02295135A (ja) | 半導体装置 | |
| JP2682032B2 (ja) | 半導体装置の製造方法 | |
| JP3109097B2 (ja) | 電界効果トランジスタの製造方法およびエッチング方法 | |
| JPH02199843A (ja) | 化合物半導体装置およびその製造方法 | |
| JPH08191080A (ja) | 化合物半導体装置及びその製造方法 | |
| JPH0521467A (ja) | 電界効果トランジスタの製造方法 |