JP4186267B2 - 化合物半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，ＧａＡｓ表面の酸化を抑制し表面の再結合準位の発生を押さえ，もって表面空乏層の広がりを抑制したＧａＡｓ化合物半導体装置，およびその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓ半導体を素材とする電界効果トランジスタ（ＦＥＴ）は，ＧａＡｓ中での電子の移動度が大きいために，高周波デバイスとしてもっぱら使用されている。しかしながら，ＧａＡｓ−ＦＥＴは一般にそのゲート電極が金属−半導体接合で形成するＦＥＴ（ＭＥＳＦＥＴ）であるため，半導体表面の特性の影響を強く受ける。ＭＥＳＦＥＴでは，金属ゲート電極にゲート信号を印加して，表面近傍に形成されたチャネル層の幅を制御することで，増幅作用を発揮させる。しかしながら，半導体に本質的に存在する表面空乏層が大きくなると，このゲート信号の作用を，この空乏層が吸収してしまい，ＦＥＴ性能（例えば相互コンダクタンス）の劣化を伴ってしまう。
【０００３】
従来のＦＥＴではこの影響を緩和するために，例えば図４に示すように，ゲート電極形成箇所をエッチングにより掘り込み，この窪みに電極を形成することが行われていた。この方法によれば，チャネル層が表面から深い位置に形成されるため，ゲート電極両脇に形成される空乏層の影響が緩和される。
【０００４】
【発明が解決しようとする課題】
しかしながらこの窪みの深さ，すなわち，窪み底部とチャネルまでの距離に従って，このＦＥＴの特性も決定されるため，窪みの深さを充分制御しなければ，再現性良くかつ均一性良くＦＥＴを作製できないという問題があった。
【０００５】
【課題を解決するための手段】
上記問題を克服するために，本発明においては，ＦＥＴの各電極が形成された後，半導体基板を燐（Ｐ）と水素（Ｈ）とを含むプラズマで表面処理することを特徴とする。ここで水素プラズマで表面処理を行った後，燐プラズマで表面処理を行う順次の方法でもよい。
【０００６】
【作用】
ＧａＡｓ基板の表面には自然酸化膜が必ず形成されている。この酸化膜はＧａの酸化膜や，Ａｓの酸化膜が知られているが，Ｇａ酸化膜はホスフィンに含有されるプラズマ中では，分解された水素で還元除去される。従って表面はＡｓリッチな状態に変化するが，この状態はホスフィン中の燐によりパシベートされるとともに，Ａｓの一部はＰと置換しＧａＰという空気中で安定な化合物に変換され，さらに表面がＰで覆われる。従って，ホスフィンプラズマで処理された表面は，酸化物が除去された清浄でかつ安定な化合物で保護された状態になり，表面空乏層拡大の原因となる不純物，欠陥のない状態となる。
【０００７】
【発明の実施の形態】
図１及び図２は本発明によるＧａＡｓ−ＦＥＴの処理の方法等を説明するための図であって，ＧａＡｓ−ＦＥＴの各製造工程における断面を表す。以下これらの図に基づいて本発明を説明する。なお以下の説明では金属−半導体接触（ショットキ接続）を有するＦＥＴの例を示すが，本発明による方法はこれに制限されることはなく，光デバイス，高移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor），ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero Bipolar Transistor）等のデバイスへも応用可能である。
【０００８】
半絶縁性ＧａＡｓ基板１上に不純物を選択的に導入してｎ型の第１不純物層５を形成する（図１（ａ））。このｎ型の第１不純物層５は，熱処理により不純物が活性化されると活性層（チャネル層）となるので，後工程で形成されるＦＥＴのソース，ドレイン領域の間に形成される。この不純物層５の形成方法としては，例えば基板１上にフォトリソグラフィ技術を用いてレジストパターン３を形成し，このレジストパターン３をマスクにしてイオン注入を行うことにより行われる。イオン注入の条件としては，イオン種として29Ｓｉ用い，加速電圧３０［ｋｅＶ］，ドーズ量として２×１０12［ｃｍ-2］である。この注入条件は，得ようとするＦＥＴの閾値電圧，相互コンダクタンスｇｍなどの性能に基づき決定される。
【０００９】
次いでＧａＡｓ基板１上にｎ型の不純物を導入して高濃度のｎ型第２不純物層９を形成する（図１（ｂ））。この高濃度不純物層９は，後に熱処理により導入した不純物を活性化し，それぞれソース，ドレイン領域のｎ+ 層となる。このソース，ドレイン領域は先に形成された第１の不純物層５を挟んで形成される。第２の不純物層９の形成方法としては，第１の不純物層５の形成方法と同様に，パターン形成したフォトレジスト７をマスクにしてイオン注入により形成される。注入の条件としては，不純物として29Ｓｉを用い，加速電圧１２０［ｋｅＶ］，ドーズ量２×１０13［ｃｍ-2］である。29Ｓｉに代えて28Ｓｉを用いてもよい。この時にはビーム中に含まれる28Ｎ2 を十分に除去しておかなければならない。注入した後にフォトレジスト７あるいは第１の不純物層５の場合にはレジストパターン３を除去する。
【００１０】
注入した後，基板１の表面上にキャップ膜１３を形成する（図１（ｃ））。このキャップ膜１３はアニール保護膜の機能を果たし，ＳｉＮ，ＳｉＯＮ等が用いられる。これらの膜は化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いる絶縁膜形成装置により成膜可能である。キャップ膜１３の成膜後に基板１に熱処理を施すと，ｎ型第１不純物層とｎ型第２不純物層９はアニールされ，各層に導入された不純物の活性化が行われ，それぞれの層は活性層（チャネル層）およびｎ+ 層となる。アニール後にキャップ膜１３は除去され，基板表面が露出される。
【００１１】
次に，ｎ＋層上にＡｕＧｅ／Ｎｉからなるオーミック金属１７を形成する（図２（ａ））。これらの形成方法は，スパッタリング法，蒸着法などの物理的気相成長（ＰＶＤ：Physical Vapor Deposition）により行われる。全ての金属を形成した後，例えば４５０℃，１分の熱処理を行って，ＧａＡｓ基板と形成金属を合金化する。ＧａＡｓ中のＧａが金属側に移動し，この移動した後の空孔にＧｅが置換することで，ＧａＡｓと金属とのオーミック接触が保たれる。ＮｉはＡｕＧｅのＧａＡｓ表面への濡れ性を高めるための金属である。
【００１２】
次いでショットキゲート電極２１を形成する（図２（ｂ））。このゲート電極は，例えばＴｉ／Ｐｔ／Ａｕの積層金属で，ソースおよびドレインの各電極に挟まれた活性層１５上に形成される。形成方法としては，オーミック金属と同様にスパッタリング法，蒸着法等のＰＶＤ法が用いられる。
【００１３】
次いで，オーミック，ゲートの各電極が形成された基板を，プラズマ照射装置の中に移動し，ホスフィンプラズマを照射する（図２（ｃ））。ホスフィンプラズマは電極金属下のＧａＡｓ表面には作用せず，ゲート−オーミック電極間の領域，および，ＦＥＴ形成領域以外の基板表面に作用し，ＧａＡｓ表面の酸化膜を除去し安定化する。
【００１４】
ホスフィンプラズマ処理の条件としては，
基板温度 ： ２８５［℃］
圧 力 ： ０．２［Ｔｏｒｒ］
パワー密度： ０．１８［Ｗ／ｃｍ２］
周波数 ：１３．５６［ＭＨｚ］
処理時間 ：５分
であった。これら条件の詳細はＦＥＴの製造プロセスにより左右される。ホスフィンはベースガスとして水素を含んでいてもよく，プラズマ周波数は１３．５６ＭＨｚに制限されず，例えばＥＣＲプラズマ装置で一般に用いられる２．３５ＧＨｚでもよい。
【００１５】
ホスフィンプラズマ処理により，プラズマに晒されたＧａＡｓ表面の酸化物は除去され，さらに，この表面はＰ，あるいはＧａＡｓ中のＡｓ空孔がホスフィン中のＰで埋められたＧａＰに置換され，さらに表面がＰで覆われるため，極めて安定な表面となる。単に表面酸化物の除去のみでは，表面のストイキオメトリが変化し，この変化による表面準位の形成が表面空乏層の増加という悪影響をデバイス特性に及ぼすが，この表面をホスフィンプラズマで処理することで，表面酸化物の除去と同時に，ストイキオメトリを維持したまま表面の改質も行うので，表面空乏層の増加を招くことがない。
【００１６】
図３（ｂ）は本発明によるホスフィンプラズマ処理を施したＦＥＴのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性を，光照射の有無の影響を観測したものである。実線が光照射のある時，破線がダークの状態で測定した結果である。この時ＦＥＴの閾値電圧はほぼ同じものを用い，またドレイン電圧は３Ｖで一定とした。図３（ａ）には参考のために，ホスフィンプラズマ処理を施していないＦＥＴの特性の合わせて示した。
【００１７】
プラズマ処理を施さないＦＥＴでは，ほぼ同じゲート電圧に対して，得られるゲート電流の絶対値が小さく，また，この時のゲート電圧の変化に対するドレイン電流の変化（ｇｍ：相互コンダクタンス，同図に示された特性線の傾き）も小さくなっている。さらに，ホスフィンプラズマ未処理のＦＥＴでは光照射の有無によるドレイン電流の差も大きくなっている。
【００１８】
一方，プラズマ処理を施したＦＥＴでは，同じゲート電圧に対し得られるドレイン電流の値そのものが大きいのみならず，特性線の傾きである相互コンダクタンスも大きくなっている。また，光照射によるドレイン電流の変化も，未処理ＦＥＴに比較し格段に小さい。
【００１９】
【効果】
これは，ホスフィンプラズマ処理により，ゲート電極とソース電極との間に形成される表面空乏層の大きさが制限され，またこの表面空乏層の原因となる表面準位の生成が抑制されるためである。表面準位の生成が制限されると，この準位に起因する表面空乏層の拡がりが制限され，デバイス特性への影響を無くすることができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は本発明にかかわるＧａＡｓ−ＦＥＴの製造工程を説明するために，その一実施態様を示す模式工程断面図である。
【図２】図２（ａ）〜（ｃ）は本発明にかかわるＧａＡｓ−ＦＥＴの製造工程を説明するために，その一実施態様を示す模式工程断面図である。
【図３】図３は本発明にかかわるＧａＡｓ−ＦＥＴの電気特性を示す図である。実線は光照射時，破線は暗状態での結果を示す。
【図４】図４は従来のＭＥＳＦＥＴの断面構造を示す図である。
【符号の説明】
１・・・半絶縁性ＧａＡｓ半導体基板
３・・・レジスト
５・・・ｎ型第１不純物層
７・・・レジスト
９・・・ｎ型第２不純物層
１１・・・ホスフィンプラズマ
１３・・・キャップ膜
１５・・・活性層
１７・・・オーミック電極
１９・・・ｎ+ 層
２１・・・ゲート電極
【発明の属する技術分野】
本発明は，ＧａＡｓ表面の酸化を抑制し表面の再結合準位の発生を押さえ，もって表面空乏層の広がりを抑制したＧａＡｓ化合物半導体装置，およびその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓ半導体を素材とする電界効果トランジスタ（ＦＥＴ）は，ＧａＡｓ中での電子の移動度が大きいために，高周波デバイスとしてもっぱら使用されている。しかしながら，ＧａＡｓ−ＦＥＴは一般にそのゲート電極が金属−半導体接合で形成するＦＥＴ（ＭＥＳＦＥＴ）であるため，半導体表面の特性の影響を強く受ける。ＭＥＳＦＥＴでは，金属ゲート電極にゲート信号を印加して，表面近傍に形成されたチャネル層の幅を制御することで，増幅作用を発揮させる。しかしながら，半導体に本質的に存在する表面空乏層が大きくなると，このゲート信号の作用を，この空乏層が吸収してしまい，ＦＥＴ性能（例えば相互コンダクタンス）の劣化を伴ってしまう。
【０００３】
従来のＦＥＴではこの影響を緩和するために，例えば図４に示すように，ゲート電極形成箇所をエッチングにより掘り込み，この窪みに電極を形成することが行われていた。この方法によれば，チャネル層が表面から深い位置に形成されるため，ゲート電極両脇に形成される空乏層の影響が緩和される。
【０００４】
【発明が解決しようとする課題】
しかしながらこの窪みの深さ，すなわち，窪み底部とチャネルまでの距離に従って，このＦＥＴの特性も決定されるため，窪みの深さを充分制御しなければ，再現性良くかつ均一性良くＦＥＴを作製できないという問題があった。
【０００５】
【課題を解決するための手段】
上記問題を克服するために，本発明においては，ＦＥＴの各電極が形成された後，半導体基板を燐（Ｐ）と水素（Ｈ）とを含むプラズマで表面処理することを特徴とする。ここで水素プラズマで表面処理を行った後，燐プラズマで表面処理を行う順次の方法でもよい。
【０００６】
【作用】
ＧａＡｓ基板の表面には自然酸化膜が必ず形成されている。この酸化膜はＧａの酸化膜や，Ａｓの酸化膜が知られているが，Ｇａ酸化膜はホスフィンに含有されるプラズマ中では，分解された水素で還元除去される。従って表面はＡｓリッチな状態に変化するが，この状態はホスフィン中の燐によりパシベートされるとともに，Ａｓの一部はＰと置換しＧａＰという空気中で安定な化合物に変換され，さらに表面がＰで覆われる。従って，ホスフィンプラズマで処理された表面は，酸化物が除去された清浄でかつ安定な化合物で保護された状態になり，表面空乏層拡大の原因となる不純物，欠陥のない状態となる。
【０００７】
【発明の実施の形態】
図１及び図２は本発明によるＧａＡｓ−ＦＥＴの処理の方法等を説明するための図であって，ＧａＡｓ−ＦＥＴの各製造工程における断面を表す。以下これらの図に基づいて本発明を説明する。なお以下の説明では金属−半導体接触（ショットキ接続）を有するＦＥＴの例を示すが，本発明による方法はこれに制限されることはなく，光デバイス，高移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor），ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero Bipolar Transistor）等のデバイスへも応用可能である。
【０００８】
半絶縁性ＧａＡｓ基板１上に不純物を選択的に導入してｎ型の第１不純物層５を形成する（図１（ａ））。このｎ型の第１不純物層５は，熱処理により不純物が活性化されると活性層（チャネル層）となるので，後工程で形成されるＦＥＴのソース，ドレイン領域の間に形成される。この不純物層５の形成方法としては，例えば基板１上にフォトリソグラフィ技術を用いてレジストパターン３を形成し，このレジストパターン３をマスクにしてイオン注入を行うことにより行われる。イオン注入の条件としては，イオン種として29Ｓｉ用い，加速電圧３０［ｋｅＶ］，ドーズ量として２×１０12［ｃｍ-2］である。この注入条件は，得ようとするＦＥＴの閾値電圧，相互コンダクタンスｇｍなどの性能に基づき決定される。
【０００９】
次いでＧａＡｓ基板１上にｎ型の不純物を導入して高濃度のｎ型第２不純物層９を形成する（図１（ｂ））。この高濃度不純物層９は，後に熱処理により導入した不純物を活性化し，それぞれソース，ドレイン領域のｎ+ 層となる。このソース，ドレイン領域は先に形成された第１の不純物層５を挟んで形成される。第２の不純物層９の形成方法としては，第１の不純物層５の形成方法と同様に，パターン形成したフォトレジスト７をマスクにしてイオン注入により形成される。注入の条件としては，不純物として29Ｓｉを用い，加速電圧１２０［ｋｅＶ］，ドーズ量２×１０13［ｃｍ-2］である。29Ｓｉに代えて28Ｓｉを用いてもよい。この時にはビーム中に含まれる28Ｎ2 を十分に除去しておかなければならない。注入した後にフォトレジスト７あるいは第１の不純物層５の場合にはレジストパターン３を除去する。
【００１０】
注入した後，基板１の表面上にキャップ膜１３を形成する（図１（ｃ））。このキャップ膜１３はアニール保護膜の機能を果たし，ＳｉＮ，ＳｉＯＮ等が用いられる。これらの膜は化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いる絶縁膜形成装置により成膜可能である。キャップ膜１３の成膜後に基板１に熱処理を施すと，ｎ型第１不純物層とｎ型第２不純物層９はアニールされ，各層に導入された不純物の活性化が行われ，それぞれの層は活性層（チャネル層）およびｎ+ 層となる。アニール後にキャップ膜１３は除去され，基板表面が露出される。
【００１１】
次に，ｎ＋層上にＡｕＧｅ／Ｎｉからなるオーミック金属１７を形成する（図２（ａ））。これらの形成方法は，スパッタリング法，蒸着法などの物理的気相成長（ＰＶＤ：Physical Vapor Deposition）により行われる。全ての金属を形成した後，例えば４５０℃，１分の熱処理を行って，ＧａＡｓ基板と形成金属を合金化する。ＧａＡｓ中のＧａが金属側に移動し，この移動した後の空孔にＧｅが置換することで，ＧａＡｓと金属とのオーミック接触が保たれる。ＮｉはＡｕＧｅのＧａＡｓ表面への濡れ性を高めるための金属である。
【００１２】
次いでショットキゲート電極２１を形成する（図２（ｂ））。このゲート電極は，例えばＴｉ／Ｐｔ／Ａｕの積層金属で，ソースおよびドレインの各電極に挟まれた活性層１５上に形成される。形成方法としては，オーミック金属と同様にスパッタリング法，蒸着法等のＰＶＤ法が用いられる。
【００１３】
次いで，オーミック，ゲートの各電極が形成された基板を，プラズマ照射装置の中に移動し，ホスフィンプラズマを照射する（図２（ｃ））。ホスフィンプラズマは電極金属下のＧａＡｓ表面には作用せず，ゲート−オーミック電極間の領域，および，ＦＥＴ形成領域以外の基板表面に作用し，ＧａＡｓ表面の酸化膜を除去し安定化する。
【００１４】
ホスフィンプラズマ処理の条件としては，
基板温度 ： ２８５［℃］
圧 力 ： ０．２［Ｔｏｒｒ］
パワー密度： ０．１８［Ｗ／ｃｍ２］
周波数 ：１３．５６［ＭＨｚ］
処理時間 ：５分
であった。これら条件の詳細はＦＥＴの製造プロセスにより左右される。ホスフィンはベースガスとして水素を含んでいてもよく，プラズマ周波数は１３．５６ＭＨｚに制限されず，例えばＥＣＲプラズマ装置で一般に用いられる２．３５ＧＨｚでもよい。
【００１５】
ホスフィンプラズマ処理により，プラズマに晒されたＧａＡｓ表面の酸化物は除去され，さらに，この表面はＰ，あるいはＧａＡｓ中のＡｓ空孔がホスフィン中のＰで埋められたＧａＰに置換され，さらに表面がＰで覆われるため，極めて安定な表面となる。単に表面酸化物の除去のみでは，表面のストイキオメトリが変化し，この変化による表面準位の形成が表面空乏層の増加という悪影響をデバイス特性に及ぼすが，この表面をホスフィンプラズマで処理することで，表面酸化物の除去と同時に，ストイキオメトリを維持したまま表面の改質も行うので，表面空乏層の増加を招くことがない。
【００１６】
図３（ｂ）は本発明によるホスフィンプラズマ処理を施したＦＥＴのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性を，光照射の有無の影響を観測したものである。実線が光照射のある時，破線がダークの状態で測定した結果である。この時ＦＥＴの閾値電圧はほぼ同じものを用い，またドレイン電圧は３Ｖで一定とした。図３（ａ）には参考のために，ホスフィンプラズマ処理を施していないＦＥＴの特性の合わせて示した。
【００１７】
プラズマ処理を施さないＦＥＴでは，ほぼ同じゲート電圧に対して，得られるゲート電流の絶対値が小さく，また，この時のゲート電圧の変化に対するドレイン電流の変化（ｇｍ：相互コンダクタンス，同図に示された特性線の傾き）も小さくなっている。さらに，ホスフィンプラズマ未処理のＦＥＴでは光照射の有無によるドレイン電流の差も大きくなっている。
【００１８】
一方，プラズマ処理を施したＦＥＴでは，同じゲート電圧に対し得られるドレイン電流の値そのものが大きいのみならず，特性線の傾きである相互コンダクタンスも大きくなっている。また，光照射によるドレイン電流の変化も，未処理ＦＥＴに比較し格段に小さい。
【００１９】
【効果】
これは，ホスフィンプラズマ処理により，ゲート電極とソース電極との間に形成される表面空乏層の大きさが制限され，またこの表面空乏層の原因となる表面準位の生成が抑制されるためである。表面準位の生成が制限されると，この準位に起因する表面空乏層の拡がりが制限され，デバイス特性への影響を無くすることができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は本発明にかかわるＧａＡｓ−ＦＥＴの製造工程を説明するために，その一実施態様を示す模式工程断面図である。
【図２】図２（ａ）〜（ｃ）は本発明にかかわるＧａＡｓ−ＦＥＴの製造工程を説明するために，その一実施態様を示す模式工程断面図である。
【図３】図３は本発明にかかわるＧａＡｓ−ＦＥＴの電気特性を示す図である。実線は光照射時，破線は暗状態での結果を示す。
【図４】図４は従来のＭＥＳＦＥＴの断面構造を示す図である。
【符号の説明】
１・・・半絶縁性ＧａＡｓ半導体基板
３・・・レジスト
５・・・ｎ型第１不純物層
７・・・レジスト
９・・・ｎ型第２不純物層
１１・・・ホスフィンプラズマ
１３・・・キャップ膜
１５・・・活性層
１７・・・オーミック電極
１９・・・ｎ+ 層
２１・・・ゲート電極
Claims (2)
- ＧａＡｓ基板表面にソース電極とドレイン電極および該二つの電極の間にゲート電極を有する電界効果トランジスタにおいて，
該各電極を形成した後，少なくともソース電極とゲート電極との間の基板表面をホスフィンプラズマ処理する，
ことを特徴とする電界効果トランジスタの製造方法。 - ＧａＡｓ基板表面にソース電極とドレイン電極および該二つの電極の間にゲート電極を有する電界効果トランジスタにおいて，
該各電極を形成した後，少なくともソース電極とゲート電極との間の基板表面を水素プラズマ処理し，次いで燐プラズマ処理する
ことを特徴とする電界効果トランジスタの製造方法。
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|---|---|---|---|
| JP26000598A JP4186267B2 (ja) | 1998-09-14 | 1998-09-14 | 化合物半導体装置の製造方法 |
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| Publication Number | Publication Date |
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- 1998-09-14 JP JP26000598A patent/JP4186267B2/ja not_active Expired - Fee Related
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