JPH1174515A - 化合物半導体装置の製造方法及び化合物半導体装置 - Google Patents
化合物半導体装置の製造方法及び化合物半導体装置Info
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- JPH1174515A JPH1174515A JP23271097A JP23271097A JPH1174515A JP H1174515 A JPH1174515 A JP H1174515A JP 23271097 A JP23271097 A JP 23271097A JP 23271097 A JP23271097 A JP 23271097A JP H1174515 A JPH1174515 A JP H1174515A
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Abstract
(57)【要約】
【課題】 ＧａＳ膜をゲート絶縁膜として用いたＭＩＳ
ＦＥＴの製造に適した化合物半導体装置の製造方法を提
供する。 【解決手段】 ＩＩＩ−Ｖ族化合物半導体材料が表出し
た主表面を有する基板の該主表面の表面層に選択的に不
純物を添加して、不純物拡散領域を形成する。その後、
不純物拡散領域が形成された基板の主表面上に、ＧａＳ
膜を堆積する。ＧａＳ膜は、不純物拡散領域形成時の高
温雰囲気に晒されない。
ＦＥＴの製造に適した化合物半導体装置の製造方法を提
供する。 【解決手段】 ＩＩＩ−Ｖ族化合物半導体材料が表出し
た主表面を有する基板の該主表面の表面層に選択的に不
純物を添加して、不純物拡散領域を形成する。その後、
不純物拡散領域が形成された基板の主表面上に、ＧａＳ
膜を堆積する。ＧａＳ膜は、不純物拡散領域形成時の高
温雰囲気に晒されない。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
の製造方法及び化合物半導体装置に関し、特にＧａＳ膜
を用いた金属／絶縁物／半導体（ＭＩＳ）構造の電界効
果トランジスタ（ＦＥＴ）の製造に適した化合物半導体
装置の製造方法及び化合物半導体装置に関する。
の製造方法及び化合物半導体装置に関し、特にＧａＳ膜
を用いた金属／絶縁物／半導体（ＭＩＳ）構造の電界効
果トランジスタ（ＦＥＴ）の製造に適した化合物半導体
装置の製造方法及び化合物半導体装置に関する。
【０００２】ＧａＡｓを用いた金属／半導体（ＭＥＳ）
構造のＦＥＴや、高電子移動度トランジスタ（ＨＥＭ
Ｔ）等が、超高速デバイスとして注目されている。Ｇａ
Ａｓを用いたＭＥＳＦＥＴは携帯電話等の移動通信に利
用され、ＨＥＭＴは衛星放送受信用アンテナ等に利用さ
れている。これらの素子は、ゲート電極とチャネルとの
間に絶縁膜を有さないため、動作ゲート電圧が制限され
る。チャネル層とゲート電極との間にゲート絶縁膜を挟
んだ構造を有するＭＩＳＦＥＴの実用化が望まれてい
る。
構造のＦＥＴや、高電子移動度トランジスタ（ＨＥＭ
Ｔ）等が、超高速デバイスとして注目されている。Ｇａ
Ａｓを用いたＭＥＳＦＥＴは携帯電話等の移動通信に利
用され、ＨＥＭＴは衛星放送受信用アンテナ等に利用さ
れている。これらの素子は、ゲート電極とチャネルとの
間に絶縁膜を有さないため、動作ゲート電圧が制限され
る。チャネル層とゲート電極との間にゲート絶縁膜を挟
んだ構造を有するＭＩＳＦＥＴの実用化が望まれてい
る。
【０００３】
【従来の技術】一般的に化合物半導体と絶縁体との界面
には多くの界面準位が存在する。ＧａＡｓの未処理表面
には、通常１×１０13〜１×１０14ｅＶ-1ｃｍ-2程度の
界面準位が存在する。この界面準位のためフェルミ準位
がピニングされ、ＧａＡｓ表面に約０．７ｅＶ程度の表
面電位が生ずる。また、ＧａＡｓの表面上に絶縁膜を形
成した場合、ＧａＡｓと絶縁膜との界面にも多くの界面
準位が生ずる。Ｓｉを用いたＭＯＳＦＥＴのように電荷
蓄積層に蓄積された電荷を電気伝導に用いるためには、
界面準位密度を低減する必要がある。
には多くの界面準位が存在する。ＧａＡｓの未処理表面
には、通常１×１０13〜１×１０14ｅＶ-1ｃｍ-2程度の
界面準位が存在する。この界面準位のためフェルミ準位
がピニングされ、ＧａＡｓ表面に約０．７ｅＶ程度の表
面電位が生ずる。また、ＧａＡｓの表面上に絶縁膜を形
成した場合、ＧａＡｓと絶縁膜との界面にも多くの界面
準位が生ずる。Ｓｉを用いたＭＯＳＦＥＴのように電荷
蓄積層に蓄積された電荷を電気伝導に用いるためには、
界面準位密度を低減する必要がある。
【０００４】チャネル層としてＧａＡｓ、ゲート絶縁膜
としてＧａＳを用いたＭＩＳＦＥＴが提案されている。
としてＧａＳを用いたＭＩＳＦＥＴが提案されている。
【０００５】
【発明が解決しようとする課題】通常、イオン注入型Ｆ
ＥＴの製造工程では、ソース／ドレイン領域とこれらの
領域からの引出し配線とのオーミック接触をとるため
に、ソース／ドレイン領域にＳｉ、Ｍｇ等の不純物をイ
オン注入し、活性化アニールを行う。しかし、この高温
処理によりＧａＳ膜の結晶構造の変化、ＧａＳ膜中のＳ
原子の脱離、ＧａＳ膜中のＳ原子の基板内への拡散等の
不都合を生ずる。
ＥＴの製造工程では、ソース／ドレイン領域とこれらの
領域からの引出し配線とのオーミック接触をとるため
に、ソース／ドレイン領域にＳｉ、Ｍｇ等の不純物をイ
オン注入し、活性化アニールを行う。しかし、この高温
処理によりＧａＳ膜の結晶構造の変化、ＧａＳ膜中のＳ
原子の脱離、ＧａＳ膜中のＳ原子の基板内への拡散等の
不都合を生ずる。
【０００６】本発明の目的は、ＧａＳ膜をゲート絶縁膜
として用いたＭＩＳＦＥＴの製造に適した化合物半導体
装置の製造技術を提供することである。
として用いたＭＩＳＦＥＴの製造に適した化合物半導体
装置の製造技術を提供することである。
【０００７】
【課題を解決するための手段】本発明の一観点による
と、ＩＩＩ−Ｖ族化合物半導体材料が表出した主表面を
有する基板の該主表面の表面層に選択的に不純物を添加
して、不純物拡散領域を形成する工程と、不純物拡散領
域が形成された前記基板の主表面上に、ＧａＳ膜を堆積
する工程とを有する化合物半導体装置の製造方法が提供
される。
と、ＩＩＩ−Ｖ族化合物半導体材料が表出した主表面を
有する基板の該主表面の表面層に選択的に不純物を添加
して、不純物拡散領域を形成する工程と、不純物拡散領
域が形成された前記基板の主表面上に、ＧａＳ膜を堆積
する工程とを有する化合物半導体装置の製造方法が提供
される。
【０００８】５００℃以上の高温処理を必要とする不純
物拡散領域の形成を、ＧａＳ膜の堆積前に行うため、Ｇ
ａＳ膜が５００℃以上の高温雰囲気に晒されることを回
避できる。このため、ＧａＳ膜中のＳ原子の脱離、Ｇａ
Ｓ膜中のＳ原子の基板内への拡散等が抑制される。
物拡散領域の形成を、ＧａＳ膜の堆積前に行うため、Ｇ
ａＳ膜が５００℃以上の高温雰囲気に晒されることを回
避できる。このため、ＧａＳ膜中のＳ原子の脱離、Ｇａ
Ｓ膜中のＳ原子の基板内への拡散等が抑制される。
【０００９】本発明の他の観点によると、ＩＩＩ−Ｖ族
化合物半導体材料が表出した主表面を有する基板の該主
表面上に、ＩＩＩ族、ＩＶ族、若しくはＶ族元素の酸化
物、窒化物、若しくは酸化窒化物からなる薄膜を形成す
る工程と、前記薄膜をパターニングして前記基板の主表
面の一部を露出させる工程と、前記薄膜上には堆積せ
ず、前記主表面のうち露出した領域上に堆積する条件
で、ＧａＳ膜を選択的に成長させる工程とを有する化合
物半導体装置の製造方法が提供される。
化合物半導体材料が表出した主表面を有する基板の該主
表面上に、ＩＩＩ族、ＩＶ族、若しくはＶ族元素の酸化
物、窒化物、若しくは酸化窒化物からなる薄膜を形成す
る工程と、前記薄膜をパターニングして前記基板の主表
面の一部を露出させる工程と、前記薄膜上には堆積せ
ず、前記主表面のうち露出した領域上に堆積する条件
で、ＧａＳ膜を選択的に成長させる工程とを有する化合
物半導体装置の製造方法が提供される。
【００１０】ＧａＳ膜の選択成長を利用して、ＭＩＳＦ
ＥＴのゲート絶縁膜を形成することが可能になる。
ＥＴのゲート絶縁膜を形成することが可能になる。
【００１１】本発明の他の観点によると、ＩＩＩ−Ｖ族
化合物半導体材料が表出した主表面を有する基板と、前
記基板の主表面のうち、チャネル領域の両側の各々の領
域上に形成された絶縁膜と、前記絶縁膜に挟まれたチャ
ネル領域上の形成されたＧａＳからなるゲート絶縁膜で
あって、該ゲート絶縁膜の端面が前記絶縁膜の端面に密
接するゲート絶縁膜と、前記ゲート絶縁膜の上に形成さ
れたゲート電極と、前記チャネル領域の両側の各々にお
いて、前記基板の表面層にオーミックに接続する電流電
極とを有する化合物半導体装置が提供される。
化合物半導体材料が表出した主表面を有する基板と、前
記基板の主表面のうち、チャネル領域の両側の各々の領
域上に形成された絶縁膜と、前記絶縁膜に挟まれたチャ
ネル領域上の形成されたＧａＳからなるゲート絶縁膜で
あって、該ゲート絶縁膜の端面が前記絶縁膜の端面に密
接するゲート絶縁膜と、前記ゲート絶縁膜の上に形成さ
れたゲート電極と、前記チャネル領域の両側の各々にお
いて、前記基板の表面層にオーミックに接続する電流電
極とを有する化合物半導体装置が提供される。
【００１２】ゲート絶縁膜としてＧａＳ膜を用いること
により、チャネル層とゲート絶縁膜との間の界面準位を
少なくすることができる。このため、この界面にキャリ
アを蓄積してトランジスタ動作を行わせることが可能に
なる。
により、チャネル層とゲート絶縁膜との間の界面準位を
少なくすることができる。このため、この界面にキャリ
アを蓄積してトランジスタ動作を行わせることが可能に
なる。
【００１３】
【発明の実施の形態】図１Ａ〜２Ｄを参照して、本発明
の実施例による化合物半導体装置の製造方法を説明す
る。なお、下記の説明ではＭＩＳＦＥＴの製造を例にと
っているが、本発明の製造方法は、ＧａＳ膜を用いたそ
の他の化合物半導体装置の製造にも適用可能である。
の実施例による化合物半導体装置の製造方法を説明す
る。なお、下記の説明ではＭＩＳＦＥＴの製造を例にと
っているが、本発明の製造方法は、ＧａＳ膜を用いたそ
の他の化合物半導体装置の製造にも適用可能である。
【００１４】図１Ａに示すように、半絶縁性のＧａＡｓ
基板１の主表面上に、アンドープのＡｌ0.3 Ｇａ0.7 Ａ
ｓからなる厚さ５００ｎｍのバッファ層２を堆積する。
バッファ層２の上にＢｅ濃度約１×１０16ｃｍ-3のｐ-
型ＧａＡｓからなるチャネル層３を堆積する。ＡｌＧａ
Ａｓバッファ層２及びＧａＡｓチャネル層３の堆積は、
固体原料を用いた分子線エピタキシ（ＭＢＥ）により行
う。
基板１の主表面上に、アンドープのＡｌ0.3 Ｇａ0.7 Ａ
ｓからなる厚さ５００ｎｍのバッファ層２を堆積する。
バッファ層２の上にＢｅ濃度約１×１０16ｃｍ-3のｐ-
型ＧａＡｓからなるチャネル層３を堆積する。ＡｌＧａ
Ａｓバッファ層２及びＧａＡｓチャネル層３の堆積は、
固体原料を用いた分子線エピタキシ（ＭＢＥ）により行
う。
【００１５】各層の堆積は、基板温度を約５８０℃、Ｖ
／ＩＩＩ比を１０とし、ＧａＡｓの成長速度が１μｍ／
ｈ、ＡｌＧａＡｓの成長速度が１．３μｍ／ｈとなる条
件で行う。
／ＩＩＩ比を１０とし、ＧａＡｓの成長速度が１μｍ／
ｈ、ＡｌＧａＡｓの成長速度が１．３μｍ／ｈとなる条
件で行う。
【００１６】チャネル層３の堆積後、その表面上にチャ
ネル領域を覆う厚さ約１μｍのレジストパターン４を形
成する。なお、レジストパターン４の幅は例えば２μｍ
とする。
ネル領域を覆う厚さ約１μｍのレジストパターン４を形
成する。なお、レジストパターン４の幅は例えば２μｍ
とする。
【００１７】図１Ｂに示すように、レジストパターン４
をマスクとしてチャネル層３及びバファ層２の上層部分
にＳｉをイオン注入する。例えば、イオン注入における
加速電圧は６０ｋｅＶ、ドーズ量は５×１０13ｃｍ-2で
ある。チャネル層３及びバッファ層２の上層部分のうち
レジストパターン４の両側の領域に、それぞれＳｉ注入
領域５Ｓおよび５Ｄが形成される。イオン注入後、レジ
ストパターン４を除去する。
をマスクとしてチャネル層３及びバファ層２の上層部分
にＳｉをイオン注入する。例えば、イオン注入における
加速電圧は６０ｋｅＶ、ドーズ量は５×１０13ｃｍ-2で
ある。チャネル層３及びバッファ層２の上層部分のうち
レジストパターン４の両側の領域に、それぞれＳｉ注入
領域５Ｓおよび５Ｄが形成される。イオン注入後、レジ
ストパターン４を除去する。
【００１８】図１Ｃに示すように、基板表面上に他のＧ
ａＡｓ基板６を載置し、温度８５０℃で約１５秒間の高
速熱処理（ラピッドサーマルアニール）を行う。この熱
処理により、図１Ｂの工程で注入されたＳｉが活性化さ
れ、ｎ型のソース領域５Ｓとドレイン領域５Ｄが形成さ
れる。なお、熱処理中に他のＧａＡｓ６を表面上に載置
するのは、ＧａＡｓチャネル層３等からのＡｓの脱離を
防止するためである。
ａＡｓ基板６を載置し、温度８５０℃で約１５秒間の高
速熱処理（ラピッドサーマルアニール）を行う。この熱
処理により、図１Ｂの工程で注入されたＳｉが活性化さ
れ、ｎ型のソース領域５Ｓとドレイン領域５Ｄが形成さ
れる。なお、熱処理中に他のＧａＡｓ６を表面上に載置
するのは、ＧａＡｓチャネル層３等からのＡｓの脱離を
防止するためである。
【００１９】図１Ｄに示すように、基板全面に厚さ５０
ｎｍのＳｉＯ2 膜８を堆積する。ＳｉＯ2 膜８をパター
ニングし、ソース領域５Ｓとドレイン領域５Ｄとに挟ま
れたチャネル領域上に開口８Ａを形成する。ゲート長に
相当する開口８Ａの幅を、例えば１μｍとする。
ｎｍのＳｉＯ2 膜８を堆積する。ＳｉＯ2 膜８をパター
ニングし、ソース領域５Ｓとドレイン領域５Ｄとに挟ま
れたチャネル領域上に開口８Ａを形成する。ゲート長に
相当する開口８Ａの幅を、例えば１μｍとする。
【００２０】開口８Ａを形成後、基板をＭＢＥ装置内に
装填し開口８Ａの底面に露出したチャネル層３の表面を
清浄化する。
装填し開口８Ａの底面に露出したチャネル層３の表面を
清浄化する。
【００２１】図３に、ＧａＳ膜１０の堆積に用いるＭＢ
Ｅ装置の概略図を示す。液化窒素シュラウド５１で取り
囲まれた真空容器５０内に、基板保持台５２が配置され
ている。真空容器５０内は、ゲートバルブ６０、液化窒
素トラップ６１を介し、拡散ポンプ６２、及びロータリ
ポンプ６３により真空排気される。基板保持台５２は、
加熱機構及び回転機構を有し、保持する基板を加熱し、
回転させることができる。
Ｅ装置の概略図を示す。液化窒素シュラウド５１で取り
囲まれた真空容器５０内に、基板保持台５２が配置され
ている。真空容器５０内は、ゲートバルブ６０、液化窒
素トラップ６１を介し、拡散ポンプ６２、及びロータリ
ポンプ６３により真空排気される。基板保持台５２は、
加熱機構及び回転機構を有し、保持する基板を加熱し、
回転させることができる。
【００２２】真空容器５０の壁に、ガスセル５３とクヌ
ードセンセル（Ｋセル）５４が取り付けられている。Ｋ
セル５４のパイロライティックボロンナイトライド（Ｐ
ＢＮ）クルーシブル内に、ＧａＳの原料であるターシャ
リブチルガリウムサルファキュベン（｛（ｔ−Ｂｕ）Ｇ
ａＳ｝4 ）が収納されている。ガスセル５３からは、ト
リスジメチルアミノ砒素が供給される。ガスセル５３及
びＫセル５４の開口部には、それぞれ原料分子線を一時
的に遮蔽するためのシャッタ５５及び５６が配置されて
いる。
ードセンセル（Ｋセル）５４が取り付けられている。Ｋ
セル５４のパイロライティックボロンナイトライド（Ｐ
ＢＮ）クルーシブル内に、ＧａＳの原料であるターシャ
リブチルガリウムサルファキュベン（｛（ｔ−Ｂｕ）Ｇ
ａＳ｝4 ）が収納されている。ガスセル５３からは、ト
リスジメチルアミノ砒素が供給される。ガスセル５３及
びＫセル５４の開口部には、それぞれ原料分子線を一時
的に遮蔽するためのシャッタ５５及び５６が配置されて
いる。
【００２３】図１Ｄに示す基板を、図３のＭＢＥ装置の
基板保持台５２に保持する。真空容器５０内を１×１０
-6Ｐａ程度まで真空排気し、基板温度を５００℃とす
る。ガスセル５３から、トリスジメチルアミノ砒素を流
量０．５ｓｃｃｍとして１５分間噴射する。これによ
り、基板表面に形成されている表面酸化膜が除去され
る。
基板保持台５２に保持する。真空容器５０内を１×１０
-6Ｐａ程度まで真空排気し、基板温度を５００℃とす
る。ガスセル５３から、トリスジメチルアミノ砒素を流
量０．５ｓｃｃｍとして１５分間噴射する。これによ
り、基板表面に形成されている表面酸化膜が除去され
る。
【００２４】図２Ａに示すように、開口８Ａの底面上に
厚さ約３０ｎｍのＧａＳ膜１０を、図３に示すＭＢＥ装
置を用いて堆積する。ＧａＳ膜１０の堆積は、例えば
｛（ｔ−Ｂｕ）ＧａＳ｝4 を収容したＫセルの温度１０
０℃、基板温度４２０℃、圧力１×１０-6〜１×１０-7
Ｔｏｒｒの条件で行う。この条件では、アモルファスＧ
ａＳ膜が、ＳｉＯ2 膜８の上には成長せず、開口８Ａの
底面に露出したＧａＡｓチャネル層３の表面上にのみ選
択的に成長する。
厚さ約３０ｎｍのＧａＳ膜１０を、図３に示すＭＢＥ装
置を用いて堆積する。ＧａＳ膜１０の堆積は、例えば
｛（ｔ−Ｂｕ）ＧａＳ｝4 を収容したＫセルの温度１０
０℃、基板温度４２０℃、圧力１×１０-6〜１×１０-7
Ｔｏｒｒの条件で行う。この条件では、アモルファスＧ
ａＳ膜が、ＳｉＯ2 膜８の上には成長せず、開口８Ａの
底面に露出したＧａＡｓチャネル層３の表面上にのみ選
択的に成長する。
【００２５】なお、基板温度、圧力、Ｋセルの温度に連
動した成長速度等を種々変更して成長実験を行うことに
より、好適な選択成長の条件を見い出すことができる。
本願発明者の実験によると、圧力を２×１０-4Ｔｏｒｒ
以下とすることが好ましい。圧力を１×１０-3Ｔｏｒｒ
程度として成長を行う有機金属化学気相堆積（ＭＯＣＶ
Ｄ）では、選択成長が困難であろう。
動した成長速度等を種々変更して成長実験を行うことに
より、好適な選択成長の条件を見い出すことができる。
本願発明者の実験によると、圧力を２×１０-4Ｔｏｒｒ
以下とすることが好ましい。圧力を１×１０-3Ｔｏｒｒ
程度として成長を行う有機金属化学気相堆積（ＭＯＣＶ
Ｄ）では、選択成長が困難であろう。
【００２６】また、成長温度を３５０〜５００℃とする
ことが好ましい。この条件により、ＧａとＳの組成比が
１：１のＧａＳ膜を選択的に成長させることができた。
ことが好ましい。この条件により、ＧａとＳの組成比が
１：１のＧａＳ膜を選択的に成長させることができた。
【００２７】図２Ｂに示すように、ＧａＳ膜１０の上面
及びその近傍のＳｉＯ2 膜８の表面上にＷＳｉからなる
ゲート電極１１を形成する。ゲート電極１１を形成する
ためのＷＳｉ膜の堆積は、例えばＷＳｉ材料をターゲッ
トとし、スパッタガスとしてＡｒを用い、基板温度を室
温として圧力１×１０-2Ｔｏｒｒの条件の下でスパッタ
リングにより行う。ＷＳｉ膜のパターニングは、エッチ
ングガスとしてＣＦ4とＯ2 との混合ガスを用いたドラ
イエッチングにより行う。
及びその近傍のＳｉＯ2 膜８の表面上にＷＳｉからなる
ゲート電極１１を形成する。ゲート電極１１を形成する
ためのＷＳｉ膜の堆積は、例えばＷＳｉ材料をターゲッ
トとし、スパッタガスとしてＡｒを用い、基板温度を室
温として圧力１×１０-2Ｔｏｒｒの条件の下でスパッタ
リングにより行う。ＷＳｉ膜のパターニングは、エッチ
ングガスとしてＣＦ4とＯ2 との混合ガスを用いたドラ
イエッチングにより行う。
【００２８】図２Ｃに示すように、基板表面上にレジス
ト膜１５を塗布し、このレジスト膜１５のソース領域５
Ｓ及びドレイン領域５Ｄの各々に対応した位置に開口を
形成する。レジスト膜１５をマスクとしてＳｉＯ2 膜８
をエッチングし、ソース領域５Ｓ及びドレイン領域５Ｄ
の各々の表面の一部を露出させる開口８Ｂを形成する。
ト膜１５を塗布し、このレジスト膜１５のソース領域５
Ｓ及びドレイン領域５Ｄの各々に対応した位置に開口を
形成する。レジスト膜１５をマスクとしてＳｉＯ2 膜８
をエッチングし、ソース領域５Ｓ及びドレイン領域５Ｄ
の各々の表面の一部を露出させる開口８Ｂを形成する。
【００２９】ＳｉＯ2 膜８の上面上にはＧａＳ膜１０が
形成されていないため、開口８Ｂの形成前にＧａＳ膜１
０をパターニングする必要がない。このため、ＧａＳ膜
のパターニングを行うことなく、開口８Ｂを形成するこ
とができる。
形成されていないため、開口８Ｂの形成前にＧａＳ膜１
０をパターニングする必要がない。このため、ＧａＳ膜
のパターニングを行うことなく、開口８Ｂを形成するこ
とができる。
【００３０】レジスト膜１５の上面及び開口８Ｂの底面
上に、ＡｕＧｅ合金層とＡｕ層との積層を真空蒸着によ
り堆積する。レジスト膜１５を除去するとともに、その
上面に堆積したＡｕＧｅ／Ａｕ層をリフトオフする。
上に、ＡｕＧｅ合金層とＡｕ層との積層を真空蒸着によ
り堆積する。レジスト膜１５を除去するとともに、その
上面に堆積したＡｕＧｅ／Ａｕ層をリフトオフする。
【００３１】図２Ｄに示すように、ソース領域５Ｓ及び
ドレイン領域５Ｄの表面上に、それぞれソース電極１６
Ｓ及びドレイン電極１６Ｄが形成される。約３５０℃で
合金化熱処理を行い、ソース電極１６Ｓとソース領域５
Ｓとの間、及びドレイン電極１６Ｄとドレイン領域５Ｄ
との間のオーミックな電気的接続を得る。
ドレイン領域５Ｄの表面上に、それぞれソース電極１６
Ｓ及びドレイン電極１６Ｄが形成される。約３５０℃で
合金化熱処理を行い、ソース電極１６Ｓとソース領域５
Ｓとの間、及びドレイン電極１６Ｄとドレイン領域５Ｄ
との間のオーミックな電気的接続を得る。
【００３２】ＧａＡｓチャネル層３の上に形成したＧａ
Ｓ膜１０をゲート絶縁膜とすることにより、界面準位の
少ないＭＩＳＦＥＴを得ることができる。また、上記実
施例では、図２Ａの工程でＧａＳ膜１０を堆積する前
に、図１Ｂ及び１Ｃの工程でソース領域５Ｓ及びドレイ
ン領域５Ｄを形成する。
Ｓ膜１０をゲート絶縁膜とすることにより、界面準位の
少ないＭＩＳＦＥＴを得ることができる。また、上記実
施例では、図２Ａの工程でＧａＳ膜１０を堆積する前
に、図１Ｂ及び１Ｃの工程でソース領域５Ｓ及びドレイ
ン領域５Ｄを形成する。
【００３３】一般にソース領域及びドレイン領域を形成
するには、不純物の拡散若しくは活性化のための高温の
熱処理を行う必要がある。ＧａＳ膜１０を堆積した後に
５５０℃以上の熱処理を行うと、ＧａＳ膜の結晶構造の
変化、ＧａＳ膜中のＳ原子の脱離、ＧａＳ膜中のＳ原子
のＧａＡｓチャネル層内への拡散等の不都合を生ずる。
本実施例のように、高温の熱処理工程をＧａＳ膜の堆積
前に行うことにより、これら不都合を解消することがで
きる。
するには、不純物の拡散若しくは活性化のための高温の
熱処理を行う必要がある。ＧａＳ膜１０を堆積した後に
５５０℃以上の熱処理を行うと、ＧａＳ膜の結晶構造の
変化、ＧａＳ膜中のＳ原子の脱離、ＧａＳ膜中のＳ原子
のＧａＡｓチャネル層内への拡散等の不都合を生ずる。
本実施例のように、高温の熱処理工程をＧａＳ膜の堆積
前に行うことにより、これら不都合を解消することがで
きる。
【００３４】上記実施例では、図２Ｄに示すように、ゲ
ート電極１１がＧａＳ膜１０の上面からその両側のＳｉ
Ｏ2 膜８の一部の領域上まで延在し、Ｔ字状の断面形状
を有する。このように、ゲート電極１１の断面をＴ字状
とすることにより、ゲート電極１１の抵抗を低減するこ
とができる。特に、ゲート長を０．１μｍ程度まで狭く
した場合に、抵抗の低減効果が大きい。
ート電極１１がＧａＳ膜１０の上面からその両側のＳｉ
Ｏ2 膜８の一部の領域上まで延在し、Ｔ字状の断面形状
を有する。このように、ゲート電極１１の断面をＴ字状
とすることにより、ゲート電極１１の抵抗を低減するこ
とができる。特に、ゲート長を０．１μｍ程度まで狭く
した場合に、抵抗の低減効果が大きい。
【００３５】幅広のゲート電極を形成した後、その下の
ＧａＳゲート絶縁膜をサイドエッチングすることによっ
ても、ゲート長を短くし、かつゲート電極の抵抗を下げ
ることができるが、この方法ではサイドエッチングによ
る高精度の加工が困難である。また、ゲート電極の転倒
も生じやすい。
ＧａＳゲート絶縁膜をサイドエッチングすることによっ
ても、ゲート長を短くし、かつゲート電極の抵抗を下げ
ることができるが、この方法ではサイドエッチングによ
る高精度の加工が困難である。また、ゲート電極の転倒
も生じやすい。
【００３６】上記実施例の場合には、図１Ｄの工程で形
成される開口８Ａの大きさでゲート長が規定されるた
め、ゲート長の精度を高めることができる。また、ゲー
ト電極１１がＳｉＯ2 膜８に密接しているため、ゲート
電極１１の転倒の心配もない。
成される開口８Ａの大きさでゲート長が規定されるた
め、ゲート長の精度を高めることができる。また、ゲー
ト電極１１がＳｉＯ2 膜８に密接しているため、ゲート
電極１１の転倒の心配もない。
【００３７】上記実施例では、図２Ａの工程においてＧ
ａＳの選択成長を行う際に、ＳｉＯ 2 膜８をマスク膜と
して使用した。マスク膜として、ＳｉＯ2 の代わりにＩ
ＩＩ族、ＩＶ族、Ｖ族元素の酸化物、窒化物、若しくは
酸化窒化物を使用してもよい。例えば、ＳｉＯＮ、Ｇａ
Ｎ、ＡｌＧａＮ、ＡｌＮ、ＧａＯ、酸化ＧａＡｓ、酸化
ＧａＰ、酸化ＩｎＰ等を使用することができる。
ａＳの選択成長を行う際に、ＳｉＯ 2 膜８をマスク膜と
して使用した。マスク膜として、ＳｉＯ2 の代わりにＩ
ＩＩ族、ＩＶ族、Ｖ族元素の酸化物、窒化物、若しくは
酸化窒化物を使用してもよい。例えば、ＳｉＯＮ、Ｇａ
Ｎ、ＡｌＧａＮ、ＡｌＮ、ＧａＯ、酸化ＧａＡｓ、酸化
ＧａＰ、酸化ＩｎＰ等を使用することができる。
【００３８】上記実施例では、ＧａＳ膜をＭＩＳＦＥＴ
のゲート絶縁膜をして用いた場合を説明したが、ＧａＳ
膜の選択成長は、その他の化合物半導体装置の製造にも
適用可能であろう。また、用いる基板もＧａＡｓに限ら
ず、その他のＩＩＩ−Ｖ族化合物半導体材料からなるも
のでもよい。例えば、ＩｎＰ、ＩｎＧａＡｓ、ＡｌＧａ
Ａｓ等を使用することができる。
のゲート絶縁膜をして用いた場合を説明したが、ＧａＳ
膜の選択成長は、その他の化合物半導体装置の製造にも
適用可能であろう。また、用いる基板もＧａＡｓに限ら
ず、その他のＩＩＩ−Ｖ族化合物半導体材料からなるも
のでもよい。例えば、ＩｎＰ、ＩｎＧａＡｓ、ＡｌＧａ
Ａｓ等を使用することができる。
【００３９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
ＧａＳ膜の堆積前に高温処理を行うため、ＧａＳ膜が高
温雰囲気に晒されることによる不都合を回避できる。ま
た、成長条件の適当に選択することにより、ＧａＳ膜を
ＩＩＩ−Ｖ族化合物半導体基板上に選択的に成長させる
ことができる。この選択成長を用いて、ゲート絶縁膜と
してＧａＳを用いたＭＩＳＦＥＴを作製することができ
る。
ＧａＳ膜の堆積前に高温処理を行うため、ＧａＳ膜が高
温雰囲気に晒されることによる不都合を回避できる。ま
た、成長条件の適当に選択することにより、ＧａＳ膜を
ＩＩＩ−Ｖ族化合物半導体基板上に選択的に成長させる
ことができる。この選択成長を用いて、ゲート絶縁膜と
してＧａＳを用いたＭＩＳＦＥＴを作製することができ
る。
【図１】本発明の実施例による化合物半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図２】本発明の実施例による化合物半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図３】本発明の実施例で使用するＭＢＥ装置の概略図
である。
である。
１ 半絶縁性ＧａＳ基板 ２ ＡｌＧａＡｓバッファ層 ３ ｐ- 型ＧａＡｓチャネル層 ４、１５ レジストパターン ５Ｓ ソース領域 ５Ｄ ドレイン領域 ６ ＧａＡｓ基板 ８ ＳｉＯ2 膜 ８Ａ、８Ｂ 開口 １０ ＧａＳ膜 １１ ＷＳｉゲート電極 １６Ｓ ソース電極 １６Ｄ ドレイン電極 ５０ 真空容器 ５１ 液化窒素シュラウド ５３ ガスセル ５４ クヌードセンセル ５５、５６ シャッタ ６０ ゲートバルブ ６１ 液化窒素トラップ ６２ 拡散ポンプ ６３ ロータリポンプ
Claims (11)
- 【請求項１】 ＩＩＩ−Ｖ族化合物半導体材料が表出し
た主表面を有する基板の該主表面の表面層に選択的に不
純物を添加して、不純物拡散領域を形成する工程と、 不純物拡散領域が形成された前記基板の主表面上に、Ｇ
ａＳ膜を堆積する工程とを有する化合物半導体装置の製
造方法。 - 【請求項２】 ＩＩＩ−Ｖ族化合物半導体材料が表出し
た主表面を有する基板の該主表面上に、ＩＩＩ族、ＩＶ
族、若しくはＶ族元素の酸化物、窒化物、若しくは酸化
窒化物からなる薄膜を形成する工程と、 前記薄膜をパターニングして前記基板の主表面の一部を
露出させる工程と、 前記薄膜上には堆積せず、前記主表面のうち露出した領
域上に堆積する条件で、ＧａＳ膜を選択的に成長させる
工程とを有する化合物半導体装置の製造方法。 - 【請求項３】 前記薄膜が、ＳｉＯ、ＳｉＯＮ、Ｓｉ
Ｎ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＧａＯ、酸化ＧａＡ
ｓ、酸化ＧａＰ、酸化ＩｎＰからなる群より選ばれた１
つの材料により形成されている請求項２に記載の化合物
半導体装置の製造方法。 - 【請求項４】 前記ＧａＳ膜を選択的に成長させる工程
において、成長温度を３５０〜５００℃とし、ＧａとＳ
との組成比が１：１となる条件で成長を行う請求項２ま
たは３に記載の化合物半導体装置の製造方法。 - 【請求項５】 前記ＧａＳ膜を選択的に成長させる工程
において、原料としてターシャリブチルガリウムサルフ
ァキュベン（｛（ｔ−Ｂｕ）ＧａＳ｝4 ）を用いた分子
線エピタキシによりＧａＳ膜を成長させる請求項２〜４
のいずれかに記載の化合物半導体装置の製造方法。 - 【請求項６】 前記薄膜を形成する工程の前に、さら
に、前記基板の表面層の一部に選択的に不純物を添加し
て該表面層の一部にｐ型若しくはｎ型導電性を付与する
工程を含み、 前記ＧａＳ膜を選択的に成長させる工程の後に、さら
に、基板温度を５５０℃以下に維持して基板処理を行う
工程を含む請求項２〜５のいずれかに記載の化合物半導
体装置の製造方法。 - 【請求項７】 前記不純物を添加する工程が、 前記基板のチャネル領域上にレジストパターンを形成す
る工程と、 前記レジストパターンをマスクとして、前記チャネル領
域の両側の表面層に前記不純物をイオン注入する工程
と、 前記レジストパターンを除去する工程と、 前記基板を５５０℃以上の温度で熱処理し、注入された
不純物を活性化する工程とを含み、 前記主表面の一部を露出させる工程において、前記チャ
ネル領域の表面を露出させ、その両側の領域上には前記
薄膜を残し、 前記ＧａＳ膜を選択的に成長させる工程の後に、前記チ
ャネル領域上に成長したＧａＳ膜の上にゲート電極を形
成する工程を含む請求項６に記載の化合物半導体装置の
製造方法。 - 【請求項８】 前記ゲート電極を形成する工程におい
て、前記ＧａＳ膜の上面からその両側の前記薄膜の一部
の領域上まで延在するように前記ゲート電極を形成する
請求項７に記載の化合物半導体装置の製造方法。 - 【請求項９】 ＩＩＩ−Ｖ族化合物半導体材料が表出し
た主表面を有する基板と、 前記基板の主表面のうち、チャネル領域の両側の各々の
領域上に形成された絶縁膜と、 前記絶縁膜に挟まれたチャネル領域上の形成されたＧａ
Ｓからなるゲート絶縁膜であって、該ゲート絶縁膜の端
面が前記絶縁膜の端面に密接するゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 前記チャネル領域の両側の各々において、前記基板の表
面層にオーミックに接続する電流電極とを有する化合物
半導体装置。 - 【請求項１０】 前記ゲート絶縁膜が、ＧａとＳの組成
比が１：１のＧａＳにより形成されている請求項９に記
載の化合物半導体装置。 - 【請求項１１】 前記ゲート電極が、前記ゲート絶縁膜
の上面からその両側の前記絶縁膜の一部の領域上まで延
在する請求項９または１０に記載の化合物半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23271097A JPH1174515A (ja) | 1997-08-28 | 1997-08-28 | 化合物半導体装置の製造方法及び化合物半導体装置 |
| US09/016,419 US5920105A (en) | 1996-09-19 | 1998-01-30 | Compound semiconductor field effect transistor having an amorphous gas gate insulation layer |
| US09/285,778 US6071780A (en) | 1996-09-19 | 1999-04-05 | Compound semiconductor apparatus and method for manufacturing the apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23271097A JPH1174515A (ja) | 1997-08-28 | 1997-08-28 | 化合物半導体装置の製造方法及び化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174515A true JPH1174515A (ja) | 1999-03-16 |
Family
ID=16943576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23271097A Withdrawn JPH1174515A (ja) | 1996-09-19 | 1997-08-28 | 化合物半導体装置の製造方法及び化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114686845A (zh) * | 2022-03-16 | 2022-07-01 | 华南理工大学 | 一种GaS薄膜及其制备方法和应用 |
-
1997
- 1997-08-28 JP JP23271097A patent/JPH1174515A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114686845A (zh) * | 2022-03-16 | 2022-07-01 | 华南理工大学 | 一种GaS薄膜及其制备方法和应用 |
| CN114686845B (zh) * | 2022-03-16 | 2022-12-16 | 华南理工大学 | 一种GaS薄膜及其制备方法和应用 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |