JPS59193070A - シヨツトキゲ−ト電界効果トランジスタの製造方法 - Google Patents
シヨツトキゲ−ト電界効果トランジスタの製造方法Info
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- JPS59193070A JPS59193070A JP6642683A JP6642683A JPS59193070A JP S59193070 A JPS59193070 A JP S59193070A JP 6642683 A JP6642683 A JP 6642683A JP 6642683 A JP6642683 A JP 6642683A JP S59193070 A JPS59193070 A JP S59193070A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、寄生抵抗の小さいショット４ゲート電界効果
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
ＧａＡｓショットキゲート電界効果トランジスタは、マ
イクロ波帯の増幅素子とじて確固たる地位を築き、最近
はその高速ｊ生に着目され高速ＩＣ化の研究が行われて
いる。このトランジスタの基本的構造は第１図に示すも
ので、１１は高抵抗基板、１２はｎ型ＧａＡｓチャネル
層、１３はショットキ型のゲート電ｉ、ｔ４．ｔｓはソ
ースおよびドレインオーム性電極で、トランジスタ動作
はゲートｚ圧によってゲート２乏層１６の厚さを変化し
てチャネル電流を変化させて行われる。さてＧａＡｓ
ｏ）５ＩＱ面１こは数１００ｋにも達する厚い表面空乏
層が存在するため、かかる構造ではソース抵抗が大きく
なる。特にＩＣ化に適したエンハンスメント型トランジ
スタでは、チャネル層の厚さが極めて薄くなるためソー
ス抵抗が極めて大きくなることが問題であった。この点
を改善し、ソース抵抗を低減したトランジスタの製法が
提案されている。これにつぃて第２図を用いて説明する
。先ず、半絶縁性ＧａＡｓ基板１１表面ζこエピタキシ
ャル成長法あるいはイオン注入法によってｎ型チャネル
層１２を形成する（第２図（ａ））。耐熱性のショット
キゲート電極１３を形成する（第２図（ｂ））。ゲート
電極１３をマスクにしてドナーイオン２１を注入し、ア
ニールを行って層領域２２を形成する（第２図（Ｃ））
。ソース１４およびドレイン１５オーム性電極を形成す
る（第２図（ｄ））ものである。しかしながらこのよう
な従来の製法では、ｎ十領域形成のためには通常８００
℃以上の高温度のアニールが必要であるため、かかる高
温でもＧａＡＳと反応しない高耐熱性０）シヨ・ントキ
電極が必要であるし、才たアニール１こよるＧａＡｓ基
板や表面の変質という問題がある。また短ゲート電極に
なると横方向の拡散によってゲートしきい直電圧が変化
するという問題も報告されている。
イクロ波帯の増幅素子とじて確固たる地位を築き、最近
はその高速ｊ生に着目され高速ＩＣ化の研究が行われて
いる。このトランジスタの基本的構造は第１図に示すも
ので、１１は高抵抗基板、１２はｎ型ＧａＡｓチャネル
層、１３はショットキ型のゲート電ｉ、ｔ４．ｔｓはソ
ースおよびドレインオーム性電極で、トランジスタ動作
はゲートｚ圧によってゲート２乏層１６の厚さを変化し
てチャネル電流を変化させて行われる。さてＧａＡｓ
ｏ）５ＩＱ面１こは数１００ｋにも達する厚い表面空乏
層が存在するため、かかる構造ではソース抵抗が大きく
なる。特にＩＣ化に適したエンハンスメント型トランジ
スタでは、チャネル層の厚さが極めて薄くなるためソー
ス抵抗が極めて大きくなることが問題であった。この点
を改善し、ソース抵抗を低減したトランジスタの製法が
提案されている。これにつぃて第２図を用いて説明する
。先ず、半絶縁性ＧａＡｓ基板１１表面ζこエピタキシ
ャル成長法あるいはイオン注入法によってｎ型チャネル
層１２を形成する（第２図（ａ））。耐熱性のショット
キゲート電極１３を形成する（第２図（ｂ））。ゲート
電極１３をマスクにしてドナーイオン２１を注入し、ア
ニールを行って層領域２２を形成する（第２図（Ｃ））
。ソース１４およびドレイン１５オーム性電極を形成す
る（第２図（ｄ））ものである。しかしながらこのよう
な従来の製法では、ｎ十領域形成のためには通常８００
℃以上の高温度のアニールが必要であるため、かかる高
温でもＧａＡＳと反応しない高耐熱性０）シヨ・ントキ
電極が必要であるし、才たアニール１こよるＧａＡｓ基
板や表面の変質という問題がある。また短ゲート電極に
なると横方向の拡散によってゲートしきい直電圧が変化
するという問題も報告されている。
本発明の目的は、以上のような高温でのアニールによる
問題を解消すべ（、高温アニールを要しないで、ソース
およびドレインにｎ＋領領域有し、かつゲートが該ｎ＋
領領域対して自己整合的１こ形成することができるショ
ットキゲート電界効果トランジスタの製造方法を提供す
ることにある。
問題を解消すべ（、高温アニールを要しないで、ソース
およびドレインにｎ＋領領域有し、かつゲートが該ｎ＋
領領域対して自己整合的１こ形成することができるショ
ットキゲート電界効果トランジスタの製造方法を提供す
ることにある。
本発明によるショットキゲート電界効果トランジスタの
製造方法を、第３図を用いて説明する。
製造方法を、第３図を用いて説明する。
先ず、高抵抗基板３１上に一導電型の高不純物濃度の低
抵抗半導体層３２を形成する工程（第３図（ａ））、該
低抵抗半導体層上にゲートとなる部位を開口する非晶質
膜３３を形成し、さらに該開口部の前記低抵抗半導体層
を除去する工程（第３図（ｂ）） 、横方向の成長速度
の遅い成長手段でもって該低抵抗半導体層と同一導電型
のチャネルの半導体層３４を成長する工程（第３図（Ｃ
１） 、前記開口部位のチャネル層上にショットキゲー
ト電極３５を形成する工程（第３図（ｄ）） 、低抵抗
半導体層上にソース電＄ｉ３６およびドレイン電極３７
を形成する工程（第３図（ｅ））で成る。第３図から理
解できるように本製造方法では、チャネル層の成長前に
すでにソースおよびドレイン域の低抵抗半導体層がすで
に設けられているため、以後の電極化プロセスでは高温
プロセスを要せずに自己整合ゲートを有する′電界効果
トランジスタを形成することができる。さらに第３図（
Ｃ）の工程で非晶質膜３３上に成長した半導体層３４′
は多結晶化し高抵抗化するため、第３図（ｄ）のように
この高抵抗層および非晶質層を側壁とする凹部にゲート
電極を埋込み、さらには高抵抗層上にも延在してゲート
電極を形成できるので、実効曲番こ断面積の大きいゲー
ト電極となり、ゲート抵抗も小さくできる。以上本発明
の製造方法により寄生抵抗すなわちソース抵抗およびゲ
ート抵抗の小さい電界効果トランジスタを自己集合的に
形成できる。さらに前述した従来技術の製法ではゲート
電極として例えばＷのような耐熱性のものが必要であっ
たが、本発明の製法ではゲート電極材料の制限はない。
抵抗半導体層３２を形成する工程（第３図（ａ））、該
低抵抗半導体層上にゲートとなる部位を開口する非晶質
膜３３を形成し、さらに該開口部の前記低抵抗半導体層
を除去する工程（第３図（ｂ）） 、横方向の成長速度
の遅い成長手段でもって該低抵抗半導体層と同一導電型
のチャネルの半導体層３４を成長する工程（第３図（Ｃ
１） 、前記開口部位のチャネル層上にショットキゲー
ト電極３５を形成する工程（第３図（ｄ）） 、低抵抗
半導体層上にソース電＄ｉ３６およびドレイン電極３７
を形成する工程（第３図（ｅ））で成る。第３図から理
解できるように本製造方法では、チャネル層の成長前に
すでにソースおよびドレイン域の低抵抗半導体層がすで
に設けられているため、以後の電極化プロセスでは高温
プロセスを要せずに自己整合ゲートを有する′電界効果
トランジスタを形成することができる。さらに第３図（
Ｃ）の工程で非晶質膜３３上に成長した半導体層３４′
は多結晶化し高抵抗化するため、第３図（ｄ）のように
この高抵抗層および非晶質層を側壁とする凹部にゲート
電極を埋込み、さらには高抵抗層上にも延在してゲート
電極を形成できるので、実効曲番こ断面積の大きいゲー
ト電極となり、ゲート抵抗も小さくできる。以上本発明
の製造方法により寄生抵抗すなわちソース抵抗およびゲ
ート抵抗の小さい電界効果トランジスタを自己集合的に
形成できる。さらに前述した従来技術の製法ではゲート
電極として例えばＷのような耐熱性のものが必要であっ
たが、本発明の製法ではゲート電極材料の制限はない。
なお第３図（Ｃ）の工程において、必要とあれば、チャ
ネル層の半導体層の成長に先立ち、高純度等のバッファ
層を成長することもできる。
ネル層の半導体層の成長に先立ち、高純度等のバッファ
層を成長することもできる。
この場合成長層３４はバッファ層およびチャネル層の２
層で成る。
層で成る。
次に本発明の具体的実施例について説明する。
基板として半絶縁性ＧａＡｓ基板を用Ｇ）、その上音こ
高抵抗基板の一部として３μｍの厚さに高抵抗ＧａＡｓ
層を成長し、続いてキャリア密度１刈県ｃＩｒＬ−３厚
さ０．４μｍのｎ＋ＧａＡｓ層を、例えば気相成長法で
成長する。次いで非晶質膜としてＣＶＤ法により０，３
μｍの厚さの５ｉｎ２膜を形成する。次にゲート長とし
て１μｍ長にゲート部を開口するレジストパターンを形
成し、反応性イオンエツチングによりＳ１０□膜を次い
でｎ＋−ＧａＡｓ層をエツチング除去する。このときエ
ツチングガスの一例として、Ｓ ｉｏ２にはＣＦ４を、
ＧａＡｓにはＣＣ１，、を用いれば良い。次ｌこレジス
トを除去し、ウエノ１−のクリーニングを行った後、分
子線エピタキシャル法により高純度バッファ層を０３μ
ｍ１次いてキャリア密度Ｉ Ｘ ＩＱ１７ＣＴＬ−３の
ｎ型チャネル層を０．１２μｍの厚さに成長する。次に
Ａｌを１μｍの厚さくこ真空蒸着し、前記５１０２の開
口部すなわちゲート部を覆う３μｍ長のホトレジストパ
ターンを形成し、不要部のＡｌをエツチングしてゲート
電極を形成する。最後にソース電極およびドレイン電極
部を開口するホトレジストパターンを形成し、５ｉｎｔ
膜上の多結晶のＧａＡｓ ｆｉｉｉ、および５ｉｎ２膜
をエツチング除去してｎ＋−ＧａＡｓ表面を露出し、Ａ
ｕ−Ｇｅを蒸着、リフトオフした後熱処理し、てソース
およびドレイン電極を形成すれば素子が完成する。なお
Ａ７のエツチングの場合、オーバーエツチングを進行さ
せてゲート開口部のみにＭを残すようにすれば第４図の
ように厚いゲート電極でありながら表面の平坦な素子が
実現できる。
高抵抗基板の一部として３μｍの厚さに高抵抗ＧａＡｓ
層を成長し、続いてキャリア密度１刈県ｃＩｒＬ−３厚
さ０．４μｍのｎ＋ＧａＡｓ層を、例えば気相成長法で
成長する。次いで非晶質膜としてＣＶＤ法により０，３
μｍの厚さの５ｉｎ２膜を形成する。次にゲート長とし
て１μｍ長にゲート部を開口するレジストパターンを形
成し、反応性イオンエツチングによりＳ１０□膜を次い
でｎ＋−ＧａＡｓ層をエツチング除去する。このときエ
ツチングガスの一例として、Ｓ ｉｏ２にはＣＦ４を、
ＧａＡｓにはＣＣ１，、を用いれば良い。次ｌこレジス
トを除去し、ウエノ１−のクリーニングを行った後、分
子線エピタキシャル法により高純度バッファ層を０３μ
ｍ１次いてキャリア密度Ｉ Ｘ ＩＱ１７ＣＴＬ−３の
ｎ型チャネル層を０．１２μｍの厚さに成長する。次に
Ａｌを１μｍの厚さくこ真空蒸着し、前記５１０２の開
口部すなわちゲート部を覆う３μｍ長のホトレジストパ
ターンを形成し、不要部のＡｌをエツチングしてゲート
電極を形成する。最後にソース電極およびドレイン電極
部を開口するホトレジストパターンを形成し、５ｉｎｔ
膜上の多結晶のＧａＡｓ ｆｉｉｉ、および５ｉｎ２膜
をエツチング除去してｎ＋−ＧａＡｓ表面を露出し、Ａ
ｕ−Ｇｅを蒸着、リフトオフした後熱処理し、てソース
およびドレイン電極を形成すれば素子が完成する。なお
Ａ７のエツチングの場合、オーバーエツチングを進行さ
せてゲート開口部のみにＭを残すようにすれば第４図の
ように厚いゲート電極でありながら表面の平坦な素子が
実現できる。
以上の説明では、非晶質膜としてＳｉｎ、膜を用いた場
合について説明したが、ＧａＡｓ等半導体のネイティブ
オキサイドも利用できる。またｎ＋−ＧａＡｓ層のエツ
チングは５１０２膜上にレジストを残した状態で行った
が、レジスト除去後ｓ１ｏ、膜をマスクにしてｎ＋−Ｇ
ａＡｓ 層のエツチングを行うことももちろん可能であ
る。また本発明の製法において、ゲート電極およびソー
ス、ドレイン電極の形成の順序は任意であり、以上の説
明とは逆にソースおよびドレイン電極を先に、あるいは
、ソースおよびドレインの開口をあらかじめ行っておけ
ば３電極を同じ金属で同時に形成することも可能である
。さらにチャネル層の表面が、ゲート空乏層の厚さの範
囲内で計層表面より上方にある、すなわち非晶質膜側ζ
こあるようにすれば、特性を劣化させずにショットキ電
極がｎ＋層さ隔てられることになり、従来例のようにケ
ートがｎ＋領領域接触することによるゲート耐圧の低下
か防止できる。
合について説明したが、ＧａＡｓ等半導体のネイティブ
オキサイドも利用できる。またｎ＋−ＧａＡｓ層のエツ
チングは５１０２膜上にレジストを残した状態で行った
が、レジスト除去後ｓ１ｏ、膜をマスクにしてｎ＋−Ｇ
ａＡｓ 層のエツチングを行うことももちろん可能であ
る。また本発明の製法において、ゲート電極およびソー
ス、ドレイン電極の形成の順序は任意であり、以上の説
明とは逆にソースおよびドレイン電極を先に、あるいは
、ソースおよびドレインの開口をあらかじめ行っておけ
ば３電極を同じ金属で同時に形成することも可能である
。さらにチャネル層の表面が、ゲート空乏層の厚さの範
囲内で計層表面より上方にある、すなわち非晶質膜側ζ
こあるようにすれば、特性を劣化させずにショットキ電
極がｎ＋層さ隔てられることになり、従来例のようにケ
ートがｎ＋領領域接触することによるゲート耐圧の低下
か防止できる。
第１図は（）ａＡｓショットキケ−１−電界効果トラン
ジスタの基本構造を示す図、第２図ｊａ）〜（ｄ）はソ
ース抵抗の小さいトランジスタを製造する従来の製造方
法を説明するための図で主安工程をこおける電界効果ト
ランジスタの断面を示す図、第３図（ａ）〜（ｄ）は本
発明の製造方法を説明するための図で、主要工程におけ
る電界効果トランジスタの断面を示す図、および第４図
は本発明の製造方法（こよって得られる平坦な素子構造
を示す図である。ここで１１ 、３１・・・高抵抗基板
； １２ 、３４・・チャネル層；２２゜３２・・・低
風抗生導体層； １３ 、３５・・・ゲート電極：Ｉ４
゜３６・・・ソース電極； １５ 、３７・・・ドレイ
ン電極；３３・・・非晶質膜；３４′・・・多結晶半導
体層：Ｉ６・・ゲート空乏層； ２１・・・注入イオン
である。 童／覆 暁２（２） 必２ つ／ 第３図 口１ （１）） 、３／ ３ノ 年４図
ジスタの基本構造を示す図、第２図ｊａ）〜（ｄ）はソ
ース抵抗の小さいトランジスタを製造する従来の製造方
法を説明するための図で主安工程をこおける電界効果ト
ランジスタの断面を示す図、第３図（ａ）〜（ｄ）は本
発明の製造方法を説明するための図で、主要工程におけ
る電界効果トランジスタの断面を示す図、および第４図
は本発明の製造方法（こよって得られる平坦な素子構造
を示す図である。ここで１１ 、３１・・・高抵抗基板
； １２ 、３４・・チャネル層；２２゜３２・・・低
風抗生導体層； １３ 、３５・・・ゲート電極：Ｉ４
゜３６・・・ソース電極； １５ 、３７・・・ドレイ
ン電極；３３・・・非晶質膜；３４′・・・多結晶半導
体層：Ｉ６・・ゲート空乏層； ２１・・・注入イオン
である。 童／覆 暁２（２） 必２ つ／ 第３図 口１ （１）） 、３／ ３ノ 年４図
Claims (1)
- 高抵抗基板上に一導電型の高不純物濃度低抵抗半導体層
を形成した後、該低抵抗半導体層上にゲートとなる部位
を開口する非晶質膜を形成し、さらに該開口部の前記低
抵抗半導体層を除去し、横方向の成長速度の遅い成長手
段でもって該低抵抗半導体と同一導電型のチャネル半導
体層を成長した後、前記開口部位のチャネル層上にショ
ットキゲート電極を、低抵抗半導体層上にソースおよび
ドレイン′屯極を形成することを特徴とするショットキ
ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6642683A JPS59193070A (ja) | 1983-04-15 | 1983-04-15 | シヨツトキゲ−ト電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6642683A JPS59193070A (ja) | 1983-04-15 | 1983-04-15 | シヨツトキゲ−ト電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59193070A true JPS59193070A (ja) | 1984-11-01 |
Family
ID=13315444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6642683A Pending JPS59193070A (ja) | 1983-04-15 | 1983-04-15 | シヨツトキゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187372A (ja) * | 1985-02-15 | 1986-08-21 | Sumitomo Electric Ind Ltd | 電界効果型半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166774A (ja) * | 1982-03-29 | 1983-10-01 | Oki Electric Ind Co Ltd | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
-
1983
- 1983-04-15 JP JP6642683A patent/JPS59193070A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166774A (ja) * | 1982-03-29 | 1983-10-01 | Oki Electric Ind Co Ltd | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187372A (ja) * | 1985-02-15 | 1986-08-21 | Sumitomo Electric Ind Ltd | 電界効果型半導体装置及びその製造方法 |
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