JPH01189960A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH01189960A JPH01189960A JP1353088A JP1353088A JPH01189960A JP H01189960 A JPH01189960 A JP H01189960A JP 1353088 A JP1353088 A JP 1353088A JP 1353088 A JP1353088 A JP 1353088A JP H01189960 A JPH01189960 A JP H01189960A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、化合物半導体装置の製造方法に関する。
（従来の技術）
従来、ＧａＡｓ電界効果トランジスタは、ＧａＡｓ基板
表面に安定な酸化膜を形成することができなかったため
、絶縁ゲートＦＥＴを形成することができなかった。そ
のため、金属と半導体界面に生じるショットキ障壁を利
用するショットキゲート電界効果トランジスタ（ＧａＡ
ｓＭＥＳＦＥＴ）が主流となっている。
表面に安定な酸化膜を形成することができなかったため
、絶縁ゲートＦＥＴを形成することができなかった。そ
のため、金属と半導体界面に生じるショットキ障壁を利
用するショットキゲート電界効果トランジスタ（ＧａＡ
ｓＭＥＳＦＥＴ）が主流となっている。
しかしこのＭＥＳＦＥＴを高速論理回路方式であるＤｉ
ｒｅａｔ−ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ（ＤＣ
ＦＬ）に適用した場合、その論理振幅がショットキ障壁
の高さφＢ−Ｏ，ａＶで決定されるため、非常に動作マ
ージンが小さくなり、高集積化をはばんでいた。
ｒｅａｔ−ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ（ＤＣ
ＦＬ）に適用した場合、その論理振幅がショットキ障壁
の高さφＢ−Ｏ，ａＶで決定されるため、非常に動作マ
ージンが小さくなり、高集積化をはばんでいた。
（発明が解決しようとする課題）
ＧａＡｓＭＥＳＦＥＴではＤＣＦＬ回路の論理振幅を大
きくできないという問題点があった。
きくできないという問題点があった。
本発明は、ｆｌ；ａＡｓ表面に安定な窒化層を形成する
ことによってＧａＡｓＭＩＳＦＥＴを実現しようとする
ものであり、ゲート電極にＣＶＤ−Ｉｔ、 ＷＳｉｘを
使用することによりゲート抵抗の低抵抗化がはがれ、高
速化を実現できる。
ことによってＧａＡｓＭＩＳＦＥＴを実現しようとする
ものであり、ゲート電極にＣＶＤ−Ｉｔ、 ＷＳｉｘを
使用することによりゲート抵抗の低抵抗化がはがれ、高
速化を実現できる。
（課題を解決するための手段）
本発明は、ＧａＡｓ表面窒化後にＣＶＤ法によってＷ（
タングステン）あるいはＷＳｉｘ膜を高融点金属ゲート
材料として形成することによって、自己整合型のＧａＡ
ｓＭＩＳＦＥＴを形成することができる。
タングステン）あるいはＷＳｉｘ膜を高融点金属ゲート
材料として形成することによって、自己整合型のＧａＡ
ｓＭＩＳＦＥＴを形成することができる。
その際ＣＶＤ−１ｉ、 ＷＳｉｘは、スバ庁Ｗ 、 Ｗ
Ｓｉｘ膜に比べて純度が１桁以上高いものが形成でき、
信頼性上好ましい。また、スパッタＷ、ＷＳｉｘ膜等に
比べてτ以下の１０μΩ口の低抵抗であることから、ゲ
ート金属として低抵抗化がはかれ、高速ＧａＡｓＤＣＦ
Ｌ回路に適しているといえる。
Ｓｉｘ膜に比べて純度が１桁以上高いものが形成でき、
信頼性上好ましい。また、スパッタＷ、ＷＳｉｘ膜等に
比べてτ以下の１０μΩ口の低抵抗であることから、ゲ
ート金属として低抵抗化がはかれ、高速ＧａＡｓＤＣＦ
Ｌ回路に適しているといえる。
（作用）
ＧａＡｓ基板表面にイオン注入法あるいはエピタキシャ
ル成長法によって形成される導電層表面を窒素プラズマ
中に放置することによって、約２０人の表面窒化層が形
成される。その層は、余り時間に依存せず、１０分以上
放置で１０〜２０人程度形変度れるものである。この層
は主としてＧａＮで形成され、バンド幅は３ｅＶ以上で
あるためＧａＡｓの１．４ ｅＶと比べ２２倍以上大き
い。これが本発明でいう絶縁膜を形成し、そして、この
層上にＣＶＤ法によりＷ。
ル成長法によって形成される導電層表面を窒素プラズマ
中に放置することによって、約２０人の表面窒化層が形
成される。その層は、余り時間に依存せず、１０分以上
放置で１０〜２０人程度形変度れるものである。この層
は主としてＧａＮで形成され、バンド幅は３ｅＶ以上で
あるためＧａＡｓの１．４ ｅＶと比べ２２倍以上大き
い。これが本発明でいう絶縁膜を形成し、そして、この
層上にＣＶＤ法によりＷ。
あるいはＶＳｉｘを堆積し、８００℃以上でアニールす
ることによってＷ／ＧｓＮ界面にＷＮｘあるいはＷＳｉ
Ｎｘが非常に薄く形成され、安定な界面を形成する。
ることによってＷ／ＧｓＮ界面にＷＮｘあるいはＷＳｉ
Ｎｘが非常に薄く形成され、安定な界面を形成する。
υＮｘ／ＧａＡｓショットキ障壁は０．８Ｖ以上を示し
ているが、ＷＮｘ ／ ＧａＮ ／ ＧａＡｓとなるこ
とによってＳｉＭＯＳＦＥＴに見られる様な完全な絶縁
ゲート構造にはならないがｉｇＭｘｓ構造が形成される
ためにショットキ障壁の高さは見かけ上φＢ〜１ 、５
ｅＶを示すようになる。またゲート電極としてＣＶＤ−
Ｗ、 ＶＳｉを用いるために、スパッタダメージに相当
する不必要なダメージが導入されず、抵抗としてもスパ
ッタ膜の１／２以下となることから現在、最も有望視さ
れているＤＣＦＬ回路に適用できる条件が備わったＦＥ
Ｔを形成できる。
ているが、ＷＮｘ ／ ＧａＮ ／ ＧａＡｓとなるこ
とによってＳｉＭＯＳＦＥＴに見られる様な完全な絶縁
ゲート構造にはならないがｉｇＭｘｓ構造が形成される
ためにショットキ障壁の高さは見かけ上φＢ〜１ 、５
ｅＶを示すようになる。またゲート電極としてＣＶＤ−
Ｗ、 ＶＳｉを用いるために、スパッタダメージに相当
する不必要なダメージが導入されず、抵抗としてもスパ
ッタ膜の１／２以下となることから現在、最も有望視さ
れているＤＣＦＬ回路に適用できる条件が備わったＦＥ
Ｔを形成できる。
（実施例）
本発明の実施例を第１図とともに、以下に示す。
行なった製造方法とその結果について詳しく説明する。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１にＳｉ＋を選択イオン注入し、ＦＥＦのチャネル層
２を形成する。その際、イオン注入条件は５０ＫｅＶ、
２ Ｘ １０” ａｍ−” とした。次にＧａＡｓウェ
ハを窒素プラズマ中に２０分間放置した。この場合、第
１図（ｂ）に示すように、表面層３が約２０人窒化して
いる。その後、Ｗ（タングステン）４をＣＶＤ法によっ
て３５０℃の堆積温度で５０００人形成しく第１図（Ｃ
））、レジストを用いた光リングラフイー法によって１
−のゲートパターンを形成した。ＣＦ４＋０２による反
応性イオンエツチングによってゲート電極以外のＷを取
りのぞき第１図（ｄ）に示すように、ゲート電極形成を
行なった。
板１にＳｉ＋を選択イオン注入し、ＦＥＦのチャネル層
２を形成する。その際、イオン注入条件は５０ＫｅＶ、
２ Ｘ １０” ａｍ−” とした。次にＧａＡｓウェ
ハを窒素プラズマ中に２０分間放置した。この場合、第
１図（ｂ）に示すように、表面層３が約２０人窒化して
いる。その後、Ｗ（タングステン）４をＣＶＤ法によっ
て３５０℃の堆積温度で５０００人形成しく第１図（Ｃ
））、レジストを用いた光リングラフイー法によって１
−のゲートパターンを形成した。ＣＦ４＋０２による反
応性イオンエツチングによってゲート電極以外のＷを取
りのぞき第１図（ｄ）に示すように、ゲート電極形成を
行なった。
次は、このＷゲート電極をマスクとして、ソー ４ス、
ドレイン領域にｎ＋イオン注入を１５０ＫｅＶ、 ３
Ｘ１０Ｘ１０ｌ３”の条件で自己整合的に行なった第１
図（ｅ）。次にＡｓＨ３＋ Ａｒ雰囲気で８００℃２０
分間アニールを行ない、ソース、ドレイン領域にＡｕＧ
ｅ／Ｎｉ／Ａｕから成るオーミック電極５の形成を行な
った（第１図（ｆ）の工程）。
ドレイン領域にｎ＋イオン注入を１５０ＫｅＶ、 ３
Ｘ１０Ｘ１０ｌ３”の条件で自己整合的に行なった第１
図（ｅ）。次にＡｓＨ３＋ Ａｒ雰囲気で８００℃２０
分間アニールを行ない、ソース、ドレイン領域にＡｕＧ
ｅ／Ｎｉ／Ａｕから成るオーミック電極５の形成を行な
った（第１図（ｆ）の工程）。
上述した本発明による擬ＭＩＳＦＥＴは、再現性良く製
造できることがわかった。同じ条件で試作したＷゲート
セルクアラインメントＧａＡｓＭＥＳＦＥＴの性能と比
較すれば、次の様になる。
造できることがわかった。同じ条件で試作したＷゲート
セルクアラインメントＧａＡｓＭＥＳＦＥＴの性能と比
較すれば、次の様になる。
（但し、Ｌｇ＝ １ ｔｕｇ、 Ｗｇ＝１０ｍ、 ＶＴ
ｈ＝ ＯＶ）表の結果から、φ８はゲート抵抗率、ｇｍ
に関してスパッターＷ、ゲートＭＥＳＦＥＴに比較して
ＣＶＤ−Ｖゲート擬ＭＩＳＦＥＴがまさっていることが
わかる。
ｈ＝ ＯＶ）表の結果から、φ８はゲート抵抗率、ｇｍ
に関してスパッターＷ、ゲートＭＥＳＦＥＴに比較して
ＣＶＤ−Ｖゲート擬ＭＩＳＦＥＴがまさっていることが
わかる。
第１図は本発明の一実施例を示すための工程を示す素子
の断面図である。 １・・・半絶縁性ＧａＡｓ基板 ２・・・イオン注入層 ３・・・表面窒化層 ４・・・ｃｖｏ −ｖ層（ゲート電極）５− ＡｕＧｅ
／ Ｎｉ ／ Ａｕオーミック電極代理人 弁理士
則 近 憲 佑 同 松山光之 第 １ 図 第 １ 図
の断面図である。 １・・・半絶縁性ＧａＡｓ基板 ２・・・イオン注入層 ３・・・表面窒化層 ４・・・ｃｖｏ −ｖ層（ゲート電極）５− ＡｕＧｅ
／ Ｎｉ ／ Ａｕオーミック電極代理人 弁理士
則 近 憲 佑 同 松山光之 第 １ 図 第 １ 図
Claims (1)
- ＧａＡｓ基板上にイオン注入法あるいはエピタキシャ
ル成長法によって形成された導電層を窒素プラズマ中で
２０〜３０Å表面窒化を行ない、その後、ＣＶＤ−Ｗあ
るいはＣＶＤ−ＷＳｉｘを堆積し、ゲート電極形成を行
なった後、ゲート電極に自己整合的にイオン注入をし、
再度アニールを行なうことを特徴とする化合物半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1353088A JPH01189960A (ja) | 1988-01-26 | 1988-01-26 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1353088A JPH01189960A (ja) | 1988-01-26 | 1988-01-26 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189960A true JPH01189960A (ja) | 1989-07-31 |
Family
ID=11835714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1353088A Pending JPH01189960A (ja) | 1988-01-26 | 1988-01-26 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335828A (ja) * | 2003-05-09 | 2004-11-25 | Mitsubishi Electric Corp | 表面安定化方法、及び半導体装置の製造方法 |
| JP2011103318A (ja) * | 2009-11-10 | 2011-05-26 | Univ Of Tokyo | 半導体デバイス及びその製造方法 |
-
1988
- 1988-01-26 JP JP1353088A patent/JPH01189960A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335828A (ja) * | 2003-05-09 | 2004-11-25 | Mitsubishi Electric Corp | 表面安定化方法、及び半導体装置の製造方法 |
| JP4620333B2 (ja) * | 2003-05-09 | 2011-01-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2011103318A (ja) * | 2009-11-10 | 2011-05-26 | Univ Of Tokyo | 半導体デバイス及びその製造方法 |
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