JP3438100B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP3438100B2 JP3438100B2 JP11226191A JP11226191A JP3438100B2 JP 3438100 B2 JP3438100 B2 JP 3438100B2 JP 11226191 A JP11226191 A JP 11226191A JP 11226191 A JP11226191 A JP 11226191A JP 3438100 B2 JP3438100 B2 JP 3438100B2
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Description
【０００１】
【産業上の利用分野】本発明は、電極と回路抵抗の材料
に特徴を有する化合物半導体装置を用いた半導体集積回
路装置を製造する方法に関する。
に特徴を有する化合物半導体装置を用いた半導体集積回
路装置を製造する方法に関する。
【０００２】
【従来の技術】化合物半導体を用いた集積回路装置は、
高速・低消費電力性に優れ、将来の情報・通信機器用の
素子として開発が進められている。これらの化合物半導
体を用いた集積回路装置がもつ問題点の一つは、既存の
Ｓｉを用いた半導体集積回路装置に比較して製造上の歩
留りが低いことである。そこで、従来の化合物半導体集
積回路装置における横型装置の代表として、ＧａＡｓ
ＭＥＳＦＥＴ、縦型装置の代表例としてＧａＡｓ／Ａｌ
ＧａＡｓ ＨＢＴを例にとって説明する。
高速・低消費電力性に優れ、将来の情報・通信機器用の
素子として開発が進められている。これらの化合物半導
体を用いた集積回路装置がもつ問題点の一つは、既存の
Ｓｉを用いた半導体集積回路装置に比較して製造上の歩
留りが低いことである。そこで、従来の化合物半導体集
積回路装置における横型装置の代表として、ＧａＡｓ
ＭＥＳＦＥＴ、縦型装置の代表例としてＧａＡｓ／Ａｌ
ＧａＡｓ ＨＢＴを例にとって説明する。
【０００３】図３は、従来のＧａＡｓ ＭＥＳＦＥＴ集
積回路装置の構成断面図である。この図において、４１
はＧａＡｓ半絶縁性基板、４２はソース領域、４３はド
レイン領域、４４はチャネル領域、４５はソース電極、
４６はドレイン電極、４７はゲート電極、４８は負荷抵
抗である。
積回路装置の構成断面図である。この図において、４１
はＧａＡｓ半絶縁性基板、４２はソース領域、４３はド
レイン領域、４４はチャネル領域、４５はソース電極、
４６はドレイン電極、４７はゲート電極、４８は負荷抵
抗である。
【０００４】従来のＧａＡｓ ＭＥＳＦＥＴ集積回路装
置は、例えば、ＧａＡｓ半絶縁性基板４１に、ソース領
域４１とドレイン領域４３、チャネル領域４４が形成さ
れ、これらの領域に、ＡｕＧｅ／Ａｕ（２００／２８０
０Å）からなるソース電極４５とドレイン電極４６、お
よび、厚さ４０００ÅのＷＳｉからなるゲート電極４７
が形成され、また、ＧａＡｓ半絶縁性基板４１上に、厚
さ３０００ÅのＷＳｉＮからなる負荷抵抗４８が形成さ
れている。
置は、例えば、ＧａＡｓ半絶縁性基板４１に、ソース領
域４１とドレイン領域４３、チャネル領域４４が形成さ
れ、これらの領域に、ＡｕＧｅ／Ａｕ（２００／２８０
０Å）からなるソース電極４５とドレイン電極４６、お
よび、厚さ４０００ÅのＷＳｉからなるゲート電極４７
が形成され、また、ＧａＡｓ半絶縁性基板４１上に、厚
さ３０００ÅのＷＳｉＮからなる負荷抵抗４８が形成さ
れている。
【０００５】上記のように、従来のＧａＡｓ ＭＥＳＦ
ＥＴにおいては、負荷抵抗４８を形成する材料とゲート
電極４７を形成する材料が異なるため、ゲート電極４７
の形成と負荷抵抗４８の形成を２つの工程によって形成
されていた。
ＥＴにおいては、負荷抵抗４８を形成する材料とゲート
電極４７を形成する材料が異なるため、ゲート電極４７
の形成と負荷抵抗４８の形成を２つの工程によって形成
されていた。
【０００６】図４は、従来のＧａＡｓ／ＡｌＧａＡｓ
ＨＢＴ集積回路装置の構成断面図である。この図におい
て、５１はＧｓＡｓ基板、５２はｉ−ＡｌＧａＡｓ層、
５３はｎ+ −ＧａＡｓ層、５４はｎ−ＧａＡｓ層、５５
はｐ+ −ＧａＡｓ層、５６はｎ−ＡｌＧａＡｓ層、５７
はｎ+ −ＧａＡｓ層、５８はＡｕＧｅ／Ａｕ（２００／
３０００Å）からなるエミッタ電極、５９はＡｕ／Ｚｎ
／Ａｕ（１００／１００／３０００Å）からなるベース
電極、６０はＡｕＧｅ／Ａｕ（２００／３０００Å）か
らなるコレクタ電極、６１はＷＳｉＮ層からなる負荷抵
抗である。
ＨＢＴ集積回路装置の構成断面図である。この図におい
て、５１はＧｓＡｓ基板、５２はｉ−ＡｌＧａＡｓ層、
５３はｎ+ −ＧａＡｓ層、５４はｎ−ＧａＡｓ層、５５
はｐ+ −ＧａＡｓ層、５６はｎ−ＡｌＧａＡｓ層、５７
はｎ+ −ＧａＡｓ層、５８はＡｕＧｅ／Ａｕ（２００／
３０００Å）からなるエミッタ電極、５９はＡｕ／Ｚｎ
／Ａｕ（１００／１００／３０００Å）からなるベース
電極、６０はＡｕＧｅ／Ａｕ（２００／３０００Å）か
らなるコレクタ電極、６１はＷＳｉＮ層からなる負荷抵
抗である。
【０００７】従来のＧａＡｓ／ＡｌＧａＡｓ ＨＢＴ集
積回路装置においては、例えば、ＧｓＡｓ基板５１の上
に、厚さ３０００Åのｉ−ＡｌＧａＡｓ層５２、厚さ３
０００Åのｎ+ −ＧａＡｓ層５３、厚さ２０００Åのｎ
−ＧａＡｓ層５４、厚さ１０００Åのｐ+ −ＧａＡｓ層
５５、厚さ２０００Åのｎ−ＡｌＧａＡｓ層５６、ｎ+
−ＧａＡｓ層５７が形成され、ｎ+ −ＧａＡｓ層５７の
上にＡｕＧｅ／Ａｕ（２００／３０００Å）からなるエ
ミッタ電極５８が、ｐ+ −ＧａＡｓ層５５の上にＡｕ／
Ｚｎ／Ａｕ（１００／１００／３０００Å）からなるベ
ース電極５９が、ｎ+ −ＧａＡｓ層５３の上にＡｕＧｅ
／Ａｕ（２００／３０００Å）からなるコレクタ電極６
０が形成され、さらに、ｉ−ＡｌＧａＡｓ層５２の上に
厚さ３０００ÅのＷＳｉＮ層からなる負荷抵抗６１が形
成されている。
積回路装置においては、例えば、ＧｓＡｓ基板５１の上
に、厚さ３０００Åのｉ−ＡｌＧａＡｓ層５２、厚さ３
０００Åのｎ+ −ＧａＡｓ層５３、厚さ２０００Åのｎ
−ＧａＡｓ層５４、厚さ１０００Åのｐ+ −ＧａＡｓ層
５５、厚さ２０００Åのｎ−ＡｌＧａＡｓ層５６、ｎ+
−ＧａＡｓ層５７が形成され、ｎ+ −ＧａＡｓ層５７の
上にＡｕＧｅ／Ａｕ（２００／３０００Å）からなるエ
ミッタ電極５８が、ｐ+ −ＧａＡｓ層５５の上にＡｕ／
Ｚｎ／Ａｕ（１００／１００／３０００Å）からなるベ
ース電極５９が、ｎ+ −ＧａＡｓ層５３の上にＡｕＧｅ
／Ａｕ（２００／３０００Å）からなるコレクタ電極６
０が形成され、さらに、ｉ−ＡｌＧａＡｓ層５２の上に
厚さ３０００ÅのＷＳｉＮ層からなる負荷抵抗６１が形
成されている。
【０００８】この場合、上記のように、エミッタ電極、
コレクタ電極等のオーミック電極の材料はＡｕＧｅ／Ａ
ｕ構造であり、負荷抵抗の材料はＷＳｉＮであるため、
これらを２つの工程によって形成していた。
コレクタ電極等のオーミック電極の材料はＡｕＧｅ／Ａ
ｕ構造であり、負荷抵抗の材料はＷＳｉＮであるため、
これらを２つの工程によって形成していた。
【０００９】
【発明が解決しようとする課題】上記の、図３に示され
るような従来のＧａＡｓＭＥＳＦＥＴにおいては、負荷
抵抗４８を形成する材料とゲート電極４７を形成する材
料が異なるため、ゲート電極４７の形成と負荷抵抗４８
の形成を２つの工程によって形成する必要があり、ま
た、図４に示されるような、従来のＧａＡｓ／ＡｌＧａ
Ａｓ ＨＢＴ集積回路装置においては、負荷抵抗を形成
する材料とコレクタ電極等のオーミック電極を形成する
材料が異なるため、これらを形成するためるは２つの工
程を必要としていた。
るような従来のＧａＡｓＭＥＳＦＥＴにおいては、負荷
抵抗４８を形成する材料とゲート電極４７を形成する材
料が異なるため、ゲート電極４７の形成と負荷抵抗４８
の形成を２つの工程によって形成する必要があり、ま
た、図４に示されるような、従来のＧａＡｓ／ＡｌＧａ
Ａｓ ＨＢＴ集積回路装置においては、負荷抵抗を形成
する材料とコレクタ電極等のオーミック電極を形成する
材料が異なるため、これらを形成するためるは２つの工
程を必要としていた。
【００１０】そして、このように工程数が増加すると、
その各工程において歩留りの低下が生じる問題があっ
た。そこで、本発明は、これらの化合物半導体を用いた
集積回路装置において、電極と回路抵抗の製造工程の共
通化を図ることにより、可能な限り工程数を低減するこ
とを目的とする。
その各工程において歩留りの低下が生じる問題があっ
た。そこで、本発明は、これらの化合物半導体を用いた
集積回路装置において、電極と回路抵抗の製造工程の共
通化を図ることにより、可能な限り工程数を低減するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明に依るＭＥＳＦＥ
Ｔ、ＨＥＭＴの何れかを含む半導体集積回路装置の製造
方法に於いては、ＷＳｉ或いはＴｉＳｉからなるメタル
シリサイド、該メタルシリサイドの窒化物、ＮｉＣｒか
らなる合金から選択された電気抵抗材料の同一層で構成
されたゲート電極及び回路抵抗を同時に形成することを
特徴とするか、或いは、
Ｔ、ＨＥＭＴの何れかを含む半導体集積回路装置の製造
方法に於いては、ＷＳｉ或いはＴｉＳｉからなるメタル
シリサイド、該メタルシリサイドの窒化物、ＮｉＣｒか
らなる合金から選択された電気抵抗材料の同一層で構成
されたゲート電極及び回路抵抗を同時に形成することを
特徴とするか、或いは、
【００１２】本発明に依るＭＥＳＦＥＴ、ＨＥＭＴ、Ｈ
ＢＴ、ＨＥＴ、ＲＨＥＴの何れかを含む半導体集積回路
装置の製造方法に於いては、ＡｕＧｅ／Ａｕ／ＷＳｉＮ
からなるオーミック金属材料の同一層で構成されたオー
ミック電極及び回路抵抗を同時に形成することを特徴と
する。
ＢＴ、ＨＥＴ、ＲＨＥＴの何れかを含む半導体集積回路
装置の製造方法に於いては、ＡｕＧｅ／Ａｕ／ＷＳｉＮ
からなるオーミック金属材料の同一層で構成されたオー
ミック電極及び回路抵抗を同時に形成することを特徴と
する。
【００１３】
【作用】本発明によると、化合物半導体装置のゲート電
極と回路抵抗、あるいは、オーミック電極と回路抵抗を
同一の材料をもって兼用させるため、従来２つの工程を
要していた上記半導体装置の電極と回路抵抗の形成を１
つの工程によって形成することができ、工程数の低減が
可能となるとともに、歩留りを向上することができる。
極と回路抵抗、あるいは、オーミック電極と回路抵抗を
同一の材料をもって兼用させるため、従来２つの工程を
要していた上記半導体装置の電極と回路抵抗の形成を１
つの工程によって形成することができ、工程数の低減が
可能となるとともに、歩留りを向上することができる。
【００１４】
【実施例】本発明の実施例を説明する。
（第１実施例）図１（Ａ）〜（Ｃ）は、第１実施例のＧ
ａＡｓ ＭＥＳＦＥＴ集積回路装置の製造工程説明図で
ある。この図において、１は半絶縁性ＧａＡｓ基板、２
はｎ型層、３はＷＳｉＮ層、４はレジスト膜、５はゲー
ト電極、６は負荷抵抗、７はｎ+ ソース領域、８はｎ+
ドレイン領域、９はＳｉＯ2 膜、１０はドレイン電極で
ある。この製造工程説明図に沿って第１実施例の製造工
程を説明する。
ａＡｓ ＭＥＳＦＥＴ集積回路装置の製造工程説明図で
ある。この図において、１は半絶縁性ＧａＡｓ基板、２
はｎ型層、３はＷＳｉＮ層、４はレジスト膜、５はゲー
ト電極、６は負荷抵抗、７はｎ+ ソース領域、８はｎ+
ドレイン領域、９はＳｉＯ2 膜、１０はドレイン電極で
ある。この製造工程説明図に沿って第１実施例の製造工
程を説明する。
【００１５】１．（図１（Ａ）参照）半絶縁性ＧａＡｓ
基板１の上に、ＭＥＳＦＥＴのチャネル部分のみ、Ｓｉ
をイオン注入し、活性化のためのアニールを８５０℃で
１０分間行ってｎ型層２を形成する。次に、ＷＳｉＮ層
３を反応性スパッタ法により全面に形成し、ゲート電極
部分と負荷抵抗部分にレジスト膜４、４を形成する。
基板１の上に、ＭＥＳＦＥＴのチャネル部分のみ、Ｓｉ
をイオン注入し、活性化のためのアニールを８５０℃で
１０分間行ってｎ型層２を形成する。次に、ＷＳｉＮ層
３を反応性スパッタ法により全面に形成し、ゲート電極
部分と負荷抵抗部分にレジスト膜４、４を形成する。
【００１６】２．（図１（Ｂ）参照）レジスト膜４、４
をマスクとして、ＣＦ4 を用いたＲＩＥにより露出して
いるＷＳｉＮ層３を除去する。この工程により、ゲート
電極５と負荷抵抗６が同時に形成される。次いで、ＣＶ
Ｄ法によって全表面にＳｉＯ2 膜９を形成し、ソース領
域とドレイン領域を形成する予定の部分に窓を開口し、
この窓をとおし、ゲート電極５をマスクとしてｎ型不純
物を注入し、ｎ+ ソース領域７とｎ+ ドレイン領域８を
形成する。
をマスクとして、ＣＦ4 を用いたＲＩＥにより露出して
いるＷＳｉＮ層３を除去する。この工程により、ゲート
電極５と負荷抵抗６が同時に形成される。次いで、ＣＶ
Ｄ法によって全表面にＳｉＯ2 膜９を形成し、ソース領
域とドレイン領域を形成する予定の部分に窓を開口し、
この窓をとおし、ゲート電極５をマスクとしてｎ型不純
物を注入し、ｎ+ ソース領域７とｎ+ ドレイン領域８を
形成する。
【００１７】３．（図１（Ｃ）参照）残留しているＳｉ
Ｏ2 膜９を除去した後、ｎ+ ソース領域７とｎ+ ドレイ
ン領域８にオーミック接触するソース電極９とドレイン
電極１０を形成する。上記の工程によって形成されたゲ
ート電極５は抵抗材料であるＷＳｉＮ層によって形成さ
れるが、ゲート電極に流れる電流は微小であるから、こ
の電気抵抗は装置の動作上支障を来すことはなく、ま
た、配線を接続する時にゲート電極５の上にＡｕが付着
するため問題は生じない。
Ｏ2 膜９を除去した後、ｎ+ ソース領域７とｎ+ ドレイ
ン領域８にオーミック接触するソース電極９とドレイン
電極１０を形成する。上記の工程によって形成されたゲ
ート電極５は抵抗材料であるＷＳｉＮ層によって形成さ
れるが、ゲート電極に流れる電流は微小であるから、こ
の電気抵抗は装置の動作上支障を来すことはなく、ま
た、配線を接続する時にゲート電極５の上にＡｕが付着
するため問題は生じない。
【００１８】（第２実施例）図２（Ａ）、（Ｂ）は、第
２実施例のＧａＡｓ／ＡｌＧａＡｓ ＨＢＴ集積回路装
置の製造工程説明図である。この図において、２１は半
絶縁性ＧａＡｓ基板、２２はｉ−ＡｌＧａＡｓ層、２３
はｎ+ −ＧａＡｓ層、２４はｎ−ＧａＡｓ層、２５はｐ
+ −ＧａＡｓ層、２６はｎ−ＡｌＧａＡｓ層、２７はｎ
+ −ＧａＡｓ層、２８はベース電極、２９はエミッタ電
極、３０はコレクタ電極、３１は負荷抵抗である。この
製造工程説明図に沿って第２実施例の製造工程を説明す
る。
２実施例のＧａＡｓ／ＡｌＧａＡｓ ＨＢＴ集積回路装
置の製造工程説明図である。この図において、２１は半
絶縁性ＧａＡｓ基板、２２はｉ−ＡｌＧａＡｓ層、２３
はｎ+ −ＧａＡｓ層、２４はｎ−ＧａＡｓ層、２５はｐ
+ −ＧａＡｓ層、２６はｎ−ＡｌＧａＡｓ層、２７はｎ
+ −ＧａＡｓ層、２８はベース電極、２９はエミッタ電
極、３０はコレクタ電極、３１は負荷抵抗である。この
製造工程説明図に沿って第２実施例の製造工程を説明す
る。
【００１９】１．（図２（Ａ）参照）半絶縁性ＧａＡｓ
基板２１の上に、ｉ−ＡｌＧａＡｓ層２２、ｎ+ −Ｇａ
Ａｓ層２３、ｎ−ＧａＡｓ層２４、ｐ+ −ＧａＡｓ層２
５、ｎ−ＡｌＧａＡｓ層２６、ｎ+ −ＧａＡｓ層２７を
形成する。そして、エミッタメサ、ベースメサ、コレク
タメサ（アイソレーション）のエッチングを行う。ｐ+
−ＧａＡｓ層２５の上にオーミック接触するＡｕ／Ｚｎ
／Ａｕ（１００／１００／３０００Å）構造からなるベ
ース電極２８を形成する。
基板２１の上に、ｉ−ＡｌＧａＡｓ層２２、ｎ+ −Ｇａ
Ａｓ層２３、ｎ−ＧａＡｓ層２４、ｐ+ −ＧａＡｓ層２
５、ｎ−ＡｌＧａＡｓ層２６、ｎ+ −ＧａＡｓ層２７を
形成する。そして、エミッタメサ、ベースメサ、コレク
タメサ（アイソレーション）のエッチングを行う。ｐ+
−ＧａＡｓ層２５の上にオーミック接触するＡｕ／Ｚｎ
／Ａｕ（１００／１００／３０００Å）構造からなるベ
ース電極２８を形成する。
【００２０】２．（図２（Ｂ）参照）次いで、エミッタ
電極部分、コレクタ電極部分、および負荷抵抗部分を窓
開けしたレジスト膜を形成し、全体にＡｕＧｅ／Ａｕ／
ＷＳｉＮ（５０／５０／３０００Å）構造を蒸着によっ
て形成し、リフトオフしてエミッタ電極部分、コレクタ
電極部分、負荷抵抗部分にＡｕＧｅ／Ａｕ／ＷＳｉＮ構
造を残し、さらに、オーミック電極のコンタクト抵抗を
低減するため、４００℃、１分間の熱処理を行って、ｎ
+ −ＧａＡｓ層２７上にエミッタ電極２９を、ｎ+ −Ｇ
ａＡｓ層２３上にコレクタ電極３０を形成し、ｉ−Ａｌ
ＧａＡｓ層２２上に負荷抵抗３１を形成する。この工程
により、オーミック電極と負荷抵抗が同時に形成され
る。
電極部分、コレクタ電極部分、および負荷抵抗部分を窓
開けしたレジスト膜を形成し、全体にＡｕＧｅ／Ａｕ／
ＷＳｉＮ（５０／５０／３０００Å）構造を蒸着によっ
て形成し、リフトオフしてエミッタ電極部分、コレクタ
電極部分、負荷抵抗部分にＡｕＧｅ／Ａｕ／ＷＳｉＮ構
造を残し、さらに、オーミック電極のコンタクト抵抗を
低減するため、４００℃、１分間の熱処理を行って、ｎ
+ −ＧａＡｓ層２７上にエミッタ電極２９を、ｎ+ −Ｇ
ａＡｓ層２３上にコレクタ電極３０を形成し、ｉ−Ａｌ
ＧａＡｓ層２２上に負荷抵抗３１を形成する。この工程
により、オーミック電極と負荷抵抗が同時に形成され
る。
【００２１】この工程で形成されたエミッタ電極、ベー
ス電極、コレクタ電極自体の厚さ方向の抵抗は、ＷＳｉ
Ｎの層厚が約３０００Åと薄く０．１Ω程度であるから
支障にならない。
ス電極、コレクタ電極自体の厚さ方向の抵抗は、ＷＳｉ
Ｎの層厚が約３０００Åと薄く０．１Ω程度であるから
支障にならない。
【００２２】また、負荷抵抗のＷＳｉＮ層とｉ−ＡｌＧ
ａＡｓ層２２の間に存在するＡｕＧｅ／Ａｕ層は、従来
の同種の電極ＡｕＧｅ／Ａｕ（２００／３０００Å）に
比較して極端に薄くしてあるから、層方向の電気抵抗は
大きく、かつ、合金処理によってｉ−ＡｌＧａＡｓ層２
２と合金化されるため所望の負荷抵抗の確保に支障はな
い。
ａＡｓ層２２の間に存在するＡｕＧｅ／Ａｕ層は、従来
の同種の電極ＡｕＧｅ／Ａｕ（２００／３０００Å）に
比較して極端に薄くしてあるから、層方向の電気抵抗は
大きく、かつ、合金処理によってｉ−ＡｌＧａＡｓ層２
２と合金化されるため所望の負荷抵抗の確保に支障はな
い。
【００２３】本実施例は、ＧａＡｓ／ＡｌＧａＡｓ Ｈ
ＢＴ（ヘテロ接合バイポーラトランジスタ）集積回路装
置に関するものであるが、本発明は、この他、ＧａＡｓ
ＭＥＳＦＥＴ（金属ショットキ型電界効果トランジス
タ）、ＧａＡｓ／ＡｌＧａＡｓ ＨＥＭＴ（高電子移動
度トランジスタ）、ＧａＡｓ／ＡｌＧａＡｓ ＨＢＴ、
ＩｎＧａＡｓ／ＩｎＰ ＨＢＴ、ＩｎＧａＡｓ／ＩｎＡ
ｌＡｓ ＨＢＴ、ＧａＡｓ／ＡｌＧａＡｓ ＨＥＴ（ホ
ットエレクトロントランジスタ）、ＩｎＧａＡｓ／Ｉｎ
Ｐ ＨＥＴ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ ＨＥＴ、Ｇ
ａＡｓ／ＡｌＧａＡｓ ＲＨＥＴ（共鳴トンネルホット
エレクトロントランジスタ）、ＩｎＧａＡｓ／ＩｎＰ
ＲＨＥＴ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ ＲＨＥＴ等に
おいても同様に適用できる。
ＢＴ（ヘテロ接合バイポーラトランジスタ）集積回路装
置に関するものであるが、本発明は、この他、ＧａＡｓ
ＭＥＳＦＥＴ（金属ショットキ型電界効果トランジス
タ）、ＧａＡｓ／ＡｌＧａＡｓ ＨＥＭＴ（高電子移動
度トランジスタ）、ＧａＡｓ／ＡｌＧａＡｓ ＨＢＴ、
ＩｎＧａＡｓ／ＩｎＰ ＨＢＴ、ＩｎＧａＡｓ／ＩｎＡ
ｌＡｓ ＨＢＴ、ＧａＡｓ／ＡｌＧａＡｓ ＨＥＴ（ホ
ットエレクトロントランジスタ）、ＩｎＧａＡｓ／Ｉｎ
Ｐ ＨＥＴ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ ＨＥＴ、Ｇ
ａＡｓ／ＡｌＧａＡｓ ＲＨＥＴ（共鳴トンネルホット
エレクトロントランジスタ）、ＩｎＧａＡｓ／ＩｎＰ
ＲＨＥＴ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ ＲＨＥＴ等に
おいても同様に適用できる。
【００２４】上記の実施例においては、本発明により形
成する抵抗として負荷抵抗の例を挙げたが、一般に回路
抵抗にも適用できることはいうまでもない。
成する抵抗として負荷抵抗の例を挙げたが、一般に回路
抵抗にも適用できることはいうまでもない。
【００２５】
【発明の効果】以上説明したように、本発明によると、
従来２つの工程からなっていた化合物半導体装置の電極
と回路抵抗が１つの工程により形成でき、集積回路装置
の製造工程の簡略化とともに歩留りの向上が可能にな
る。
従来２つの工程からなっていた化合物半導体装置の電極
と回路抵抗が１つの工程により形成でき、集積回路装置
の製造工程の簡略化とともに歩留りの向上が可能にな
る。
【図１】（Ａ）〜（Ｃ）は、第１実施例のＧａＡｓ Ｍ
ＥＳＦＥＴ集積回路装置の製造工程説明図である。
ＥＳＦＥＴ集積回路装置の製造工程説明図である。
【図２】（Ａ）、（Ｂ）は、第２実施例のＧａＡｓ／Ａ
ｌＧａＡｓ ＨＢＴ集積回路装置の製造工程説明図であ
る。
ｌＧａＡｓ ＨＢＴ集積回路装置の製造工程説明図であ
る。
【図３】従来のＧａＡｓ ＭＥＳＦＥＴ集積回路装置の
構成断面図である。
構成断面図である。
【図４】従来のＧａＡｓ／ＡｌＧａＡｓ ＨＢＴ集積回
路装置の構成断面図である。
路装置の構成断面図である。
１ 半絶縁性ＧａＡｓ基板
２ ｎ型層
３ ＷＳｉＮ層
４ レジスト膜
５ ゲート電極
６ 負荷抵抗
７ ｎ+ ソース領域
８ ｎ+ ドレイン領域
９ ＳｉＯ2 膜
１０ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/45 Ｈ０１Ｌ 29/72 Ｈ
29/47 29/80 Ｈ
29/737 Ｍ
29/778
29/812
(56)参考文献 特開 昭62−213175（ＪＰ，Ａ)
特開 昭63−58877（ＪＰ，Ａ)
特開 昭63−31081（ＪＰ，Ａ)
特開 昭61−89665（ＪＰ，Ａ)
特開 昭63−104471（ＪＰ，Ａ)
実開 昭59−2160（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】ＷＳｉ或いはＴｉＳｉからなるメタルシリ
サイド、該メタルシリサイドの窒化物、ＮｉＣｒからな
る合金から選択された電気抵抗材料の同一層で構成され
たゲート電極及び回路抵抗を同時に形成することを特徴
とするＭＥＳＦＥＴ、ＨＥＭＴの何れかを含む半導体集
積回路装置の製造方法。 - 【請求項２】ＡｕＧｅ／Ａｕ／ＷＳｉＮからなるオーミ
ック金属材料の同一層で構成されたオーミック電極及び
回路抵抗を同時に形成することを特徴とするＭＥＳＦＥ
Ｔ、ＨＥＭＴ、ＨＢＴ、ＨＥＴ、ＲＨＥＴの何れかを含
む半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226191A JP3438100B2 (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226191A JP3438100B2 (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04320062A JPH04320062A (ja) | 1992-11-10 |
| JP3438100B2 true JP3438100B2 (ja) | 2003-08-18 |
Family
ID=14582282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11226191A Expired - Lifetime JP3438100B2 (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438100B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7989917B2 (en) * | 2002-01-31 | 2011-08-02 | Nxp B.V. | Integrated circuit device including a resistor having a narrow-tolerance resistance value coupled to an active component |
-
1991
- 1991-04-18 JP JP11226191A patent/JP3438100B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04320062A (ja) | 1992-11-10 |
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