JP3220624B2 - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JP3220624B2 JP3220624B2 JP19478395A JP19478395A JP3220624B2 JP 3220624 B2 JP3220624 B2 JP 3220624B2 JP 19478395 A JP19478395 A JP 19478395A JP 19478395 A JP19478395 A JP 19478395A JP 3220624 B2 JP3220624 B2 JP 3220624B2
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Description
【０００１】
【発明の属する技術分野】本発明は、オーミック電極を
有する化合物半導体装置、特にＧａＡｓＦＥＴに関す
る。
有する化合物半導体装置、特にＧａＡｓＦＥＴに関す
る。
【０００２】
【従来の技術】従来、化合物半導体装置に形成されるオ
ーム性コンタクト電極(オーミック電極)は、一般的にＡ
ｕの合金を用い、化合物半導体基板との合金化処理を行
うことにより形成していた。例えば、ｎ型ＧａＡｓを用
いた例は、Marshall I.Nathan及びMordehai Heiblumに
よる“An Improved AuGe Ohmic Contact To n-GaAs”
（Solid State Electronics，Vol．25，pp1063~1065(19
82)）に記載されているが、ＧａＡｓＦＥＴ（電界効果
トランジスタ）の作製は図１１に示すように、まずオー
ミック電極形成予定領域のｎ型ＧａＡｓ３表面上にＡｕ
Ｇｅ１３／Ｎｉ１０／Ａｕ１４を被着し、ＡｕＧｅ合金
の共晶温度（３５６℃）以上の温度で熱処理する。この
熱処理によってＧａＡｓとＡｕＧｅを合金化し、その冷
却過程で再結晶化したＧａＡｓ中に高濃度のＧｅを含有
させる。こうして電極−半導体界面には、Ｇｅドナー不
純物を多量に含有する層が形成され、オーム性が得られ
る。また、ｐ型ＧａＡｓに対しては、ＧａＡｓ中でアク
セプタとなるＭｇ，Ｚｎ，Ｂｅ等の金属とＡｕを用い、
ｎ型と同様に合金化を行いオーミック電極を形成する。
ーム性コンタクト電極(オーミック電極)は、一般的にＡ
ｕの合金を用い、化合物半導体基板との合金化処理を行
うことにより形成していた。例えば、ｎ型ＧａＡｓを用
いた例は、Marshall I.Nathan及びMordehai Heiblumに
よる“An Improved AuGe Ohmic Contact To n-GaAs”
（Solid State Electronics，Vol．25，pp1063~1065(19
82)）に記載されているが、ＧａＡｓＦＥＴ（電界効果
トランジスタ）の作製は図１１に示すように、まずオー
ミック電極形成予定領域のｎ型ＧａＡｓ３表面上にＡｕ
Ｇｅ１３／Ｎｉ１０／Ａｕ１４を被着し、ＡｕＧｅ合金
の共晶温度（３５６℃）以上の温度で熱処理する。この
熱処理によってＧａＡｓとＡｕＧｅを合金化し、その冷
却過程で再結晶化したＧａＡｓ中に高濃度のＧｅを含有
させる。こうして電極−半導体界面には、Ｇｅドナー不
純物を多量に含有する層が形成され、オーム性が得られ
る。また、ｐ型ＧａＡｓに対しては、ＧａＡｓ中でアク
セプタとなるＭｇ，Ｚｎ，Ｂｅ等の金属とＡｕを用い、
ｎ型と同様に合金化を行いオーミック電極を形成する。
【０００３】一方、ＧａＡｓＦＥＴのゲート電極材料と
しては、しばしばＷやＭｏ、及びそれらの窒化物、ケイ
化物等の耐熱性材料が用いられ、高温でも劣化しない安
定したショットキ電極が得られている。
しては、しばしばＷやＭｏ、及びそれらの窒化物、ケイ
化物等の耐熱性材料が用いられ、高温でも劣化しない安
定したショットキ電極が得られている。
【０００４】また、Ｎｉ／Ｉｎ／Ｇｅなどのオーミック
材料も開発されている（Murakami et al. J.Appl.Phys.
75(5), 1, 1994, NiGe-based Ohmic contacts to n-ty
pe GaAS I. Efects of In addition）。これは、加熱処
理により金属間化合物を生成させ、電極材料と基板の反
応を正確に制御するものである。
材料も開発されている（Murakami et al. J.Appl.Phys.
75(5), 1, 1994, NiGe-based Ohmic contacts to n-ty
pe GaAS I. Efects of In addition）。これは、加熱処
理により金属間化合物を生成させ、電極材料と基板の反
応を正確に制御するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記化
合物半導体装置に用いられているＡｕ系のオーミック電
極には、以下のような問題点がある。
合物半導体装置に用いられているＡｕ系のオーミック電
極には、以下のような問題点がある。
【０００６】まず、Ａｕ系のオーミック電極では、電極
金属が不均一に反応して島状の凝集を起こし、ＧａＡｓ
とのオーム性コンタクト部が電極領域内で不均一になる
場合がある。このため接触抵抗が十分低下しない、電極
表面が平滑にならない、といった問題点があり、微細化
が要求されるＬＳＩ等に適用するには不十分であった。
金属が不均一に反応して島状の凝集を起こし、ＧａＡｓ
とのオーム性コンタクト部が電極領域内で不均一になる
場合がある。このため接触抵抗が十分低下しない、電極
表面が平滑にならない、といった問題点があり、微細化
が要求されるＬＳＩ等に適用するには不十分であった。
【０００７】また、ゲート電極に熱的に安定な金属を用
いても、高温保持時にオーム性コンタクト電極が先に劣
化してしまうという問題点がある。例えば、ｎ型ＧａＡ
ｓに対してＡｕＧｅ／Ｎｉ／Ａｕオーム性電極を形成し
た後に、４００℃以上の熱工程があると合金化反応が過
剰に進行し、平坦性および接触比抵抗が劣化してしま
う。このように素子の信頼性は、オーム性電極の信頼性
で制限されていた。
いても、高温保持時にオーム性コンタクト電極が先に劣
化してしまうという問題点がある。例えば、ｎ型ＧａＡ
ｓに対してＡｕＧｅ／Ｎｉ／Ａｕオーム性電極を形成し
た後に、４００℃以上の熱工程があると合金化反応が過
剰に進行し、平坦性および接触比抵抗が劣化してしま
う。このように素子の信頼性は、オーム性電極の信頼性
で制限されていた。
【０００８】さらに、ｎ層、ｐ層それぞれに対してオー
ム性コンタクトを取る場合には、それぞれ異なる電極構
造が必要であり、工程数が多くなるという問題点があ
る。
ム性コンタクトを取る場合には、それぞれ異なる電極構
造が必要であり、工程数が多くなるという問題点があ
る。
【０００９】また、ＬＳＩ工程で使用されているＡｌ系
配線との相互接続についても、ＡｕとＡｌが反応し高抵
抗化するため、接続が困難であるという問題点がある。
配線との相互接続についても、ＡｕとＡｌが反応し高抵
抗化するため、接続が困難であるという問題点がある。
【００１０】また、Ｉｎ／Ｎｉ／Ｇｅ等のオーミック材
料に関しては、３種類以上の材料の金属間化合物である
ため、それぞれの金属の組成を正確に制御して堆積する
ことが必要であり、微妙にずれても金属間化合物を再現
できない可能性が高く、再現性が難しいという問題点が
ある。
料に関しては、３種類以上の材料の金属間化合物である
ため、それぞれの金属の組成を正確に制御して堆積する
ことが必要であり、微妙にずれても金属間化合物を再現
できない可能性が高く、再現性が難しいという問題点が
ある。
【００１１】本願ではこれらの問題点に鑑み、低接触抵
抗で平坦性がよく、高温でも接触抵抗が劣化しないオー
ミック電極を有する化合物半導体装置及びその製造方法
を提供する。
抗で平坦性がよく、高温でも接触抵抗が劣化しないオー
ミック電極を有する化合物半導体装置及びその製造方法
を提供する。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
め本願の化合物半導体装置では、化合物半導体基板上に
オーミック電極を有する化合物半導体装置において、前
記オーミック電極は、ニッケルとチタンからなる金属間
化合物（ＴｉＮｉ 3 ）で構成されることを特徴とする。
また、前記オーミック電極上にＡｌを含む金属配線を有
し、また、前記オーミック電極形成材料と同一の、少な
くともニッケルとチタンからなる金属間化合物で構成さ
れる配線を有することを特徴とする。
め本願の化合物半導体装置では、化合物半導体基板上に
オーミック電極を有する化合物半導体装置において、前
記オーミック電極は、ニッケルとチタンからなる金属間
化合物（ＴｉＮｉ 3 ）で構成されることを特徴とする。
また、前記オーミック電極上にＡｌを含む金属配線を有
し、また、前記オーミック電極形成材料と同一の、少な
くともニッケルとチタンからなる金属間化合物で構成さ
れる配線を有することを特徴とする。
【００１３】また、ｎ層領域及びｐ層領域を有する化合
物半導体基板上の各領域にオーミック電極を有する化合
物半導体装置において、前記各領域のオーミック電極は
同一構造からなり、少なくともニッケルとチタンからな
る金属間化合物で構成されることを特徴とする。
物半導体基板上の各領域にオーミック電極を有する化合
物半導体装置において、前記各領域のオーミック電極は
同一構造からなり、少なくともニッケルとチタンからな
る金属間化合物で構成されることを特徴とする。
【００１４】さらに、本願の化合物半導体装置の製造方
法では、化合物半導体基板上にニッケル薄膜を形成する
工程と、該ニッケル薄膜上にチタン薄膜を形成する工程
と、前記ニッケル薄膜及び前記チタン薄膜を熱処理によ
って反応させ、ニッケルとチタンとの金属間化合物（Ｔ
ｉＮｉ 3 ）を形成し、オーミック電極を形成する工程
と、を含むことを特徴とする。
法では、化合物半導体基板上にニッケル薄膜を形成する
工程と、該ニッケル薄膜上にチタン薄膜を形成する工程
と、前記ニッケル薄膜及び前記チタン薄膜を熱処理によ
って反応させ、ニッケルとチタンとの金属間化合物（Ｔ
ｉＮｉ 3 ）を形成し、オーミック電極を形成する工程
と、を含むことを特徴とする。
【００１５】また、ｎ層領域及びｐ層領域を有する化合
物半導体の該ｎ層及びｐ層領域上にニッケル薄膜を形成
する工程と、該ニッケル薄膜上にチタン薄膜を形成する
工程と、前記ニッケル薄膜及び前記チタン薄膜を熱処理
によって反応させニッケルとチタンとの金属間化合物を
形成し、ｎ層及びｐ層のオーミック電極を同時に形成す
る工程と、を含むことを特徴とする。
物半導体の該ｎ層及びｐ層領域上にニッケル薄膜を形成
する工程と、該ニッケル薄膜上にチタン薄膜を形成する
工程と、前記ニッケル薄膜及び前記チタン薄膜を熱処理
によって反応させニッケルとチタンとの金属間化合物を
形成し、ｎ層及びｐ層のオーミック電極を同時に形成す
る工程と、を含むことを特徴とする。
【００１６】また、化合物半導体基板上に、導電層形成
のためのイオン注入を行う工程と、前記基板上にニッケ
ル薄膜を形成する工程と、該ニッケル薄膜上にチタン薄
膜を形成する工程と、前記注入イオンの活性化熱処理及
び前記ニッケルとチタンとの金属間化合物形成のための
熱処理を同時に行う工程と、を含むことを特徴とする。
のためのイオン注入を行う工程と、前記基板上にニッケ
ル薄膜を形成する工程と、該ニッケル薄膜上にチタン薄
膜を形成する工程と、前記注入イオンの活性化熱処理及
び前記ニッケルとチタンとの金属間化合物形成のための
熱処理を同時に行う工程と、を含むことを特徴とする。
【００１７】また、化合物半導体基板上にニッケル薄膜
を形成する工程と、該ニッケル薄膜上にチタン薄膜を形
成する工程と、前記ニッケル薄膜及び前記チタン薄膜と
を配線形状にエッチングする工程と、前記ニッケル薄膜
及び前記チタン薄膜とを熱処理により反応させ金属間化
合物を形成する工程とを含み、オーミック電極及び配線
の形成を同一プロセスにおいて同時に行うことを特徴と
する。
を形成する工程と、該ニッケル薄膜上にチタン薄膜を形
成する工程と、前記ニッケル薄膜及び前記チタン薄膜と
を配線形状にエッチングする工程と、前記ニッケル薄膜
及び前記チタン薄膜とを熱処理により反応させ金属間化
合物を形成する工程とを含み、オーミック電極及び配線
の形成を同一プロセスにおいて同時に行うことを特徴と
する。
【００１８】
【発明の実施の形態】以下、図面を用いて本願の実施の
形態を説明する。但し、数値、材料等はこれに限定され
るものではない。
形態を説明する。但し、数値、材料等はこれに限定され
るものではない。
【００１９】図１は、本願によるＭＥＳＦＥＴの形成工
程を説明する図である。まず図１（ａ）に示すように、
動作層となるｎ-ＧａＡｓ領域２を形成するために、Ｓ
ｉ+を加速電圧３０ＫｅＶ、ドーズ量９×１０12ｃｍ-2
で注入する。
程を説明する図である。まず図１（ａ）に示すように、
動作層となるｎ-ＧａＡｓ領域２を形成するために、Ｓ
ｉ+を加速電圧３０ＫｅＶ、ドーズ量９×１０12ｃｍ-2
で注入する。
【００２０】次に図１（ｂ）に示すように、ドレイン、
ソース抵抗を下げるためのｎ+-ＧａＡｓ領域３を形成す
るために、フォトレジストパターン２０を形成し、選択
的にＳｉ+を加速電圧５０ＫｅＶ、ドーズ量２×１０13
ｃｍ-2、８０ＫｅＶ、３×１０13ｃｍ-2の２段イオン注
入を行う。
ソース抵抗を下げるためのｎ+-ＧａＡｓ領域３を形成す
るために、フォトレジストパターン２０を形成し、選択
的にＳｉ+を加速電圧５０ＫｅＶ、ドーズ量２×１０13
ｃｍ-2、８０ＫｅＶ、３×１０13ｃｍ-2の２段イオン注
入を行う。
【００２１】その後図１（ｃ）に示すように、フォトレ
ジスト２０を除去し、９５０℃、４秒でアニール（ＲＴ
Ａ；高速ランプ加熱）を行い、注入イオンを活性化す
る。続いて図１（ｄ）に示すように、ｎ+−ＧａＡｓ領
域の上にフォトレジストパターン２０を形成し、Ｎｉ薄
膜１０を抵抗加熱法により２００Å蒸着するのに続き、
Ｔｉ薄膜１１をＥＢ蒸着法により１０００Å蒸着し、フ
ォトレジスト膜を除去して所望の電極形状を形成する。
ジスト２０を除去し、９５０℃、４秒でアニール（ＲＴ
Ａ；高速ランプ加熱）を行い、注入イオンを活性化す
る。続いて図１（ｄ）に示すように、ｎ+−ＧａＡｓ領
域の上にフォトレジストパターン２０を形成し、Ｎｉ薄
膜１０を抵抗加熱法により２００Å蒸着するのに続き、
Ｔｉ薄膜１１をＥＢ蒸着法により１０００Å蒸着し、フ
ォトレジスト膜を除去して所望の電極形状を形成する。
【００２２】その後図１（ｅ）に示すように、プラズマ
ＣＶＤ法等により表面に窒化ケイ素２１を７００Å堆積
し、次いで窒素雰囲気中で６００℃、１分間の加熱処理
を行うと、ＮｉとＴｉの金属間化合物を含むオーミック
電極１２が形成される。
ＣＶＤ法等により表面に窒化ケイ素２１を７００Å堆積
し、次いで窒素雰囲気中で６００℃、１分間の加熱処理
を行うと、ＮｉとＴｉの金属間化合物を含むオーミック
電極１２が形成される。
【００２３】最後に図１（ｆ）に示すように、Ａｌ／Ｔ
ｉ／Ｐｔ／Ａｕでゲート電極１５を形成する。このゲー
トは、ゲートを形成する以外の部分にフォトレジスト膜
を形成して窒化ケイ素膜をエッチングし、そのエッチン
グした場所に金属を蒸着し、最後にフォトレジスト膜を
除去して形成する。
ｉ／Ｐｔ／Ａｕでゲート電極１５を形成する。このゲー
トは、ゲートを形成する以外の部分にフォトレジスト膜
を形成して窒化ケイ素膜をエッチングし、そのエッチン
グした場所に金属を蒸着し、最後にフォトレジスト膜を
除去して形成する。
【００２４】このように化合物半導体基板上でＮｉとＴ
ｉを高温で反応させる結果、熱的に安定な金属間化合物
ＴｉＮｉ3が形成され、Ｔｉと基板の過剰な反応を抑え
ることができる。さらに、基板との反応が適度に制御さ
れたＴｉは、ＧａＡｓ基板表面で準位を作るためオーミ
ック接触を形成し、本願のＮｉ／Ｔｉからなる金属層構
造はｎＧａＡｓ層に対して熱的に安定で均一なオーミッ
ク電極となるのである。
ｉを高温で反応させる結果、熱的に安定な金属間化合物
ＴｉＮｉ3が形成され、Ｔｉと基板の過剰な反応を抑え
ることができる。さらに、基板との反応が適度に制御さ
れたＴｉは、ＧａＡｓ基板表面で準位を作るためオーミ
ック接触を形成し、本願のＮｉ／Ｔｉからなる金属層構
造はｎＧａＡｓ層に対して熱的に安定で均一なオーミッ
ク電極となるのである。
【００２５】図３は、Ｎｉ／ＴｉとｎＧａＡｓの接合に
おいて、加熱処理温度の上昇に伴い電圧Ｖｄｓに対する
電流Ｉｄがしだいに直線となり、ショットキ接合からオ
ーミック接合に変化する様子を示している。ＴｉとＧａ
Ａｓが反応すると基板表面や電極に局所的なモホロジー
劣化を生じ、従来例のＡｕＧｅ／Ｎｉ／Ａｕ電極のよう
に高抵抗化する。本願においてはＴｉとＮｉの反応によ
る金属間化合物ＴｉＮｉ3がＴｉとＧａＡｓとの過剰反
応を抑制し、高抵抗化を防いでいるため、高温まで低抵
抗なオーミック接触が達成される。
おいて、加熱処理温度の上昇に伴い電圧Ｖｄｓに対する
電流Ｉｄがしだいに直線となり、ショットキ接合からオ
ーミック接合に変化する様子を示している。ＴｉとＧａ
Ａｓが反応すると基板表面や電極に局所的なモホロジー
劣化を生じ、従来例のＡｕＧｅ／Ｎｉ／Ａｕ電極のよう
に高抵抗化する。本願においてはＴｉとＮｉの反応によ
る金属間化合物ＴｉＮｉ3がＴｉとＧａＡｓとの過剰反
応を抑制し、高抵抗化を防いでいるため、高温まで低抵
抗なオーミック接触が達成される。
【００２６】図４は、従来のＡｕＧｅ／Ｎｉ／Ａｕ電極
のｎＧａＡｓ層に対する接触比抵抗、及び本願のＮｉ／
Ｔｉ金属層構造のｎＧａＡｓ層及びｐＧａＡｓ層に対す
る接触比抵抗の加熱処理温度依存性を示す図である。Ａ
ｕＧｅ／Ｎｉ／Ａｕ電極は加熱温度が高くなるのに伴っ
て接触比抵抗が増大するのに対して、Ｎｉ／Ｔｉでは加
熱温度が高くなっても接触比抵抗は安定している。これ
は本願のＮｉ／Ｔｉが熱的に安定であることを意味して
いる。
のｎＧａＡｓ層に対する接触比抵抗、及び本願のＮｉ／
Ｔｉ金属層構造のｎＧａＡｓ層及びｐＧａＡｓ層に対す
る接触比抵抗の加熱処理温度依存性を示す図である。Ａ
ｕＧｅ／Ｎｉ／Ａｕ電極は加熱温度が高くなるのに伴っ
て接触比抵抗が増大するのに対して、Ｎｉ／Ｔｉでは加
熱温度が高くなっても接触比抵抗は安定している。これ
は本願のＮｉ／Ｔｉが熱的に安定であることを意味して
いる。
【００２７】図５は、ＡｕＧｅ／Ｎｉ／Ａｕ（４００℃
の加熱処理したもの）及びＮｉ／Ｔｉ（６００℃の加熱
処理したもの）のｎＧａＡｓに対する接触比抵抗の接触
面積依存性を示す図である。ＡｕＧｅ／Ｎｉ／Ａｕでは
接触面積が減少するにしたがって接触比抵抗が大幅に増
大するが、Ｎｉ／Ｔｉでは接触面積が減少しても接触比
抵抗はほとんど変化しない。これはＮｉ／Ｔｉが均一な
オーミック電極を形成していることを意味する。
の加熱処理したもの）及びＮｉ／Ｔｉ（６００℃の加熱
処理したもの）のｎＧａＡｓに対する接触比抵抗の接触
面積依存性を示す図である。ＡｕＧｅ／Ｎｉ／Ａｕでは
接触面積が減少するにしたがって接触比抵抗が大幅に増
大するが、Ｎｉ／Ｔｉでは接触面積が減少しても接触比
抵抗はほとんど変化しない。これはＮｉ／Ｔｉが均一な
オーミック電極を形成していることを意味する。
【００２８】以上の結果は、加熱処理によりＮｉとＴｉ
が熱的に安定で均一な金属間化合物を形成していること
に起因している。また図４に示すように、ｐＧａＡｓに
対する接触比抵抗は、ｎＧａＡｓに対する接触比抵抗と
同様に、高温で加熱処理しても大幅に増大しない。すな
わち、本願のＴｉ／Ｎｉ金属層構造はｐＧａＡｓ層に対
しても均一で熱的に安定なオーミック電極となる。
が熱的に安定で均一な金属間化合物を形成していること
に起因している。また図４に示すように、ｐＧａＡｓに
対する接触比抵抗は、ｎＧａＡｓに対する接触比抵抗と
同様に、高温で加熱処理しても大幅に増大しない。すな
わち、本願のＴｉ／Ｎｉ金属層構造はｐＧａＡｓ層に対
しても均一で熱的に安定なオーミック電極となる。
【００２９】図６は、本願によるＬＤＤ−ＭＥＳＦＥＴ
の形成工程を説明する図である。まず図６（ａ）に示す
ように、動作層となるｎ-ＧａＡｓ領域２を形成するた
めに、Ｓｉ+を加速電圧３０ＫｅＶ、ドーズ量９×１０
12ｃｍ-2でイオン注入する。次に図６（ｂ）に示すよう
に、ＷＮ等の耐熱性金属を３０００Å堆積し、ＲＩＥ法
によりゲート電極１６を加工する。
の形成工程を説明する図である。まず図６（ａ）に示す
ように、動作層となるｎ-ＧａＡｓ領域２を形成するた
めに、Ｓｉ+を加速電圧３０ＫｅＶ、ドーズ量９×１０
12ｃｍ-2でイオン注入する。次に図６（ｂ）に示すよう
に、ＷＮ等の耐熱性金属を３０００Å堆積し、ＲＩＥ法
によりゲート電極１６を加工する。
【００３０】続いて図６（ｃ）に示すように、プラズマ
ＣＶＤ法で窒化ケイ素２１を５０００Å堆積し、次に図
６（ｄ）に示すように、ＣＨＦ3等のエッチングガスで
窒化ケイ素膜の異方性エッチングを行う。
ＣＶＤ法で窒化ケイ素２１を５０００Å堆積し、次に図
６（ｄ）に示すように、ＣＨＦ3等のエッチングガスで
窒化ケイ素膜の異方性エッチングを行う。
【００３１】次に図６（ｅ）に示すように、ｎ+層３を
形成するために側壁をエッチングマスクとして、Ｓｉ+
を加速電圧５０ｋｅＶ、ドーズ量２×１０13ｃｍ-2、加
速電圧８０ｋｅＶ、ドーズ量３×１０13ｃｍ-2で２段イ
オン注入を行う。
形成するために側壁をエッチングマスクとして、Ｓｉ+
を加速電圧５０ｋｅＶ、ドーズ量２×１０13ｃｍ-2、加
速電圧８０ｋｅＶ、ドーズ量３×１０13ｃｍ-2で２段イ
オン注入を行う。
【００３２】次に図６（ｆ）に示すように、側壁をバッ
ファードフッ酸等で取り除いた後、ソース抵抗を低減す
るためのｎ′層４を形成するために、ゲート電極をマス
クにしてＳｉ+を５０ｋｅＶ、６×１０12ｃｍ-2で注入
し、次に図６（ｇ）に示すように、まずＮｉ薄膜１０を
抵抗加熱法により２００Å蒸着し、続いてＴｉ薄膜１１
をＥＢ蒸着法により１０００Å蒸着する。
ファードフッ酸等で取り除いた後、ソース抵抗を低減す
るためのｎ′層４を形成するために、ゲート電極をマス
クにしてＳｉ+を５０ｋｅＶ、６×１０12ｃｍ-2で注入
し、次に図６（ｇ）に示すように、まずＮｉ薄膜１０を
抵抗加熱法により２００Å蒸着し、続いてＴｉ薄膜１１
をＥＢ蒸着法により１０００Å蒸着する。
【００３３】次に図６（ｈ）に示すように、フォトレジ
スト２０でオーミック電極のパターンを形成した後、図
６（ｉ）に示すように、ＣＦ4ガス等でＲＩＥエッチン
グを行い所望の電極形状１２を形成する。
スト２０でオーミック電極のパターンを形成した後、図
６（ｉ）に示すように、ＣＦ4ガス等でＲＩＥエッチン
グを行い所望の電極形状１２を形成する。
【００３４】最後に図６（ｊ）に示すように、プラズマ
ＣＶＤ法で窒化ケイ素膜２１を２００Å堆積した後、８
５０℃、８秒でアニールを行うことにより、ＬＤＤ−Ｍ
ＥＳＦＥＴを形成する。本実施例では、一度の熱処理で
注入イオンの活性化とオーミック電極の形成とを同時に
行うことができるため、製造工程を簡略化することがで
きる。
ＣＶＤ法で窒化ケイ素膜２１を２００Å堆積した後、８
５０℃、８秒でアニールを行うことにより、ＬＤＤ−Ｍ
ＥＳＦＥＴを形成する。本実施例では、一度の熱処理で
注入イオンの活性化とオーミック電極の形成とを同時に
行うことができるため、製造工程を簡略化することがで
きる。
【００３５】図７は、本願によるＪＦＥＴの形成工程を
説明する図である。ここでは本願により、ゲート電極と
オーミック電極とを同時に形成することのできる例を説
明する。
説明する図である。ここでは本願により、ゲート電極と
オーミック電極とを同時に形成することのできる例を説
明する。
【００３６】まず図７（ａ）に示すように、動作層とな
るｎ−ＧａＡｓ領域２を形成するためにＳｉ+を加速電
圧１２０ＫｅＶ、ドーズ量４×１０12ｃｍ-2で注入す
る。次に図７（ｂ）に示すように、ゲート領域となるｐ
+−ＧａＡｓ領域５を形成するために、Ｚｎ+を加速電圧
３０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で注入する。
るｎ−ＧａＡｓ領域２を形成するためにＳｉ+を加速電
圧１２０ＫｅＶ、ドーズ量４×１０12ｃｍ-2で注入す
る。次に図７（ｂ）に示すように、ゲート領域となるｐ
+−ＧａＡｓ領域５を形成するために、Ｚｎ+を加速電圧
３０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で注入する。
【００３７】次に図７（ｃ）に示すように、ドレイン、
ソース抵抗を下げるためのｎ+−ＧａＡｓ領域３を形成
するために、選択的にＳｉ+を１８０ＫｅＶで２×１０
13ｃｍ-2イオン注入を行う。
ソース抵抗を下げるためのｎ+−ＧａＡｓ領域３を形成
するために、選択的にＳｉ+を１８０ＫｅＶで２×１０
13ｃｍ-2イオン注入を行う。
【００３８】その後図７（ｄ）に示すように、９５０
℃、４秒でアニールを行い、注入イオンを活性化する。
次に図７（ｅ）に示すように、ｐ+−ＧａＡｓ領域、ｎ+
−ＧａＡｓ領域の上にフォトレジストパターン２０で窓
を開け、まずＮｉ薄膜１０を抵抗加熱法により２００Å
蒸着する。さらにＴｉ薄膜１１をＥＢ蒸着法により１０
００Å蒸着する。その後フォトレジスト膜を除去して、
所望の電極形状を形成する。
℃、４秒でアニールを行い、注入イオンを活性化する。
次に図７（ｅ）に示すように、ｐ+−ＧａＡｓ領域、ｎ+
−ＧａＡｓ領域の上にフォトレジストパターン２０で窓
を開け、まずＮｉ薄膜１０を抵抗加熱法により２００Å
蒸着する。さらにＴｉ薄膜１１をＥＢ蒸着法により１０
００Å蒸着する。その後フォトレジスト膜を除去して、
所望の電極形状を形成する。
【００３９】続いて図７（ｆ）に示すように、プラズマ
ＣＶＤ法等により窒化ケイ素２１を７００Å堆積する。
そして窒素雰囲気中で６００℃、１分間の加熱処理を行
うと、オーミック電極１２を有するＪＦＥＴを形成する
ことができる。
ＣＶＤ法等により窒化ケイ素２１を７００Å堆積する。
そして窒素雰囲気中で６００℃、１分間の加熱処理を行
うと、オーミック電極１２を有するＪＦＥＴを形成する
ことができる。
【００４０】図８は、本願による相補型ＩＣの形成工程
を説明する図である。Ｎｉ／Ｔｉは、ＧａＡｓ基板のｎ
層及びｐ層の各領域に対してオーミック電極を形成する
ことが可能である。
を説明する図である。Ｎｉ／Ｔｉは、ＧａＡｓ基板のｎ
層及びｐ層の各領域に対してオーミック電極を形成する
ことが可能である。
【００４１】まず図８（ａ）に示すように、ｎチャネル
のドレイン、ソース抵抗を下げるためのｎ+-ＧａＡｓ領
域３とｐチャネルのゲート領域となるｎ+-ＧａＡｓ領域
３を形成するために、Ｓｉ+を１８０ＫｅＶで１×１０
13ｃｍ-2イオン注入を行う。続いて図８（ｂ）に示すよ
うに、ｎチャネルの動作層となるｎ-ＧａＡｓ領域２を
形成するために、Ｓｉ+を加速電圧１２０ＫｅＶ、ドー
ズ量１×１０13ｃｍ-2で注入する。
のドレイン、ソース抵抗を下げるためのｎ+-ＧａＡｓ領
域３とｐチャネルのゲート領域となるｎ+-ＧａＡｓ領域
３を形成するために、Ｓｉ+を１８０ＫｅＶで１×１０
13ｃｍ-2イオン注入を行う。続いて図８（ｂ）に示すよ
うに、ｎチャネルの動作層となるｎ-ＧａＡｓ領域２を
形成するために、Ｓｉ+を加速電圧１２０ＫｅＶ、ドー
ズ量１×１０13ｃｍ-2で注入する。
【００４２】次に図８（ｃ）に示すように、ｐチャネル
の動作層となるｐ-ＧａＡｓ領域６を形成するために、
Ｍｇ+を加速電圧８０ＫｅＶ、ドーズ量５×１０13ｃｍ
-2で注入する。続いて図８（ｄ）に示すように、ｐチャ
ネルのドレイン、ソース抵抗を下げるためのｐ+-ＧａＡ
ｓ領域５とｎチャネルのゲート領域となるｐ+-ＧａＡｓ
領域５を形成するために、Ｍｇ+を加速電圧３０ｋｅ
Ｖ、ドーズ量５×１０13ｃｍ-2で注入する。
の動作層となるｐ-ＧａＡｓ領域６を形成するために、
Ｍｇ+を加速電圧８０ＫｅＶ、ドーズ量５×１０13ｃｍ
-2で注入する。続いて図８（ｄ）に示すように、ｐチャ
ネルのドレイン、ソース抵抗を下げるためのｐ+-ＧａＡ
ｓ領域５とｎチャネルのゲート領域となるｐ+-ＧａＡｓ
領域５を形成するために、Ｍｇ+を加速電圧３０ｋｅ
Ｖ、ドーズ量５×１０13ｃｍ-2で注入する。
【００４３】その後、９５０℃、４秒でアニールを行
い、注入イオンを活性化する。そして図８（ｅ）に示す
ように、すべてのｐ+-ＧａＡｓ領域、ｎ+-ＧａＡｓ領域
の上にフォトレジストパターン２０で窓を開け、まずＮ
ｉ薄膜１０を抵抗加熱法により２００Å蒸着し、さらに
Ｔｉ薄膜１１をＥＢ蒸着法により１０００Å蒸着する。
その後フォトレジスト膜を除去して所望の電極形状を形
成する。
い、注入イオンを活性化する。そして図８（ｅ）に示す
ように、すべてのｐ+-ＧａＡｓ領域、ｎ+-ＧａＡｓ領域
の上にフォトレジストパターン２０で窓を開け、まずＮ
ｉ薄膜１０を抵抗加熱法により２００Å蒸着し、さらに
Ｔｉ薄膜１１をＥＢ蒸着法により１０００Å蒸着する。
その後フォトレジスト膜を除去して所望の電極形状を形
成する。
【００４４】次に図８（ｆ）に示すように、プラズマＣ
ＶＤ法等により窒化ケイ素２１を７００Å堆積し、続い
て窒素雰囲気中で６００℃、１分間の加熱処理を行う
と、ｎ+ＧａＡｓ、ｐ+ＧａＡｓ双方に対するオーミック
電極１２を同時に形成することができる。
ＶＤ法等により窒化ケイ素２１を７００Å堆積し、続い
て窒素雰囲気中で６００℃、１分間の加熱処理を行う
と、ｎ+ＧａＡｓ、ｐ+ＧａＡｓ双方に対するオーミック
電極１２を同時に形成することができる。
【００４５】次に、Ａｌ配線との接合を行う例を図９を
用いて説明する。
用いて説明する。
【００４６】まず図９（ａ）に示すように、ＬＤＤ−Ｍ
ＥＳＦＥＴと同様な工程でトランジスタを形成した後、
プラズマＣＶＤ法で窒化ケイ素膜２１を２０００Å堆積
する。次に図９（ｂ）に示すように、フォトレジストパ
ターン２０で窓を開け、窒化ケイ素膜をエッチングす
る。
ＥＳＦＥＴと同様な工程でトランジスタを形成した後、
プラズマＣＶＤ法で窒化ケイ素膜２１を２０００Å堆積
する。次に図９（ｂ）に示すように、フォトレジストパ
ターン２０で窓を開け、窒化ケイ素膜をエッチングす
る。
【００４７】続いて図９（ｃ）に示すように、ＥＢ蒸着
法でＡｌ薄膜１７を５０００Å堆積した後、配線形状に
フォトレジストパターンを形成し、Ｃｌ2ガス等により
Ａｌのエッチングを行い、最後にフォトレジストを取り
除く。図７は２個のＦＥＴをＡｌ配線で結合した例であ
る。
法でＡｌ薄膜１７を５０００Å堆積した後、配線形状に
フォトレジストパターンを形成し、Ｃｌ2ガス等により
Ａｌのエッチングを行い、最後にフォトレジストを取り
除く。図７は２個のＦＥＴをＡｌ配線で結合した例であ
る。
【００４８】本願のＮｉ／Ｔｉを用いたオーミック電極
は、Ａｌ系配線と接続しても、従来オーミック電極に用
いられていたＡｕのように界面で高抵抗化の原因となる
反応が起こることはないため、Ａｌ配線を用いるＬＳＩ
工程の配線技術をそのまま利用することが可能となる。
は、Ａｌ系配線と接続しても、従来オーミック電極に用
いられていたＡｕのように界面で高抵抗化の原因となる
反応が起こることはないため、Ａｌ配線を用いるＬＳＩ
工程の配線技術をそのまま利用することが可能となる。
【００４９】図１０は、本願のＮｉ／Ｔｉ金属層構造を
配線に応用した例である。トランジスタの形成は、ＬＤ
Ｄ−ＭＥＳＦＥＴと同様の工程で行う。異なる点は図１
０に示すように、Ｎｉ薄膜１０及びＴｉ薄膜１１を堆積
した後、配線形状にフォトレジストパターンを形成し、
ＣＦ4等によりエッチングする点である。その後の工程
はＬＤＤ−ＭＥＳＦＥＴの形成工程と同様に行う。
配線に応用した例である。トランジスタの形成は、ＬＤ
Ｄ−ＭＥＳＦＥＴと同様の工程で行う。異なる点は図１
０に示すように、Ｎｉ薄膜１０及びＴｉ薄膜１１を堆積
した後、配線形状にフォトレジストパターンを形成し、
ＣＦ4等によりエッチングする点である。その後の工程
はＬＤＤ−ＭＥＳＦＥＴの形成工程と同様に行う。
【００５０】図１０は、２個のＦＥＴを配線で結合した
例である。本実施例では本発明の金属層構造を配線とし
て用いるが、ｎ+-ＧａＡｓ領域と接触している部分はオ
ーム性コンタクトとなるためオーミック電極として機能
する。一方、ｎ+-ＧａＡｓでない領域と接触している部
分はＧａＡｓ基板が半絶縁性であり、純粋な配線として
機能するため、オーミック電極と配線とを同一の材料で
形成することが可能となる。同一材料であることにより
熱的な安定性に優れ、しかも同一工程で作製することが
できるため製造工程が簡略化できる。
例である。本実施例では本発明の金属層構造を配線とし
て用いるが、ｎ+-ＧａＡｓ領域と接触している部分はオ
ーム性コンタクトとなるためオーミック電極として機能
する。一方、ｎ+-ＧａＡｓでない領域と接触している部
分はＧａＡｓ基板が半絶縁性であり、純粋な配線として
機能するため、オーミック電極と配線とを同一の材料で
形成することが可能となる。同一材料であることにより
熱的な安定性に優れ、しかも同一工程で作製することが
できるため製造工程が簡略化できる。
【００５１】
【発明の効果】本発明の化合物半導体装置によれば、熱
安定性に優れ、信頼性の高いオーミック電極を有する化
合物半導体装置を得ることができる。また、Ｎｉ／Ｔｉ
による金属間化合物は、微小な接触面積でも接触比抵抗
が増大しないので素子の面積が縮小でき、素子１個当た
りの製造コストを低減することができる。
安定性に優れ、信頼性の高いオーミック電極を有する化
合物半導体装置を得ることができる。また、Ｎｉ／Ｔｉ
による金属間化合物は、微小な接触面積でも接触比抵抗
が増大しないので素子の面積が縮小でき、素子１個当た
りの製造コストを低減することができる。
【００５２】また本発明によれば、Ｎｉ／Ｔｉの金属間
化合物をオーミック電極及び配線として用いることによ
り、化合物半導体装置の製造工程が簡略化できるうえ
に、微細化が可能であるので、製造コストが低減でき
る。
化合物をオーミック電極及び配線として用いることによ
り、化合物半導体装置の製造工程が簡略化できるうえ
に、微細化が可能であるので、製造コストが低減でき
る。
【００５３】さらに、オーミック電極としてＮｉ／Ｔｉ
の金属間化合物を用いることにより、ｎ層及びｐ層のオ
ーミック電極を同時に形成することが可能となるため、
化合物半導体装置の製造工程が簡略化でき、製造コスト
が低減できる。
の金属間化合物を用いることにより、ｎ層及びｐ層のオ
ーミック電極を同時に形成することが可能となるため、
化合物半導体装置の製造工程が簡略化でき、製造コスト
が低減できる。
【００５４】また、注入イオンの活性化とオーミック電
極の形成が１度の加熱処理で行えるので、製造工程が簡
略化でき、製造コストが低減できる。
極の形成が１度の加熱処理で行えるので、製造工程が簡
略化でき、製造コストが低減できる。
【００５５】また、本発明の金属層構造をオーミック電
極として用いることにより、オーミック電極上にＡｌ配
線を形成することが可能となるため、信頼性及び微細化
において実績のあるＳｉＬＳＩの配線技術をそのまま利
用することができる。
極として用いることにより、オーミック電極上にＡｌ配
線を形成することが可能となるため、信頼性及び微細化
において実績のあるＳｉＬＳＩの配線技術をそのまま利
用することができる。
【図１】本願に係るＭＥＳＦＥＴの製造工程を説明する
図である。
図である。
【図２】本願に係るオーミック電極の構造を表す図であ
る。
る。
【図３】Ｎｉ／Ｔｉ電極の電流電圧特性（熱処理温度依
存性）を表す図である。
存性）を表す図である。
【図４】オーミック電極の接触比抵抗の熱処理温度依存
性を表す図である。
性を表す図である。
【図５】オーミック電極の接触比抵抗の接触面積依存性
を表す図である。
を表す図である。
【図６】本願に係るＬＤＤ−ＭＥＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図７】本願に係るＪＦＥＴの製造工程を説明する図で
ある。
ある。
【図８】本願に係る相補型ＩＣの製造工程を説明する図
である。
である。
【図９】本願に係るＩＣの製造工程のうち、Ａｌ配線と
の接合を行う例を説明する図である。
の接合を行う例を説明する図である。
【図１０】本願に係るＩＣの製造工程のうち、配線の形
成を説明する図である。
成を説明する図である。
【図１１】従来例のオーミック電極の形成を説明する図
である。
である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎＧａＡｓ層 ３ ｎ＋ＧａＡｓ層 ４ ｎ′ＧａＡｓ層 ５ ｐ＋ＧａＡｓ層 ６ ｐＧａＡｓ層 １０ Ｎｉ薄膜 １１ Ｔｉ薄膜 １２ Ｎｉ／Ｔｉ薄膜 １３ ＡｕＧｅ薄膜 １４ Ａｕ薄膜 １５ Ａｌ／Ｔｉ／Ｐｔ／Ａｕゲート電極 １６ ＷＮゲート電極 １７ Ａｌ薄膜 ２０ フォトレジスト ２１ 窒化ケイ素膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−83896（ＪＰ，Ａ) 特開 平７−66391（ＪＰ，Ａ) 特開 平６−244128（ＪＰ，Ａ) 特開 平６−97107（ＪＰ，Ａ) 特開 平５−335267（ＪＰ，Ａ) 特開 平４−85972（ＪＰ，Ａ) 特開 昭57−53932（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/43 H01L 21/28 301 H01L 21/338 H01L 21/768 H01L 29/812
Claims (8)
- 【請求項１】 化合物半導体基板上にオーミック電極を
有する化合物半導体装置において、 前記オーミック電極は、ニッケルとチタンからなる金属
間化合物（ＴｉＮｉ 3 ）で構成されることを特徴とする
化合物半導体装置。 - 【請求項２】 ｎ層領域及びｐ層領域を有する化合物半
導体基板の各領域上にオーミック電極を有する化合物半
導体装置において、 前記ｎ層及びｐ層領域のオーミック電極は同一構造から
なり、少なくともニッケルとチタンからなる金属間化合
物で構成されることを特徴とする化合物半導体装置。 - 【請求項３】 請求項１または２に記載の化合物半導体
装置において、 前記オーミック電極上に、Ａｌを含む金属配線を有する
ことを特徴とする化合物半導体装置。 - 【請求項４】 請求項１または２に記載の化合物半導体
装置において、前記オーミック電極形成材料と同一の材
料で構成される配線を有することを特徴とする化合物半
導体装置。 - 【請求項５】 請求項１記載の化合物半導体装置の製造
方法において、 化合物半導体基板上にニッケル薄膜を形成する工程と、
該ニッケル薄膜上にチタン薄膜を形成する工程と、前記
ニッケル薄膜及び前記チタン薄膜を熱処理によって反応
させ、ニッケルとチタンとの金属間化合物（ＴｉＮ
ｉ 3 ）を形成し、オーミック電極を形成する工程と、を
含むことを特徴とする化合物半導体装置の製造方法。 - 【請求項６】 請求項２記載の化合物半導体装置の製造
方法において、 ｎ層領域及びｐ層領域を有する化合物半導体の該ｎ層及
びｐ層領域上にニッケル薄膜を形成する工程と、該ニッ
ケル薄膜上にチタン薄膜を形成する工程と、前記ニッケ
ル薄膜及び前記チタン薄膜を熱処理によって反応させて
ニッケルとチタンとの金属間化合物を形成し、ｎ層及び
ｐ層のオーミック電極を同時に形成する工程と、を含む
ことを特徴とする化合物半導体装置の製造方法。 - 【請求項７】 化合物半導体基板上に、少なくともニッ
ケルとチタンからなる金属間化合物で構成されるオーミ
ック電極を有する化合物半導体装置の製造方法におい
て、 前記化合物半導体基板上に、導電層形成のためのイオン
注入を行う工程と、前記基板上にニッケル薄膜を形成す
る工程と、該ニッケル薄膜上にチタン薄膜を形成する工
程と、前記注入イオンの活性化熱処理及び前記ニッケル
とチタンとの金属間化合物形成のための熱処理を同時に
行う工程と、を含むことを特徴とする化合物半導体装置
の製造方法。 - 【請求項８】 請求項４記載の化合物半導体装置の製造
方法において、 化合物半導体基板上にニッケル薄膜を形成する工程と、
該ニッケル薄膜上にチタン薄膜を形成する工程と、前記
ニッケル薄膜及び前記チタン薄膜とを配線形状にエッチ
ングする工程と、前記ニッケル薄膜及び前記チタン薄膜
とを熱処理により反応させ金属間化合物を形成する工程
とを含み、オーミック電極及び配線の形成を同一プロセ
スにおいて同時に行うことを特徴とする化合物半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19478395A JP3220624B2 (ja) | 1995-07-31 | 1995-07-31 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19478395A JP3220624B2 (ja) | 1995-07-31 | 1995-07-31 | 化合物半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945889A JPH0945889A (ja) | 1997-02-14 |
| JP3220624B2 true JP3220624B2 (ja) | 2001-10-22 |
Family
ID=16330191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19478395A Expired - Fee Related JP3220624B2 (ja) | 1995-07-31 | 1995-07-31 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220624B2 (ja) |
-
1995
- 1995-07-31 JP JP19478395A patent/JP3220624B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945889A (ja) | 1997-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |