JP2663855B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に化合物半導体の電界効果トランジスタの製造
方法に関する。
関し、特に化合物半導体の電界効果トランジスタの製造
方法に関する。
【０００２】
【従来の技術】化合物半導体のＧａＡｓはＳｉに比べて
大きな電子移動度を有することから高周波特性や電力効
率が優れていることに特徴があり、ショットキー接合ゲ
ートによる電界効果トランジスタ、およびこれらを集積
化したアナログ信号増幅回路、デジタル信号処理回路、
等への応用が進んでいる。
大きな電子移動度を有することから高周波特性や電力効
率が優れていることに特徴があり、ショットキー接合ゲ
ートによる電界効果トランジスタ、およびこれらを集積
化したアナログ信号増幅回路、デジタル信号処理回路、
等への応用が進んでいる。
【０００３】このような電界効果トランジスタ（ＦＥ
Ｔ）の一例が大森正道編、超高速化合物半導体デバイ
ス、培風館（昭和６１年）７５〜７６頁、に記載されて
いる。
Ｔ）の一例が大森正道編、超高速化合物半導体デバイ
ス、培風館（昭和６１年）７５〜７６頁、に記載されて
いる。
【０００４】図５（ａ）〜（ｅ）はこの従来の半導体装
置の製造方法の第１の例を説明するための工程順に示し
た断面図である。
置の製造方法の第１の例を説明するための工程順に示し
た断面図である。
【０００５】まず、図５（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の表面に薄いＳｉＮx 膜１９を形成し、
ＳｉＮx 膜１９の上にフォトレジスト膜２０を塗布して
パターニングする。次に、フォトレジスト膜２０をマス
クとして半絶縁性ＧａＡｓ基板１にＳｉＮx 膜１９を通
してＳｉイオンをイオン注入してｎ型拡散層３を形成す
る。
ＧａＡｓ基板１の表面に薄いＳｉＮx 膜１９を形成し、
ＳｉＮx 膜１９の上にフォトレジスト膜２０を塗布して
パターニングする。次に、フォトレジスト膜２０をマス
クとして半絶縁性ＧａＡｓ基板１にＳｉＮx 膜１９を通
してＳｉイオンをイオン注入してｎ型拡散層３を形成す
る。
【０００６】次に、図５（ｂ）に示すように、フォトレ
ジスト膜２０を除去した後、ＳｉＮx 膜１９の上にフォ
トレジスト膜４を塗布してパターニングし、フォトレジ
スト膜４をマスクとしてＳｉＮx 膜１９を通してＳｉイ
オンを高濃度にイオン注入してｎ+ 型拡散層５を形成す
る。
ジスト膜２０を除去した後、ＳｉＮx 膜１９の上にフォ
トレジスト膜４を塗布してパターニングし、フォトレジ
スト膜４をマスクとしてＳｉＮx 膜１９を通してＳｉイ
オンを高濃度にイオン注入してｎ+ 型拡散層５を形成す
る。
【０００７】次に、図５（ｃ）に示すように、フォトレ
ジスト膜４を除去した後、ＳｉＮx膜１９の上にＳｉＮ
x 膜２１を堆積して積層した絶縁膜２２を形成し、８５
０℃で熱処理してイオン注入領域の活性化を行なう。
ジスト膜４を除去した後、ＳｉＮx膜１９の上にＳｉＮ
x 膜２１を堆積して積層した絶縁膜２２を形成し、８５
０℃で熱処理してイオン注入領域の活性化を行なう。
【０００８】次に、図５（ｄ）に示すように、ｎ+ 型拡
散層５上の絶縁膜２２を反応性イオンエッチング（ＲＩ
Ｅ）法により選択的にエッチングしてオーミック電極形
成用の開口部１０を形成し、リフトオフ法によりＡｕＧ
ｅ／Ｐｔからなるオーミック電極１２を形成する。
散層５上の絶縁膜２２を反応性イオンエッチング（ＲＩ
Ｅ）法により選択的にエッチングしてオーミック電極形
成用の開口部１０を形成し、リフトオフ法によりＡｕＧ
ｅ／Ｐｔからなるオーミック電極１２を形成する。
【０００９】次に、図５（ｅ）に示すようにｎ型拡散層
３上の絶縁膜２２を選択的にエッチングしてゲート電極
形成用の開口部７を形成した後開口部７および開口部１
０にリフトオフ法でＴｉ／Ｐｔ／Ａｕからなるショット
キー接合のゲート電極１３およびオーミック電極１２と
接続するソース電極１４，ドレイン電極１５のそれぞれ
を形成する。
３上の絶縁膜２２を選択的にエッチングしてゲート電極
形成用の開口部７を形成した後開口部７および開口部１
０にリフトオフ法でＴｉ／Ｐｔ／Ａｕからなるショット
キー接合のゲート電極１３およびオーミック電極１２と
接続するソース電極１４，ドレイン電極１５のそれぞれ
を形成する。
【００１０】また、ヘテロ接合による高電子移動度トラ
ンジスタ（ＨＥＭＴ）の例が第１の例と同じ大森正道
編、超高速化合物半導体デバイス、培風館（昭和６１
年）第１３３頁、に記載されている。
ンジスタ（ＨＥＭＴ）の例が第１の例と同じ大森正道
編、超高速化合物半導体デバイス、培風館（昭和６１
年）第１３３頁、に記載されている。
【００１１】図６（ａ）〜（ｄ）は、この従来の半導体
装置の製造方法の第２の例を説明するための工程順に示
した断面図である。
装置の製造方法の第２の例を説明するための工程順に示
した断面図である。
【００１２】まず、図６（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上にアンドープＧａＡｓバッファ層３
１，ｎ型ＡｌＧａＡｓ層３２，ｎ型ＧａＡｓ層３３，ｎ
型ＡｌＧａＡｓ層３４，ｎ型ＧａＡｓ層３５を順次ＭＢ
Ｅ成長して形成した半導体層に選択的に酸素イオンをイ
オン注入して形成した素子分離領域（図示せず）により
素子形成領域を区画する。次に、ｎ型ＧａＡｓ層３５の
上にＳｉＯ2 膜６を形成して選択的に開口し、ソース・
ドレイン電極用のＡｕＧｅ／Ａｕからなるオーミック電
極８を形成する。
ＧａＡｓ基板１の上にアンドープＧａＡｓバッファ層３
１，ｎ型ＡｌＧａＡｓ層３２，ｎ型ＧａＡｓ層３３，ｎ
型ＡｌＧａＡｓ層３４，ｎ型ＧａＡｓ層３５を順次ＭＢ
Ｅ成長して形成した半導体層に選択的に酸素イオンをイ
オン注入して形成した素子分離領域（図示せず）により
素子形成領域を区画する。次に、ｎ型ＧａＡｓ層３５の
上にＳｉＯ2 膜６を形成して選択的に開口し、ソース・
ドレイン電極用のＡｕＧｅ／Ａｕからなるオーミック電
極８を形成する。
【００１３】次に、図６（ｂ）に示すように、全面にフ
ォトレジスト膜３９を塗布してパターニングし、このフ
ォトレジスト膜３９をマスクとしてＳｉＯ2 膜６をエッ
チングした後、ＣＣｌ2 Ｆ2 とＨｅガスを用いるドライ
エッチングによりｎ型ＧａＡｓ層３５をエッチングし、
続いてウェットエッチングによりｎ型ＡｌＧａＡｓ層３
４を除去して開口部３６を形成する。
ォトレジスト膜３９を塗布してパターニングし、このフ
ォトレジスト膜３９をマスクとしてＳｉＯ2 膜６をエッ
チングした後、ＣＣｌ2 Ｆ2 とＨｅガスを用いるドライ
エッチングによりｎ型ＧａＡｓ層３５をエッチングし、
続いてウェットエッチングによりｎ型ＡｌＧａＡｓ層３
４を除去して開口部３６を形成する。
【００１４】次に、図６（ｃ）に示すように、フォトレ
ジスト膜３９を除去した後、フォトレジスト膜４０を塗
布してパターニングし、同様に開口部３６，３７を設け
てドライエッチングによりｎ型ＧａＡｓ層３３，３５を
エッチングする。
ジスト膜３９を除去した後、フォトレジスト膜４０を塗
布してパターニングし、同様に開口部３６，３７を設け
てドライエッチングによりｎ型ＧａＡｓ層３３，３５を
エッチングする。
【００１５】次に、図６（ｄ）に示すように、全面にＡ
ｌ膜を蒸着してリフトオフ法によりエンハンスメント型
ＨＥＭＴ（Ｅ−ＨＥＭＴ）のゲート電極１６およびディ
プリーション型ＨＥＭＴ（Ｄ−ＨＥＭＴ）のゲート電極
１７のそれぞれを形成する。
ｌ膜を蒸着してリフトオフ法によりエンハンスメント型
ＨＥＭＴ（Ｅ−ＨＥＭＴ）のゲート電極１６およびディ
プリーション型ＨＥＭＴ（Ｄ−ＨＥＭＴ）のゲート電極
１７のそれぞれを形成する。
【００１６】化合物半導体による高性能素子は計算機や
通信機の中心の重要処理素子として用いられるため高い
信頼性が要求され、衛星通信や無人中継通信局において
は１０年以上の高信頼性が要求される。これらの半導体
素子が劣化する主な要因は消費される電力による発熱温
度上昇により、電極金属と半導体が反応したり拡散する
ことである。
通信機の中心の重要処理素子として用いられるため高い
信頼性が要求され、衛星通信や無人中継通信局において
は１０年以上の高信頼性が要求される。これらの半導体
素子が劣化する主な要因は消費される電力による発熱温
度上昇により、電極金属と半導体が反応したり拡散する
ことである。
【００１７】第１および第２の従来例でゲート電極とし
て用いられるＴｉやＡｌ等の融点の低い金属はヒーター
や電子ビームによる加熱蒸着を行い易いが、その分だけ
化合物半導体とも反応を生じ易い。これに対してＷＳｉ
x ，ＷＮx 等の耐熱性材料はＧａＡｓと８００℃の熱処
理にも耐えるショットキー性金属として知られている。
て用いられるＴｉやＡｌ等の融点の低い金属はヒーター
や電子ビームによる加熱蒸着を行い易いが、その分だけ
化合物半導体とも反応を生じ易い。これに対してＷＳｉ
x ，ＷＮx 等の耐熱性材料はＧａＡｓと８００℃の熱処
理にも耐えるショットキー性金属として知られている。
【００１８】この耐熱性材料をショットキーゲート電極
に用いたＦＥＴの一例が特開平４−１９９６８１号公報
に記載されている。
に用いたＦＥＴの一例が特開平４−１９９６８１号公報
に記載されている。
【００１９】図７（ａ），（ｂ）はこの従来の半導体装
置の第３の例を説明するための工程順に示した断面図で
ある。
置の第３の例を説明するための工程順に示した断面図で
ある。
【００２０】まず、図７（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上に形成したｎ型ＧａＡｓ層７１の表
面にＳｉＯ2 膜６を形成してゲート電極形成用開口部７
を設け、スパッタリング法により開口部７を含む表面に
ＷＳｉx 層７２を２００ｎｍ，接着用のＮｉＣｒ層７３
を１０ｎｍ，低抵抗金属のＡｕ層７４を５００ｎｍの厚
さに順次積層した後フォトレジスト膜７５を塗布してパ
ターニングする。
ＧａＡｓ基板１の上に形成したｎ型ＧａＡｓ層７１の表
面にＳｉＯ2 膜６を形成してゲート電極形成用開口部７
を設け、スパッタリング法により開口部７を含む表面に
ＷＳｉx 層７２を２００ｎｍ，接着用のＮｉＣｒ層７３
を１０ｎｍ，低抵抗金属のＡｕ層７４を５００ｎｍの厚
さに順次積層した後フォトレジスト膜７５を塗布してパ
ターニングする。
【００２１】次に図７（ｂ）に示すように、フォトレジ
スト膜７５をマスクに積層した金属層を順次エッチング
してゲート電極１３を形成した後、ＳｉＯ2 膜６を弗酸
で除去し、ｎ型ＧａＡｓ層７１上にＡｕＧｅ／Ｎｉから
なるオーミック接触のソース電極１４およびドレイン電
極１５を形成する。
スト膜７５をマスクに積層した金属層を順次エッチング
してゲート電極１３を形成した後、ＳｉＯ2 膜６を弗酸
で除去し、ｎ型ＧａＡｓ層７１上にＡｕＧｅ／Ｎｉから
なるオーミック接触のソース電極１４およびドレイン電
極１５を形成する。
【００２２】ここで、耐熱ショットキー性材料のＷＳｉ
x 層７２自体は抵抗率が高いため、抵抗率の小さい金属
を積層している。また、ＷＳｉx 層７２とＡｕ層７４は
密着性が悪いため、その間に接着するＮｉＣｒ層７３が
挿入されている。
x 層７２自体は抵抗率が高いため、抵抗率の小さい金属
を積層している。また、ＷＳｉx 層７２とＡｕ層７４は
密着性が悪いため、その間に接着するＮｉＣｒ層７３が
挿入されている。
【００２３】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は、ゲート電極として高い信頼性が得られる
ＷＳｉx 膜等の高耐熱性材料の電子ビームによる加熱蒸
着が難しく、スパッタ蒸着を用いる必要があるが、スパ
ッタ蒸着された半導体表面は物理的な衝撃により結晶欠
陥や電気的なトラップを発生するため、バイアスや信号
状態の変化により特性変動が生じ、動作が不安定とな
る。この欠陥を回復するためには５００〜６００℃の熱
処理が必要である。
の製造方法は、ゲート電極として高い信頼性が得られる
ＷＳｉx 膜等の高耐熱性材料の電子ビームによる加熱蒸
着が難しく、スパッタ蒸着を用いる必要があるが、スパ
ッタ蒸着された半導体表面は物理的な衝撃により結晶欠
陥や電気的なトラップを発生するため、バイアスや信号
状態の変化により特性変動が生じ、動作が不安定とな
る。この欠陥を回復するためには５００〜６００℃の熱
処理が必要である。
【００２４】一方、オーム性電極でコンタクト導通性や
信頼性の優れたＡｕＧｅ系の熱処理温度は約４３０℃で
数分間である。これ以上高い熱処理温度では合金拡散が
進み過ぎてコンタクト導通が悪化するため、５００℃程
度の熱処理が必要なスパッタ蒸着した高融点金属を用い
る場合には、オーム性電極の形成をゲート電極の形成前
に行なうことはできないという問題点があった。
信頼性の優れたＡｕＧｅ系の熱処理温度は約４３０℃で
数分間である。これ以上高い熱処理温度では合金拡散が
進み過ぎてコンタクト導通が悪化するため、５００℃程
度の熱処理が必要なスパッタ蒸着した高融点金属を用い
る場合には、オーム性電極の形成をゲート電極の形成前
に行なうことはできないという問題点があった。
【００２５】本発明の目的は、ゲート電極に信頼性の高
い耐熱性材料膜を形成して損傷を回復した安定状態を得
ると同時に、オーミック電極の低温処理を可能にする半
導体装置の製造方法を提供することにある。
い耐熱性材料膜を形成して損傷を回復した安定状態を得
ると同時に、オーミック電極の低温処理を可能にする半
導体装置の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半絶縁性半導体基板の一主面に選択的に能動
層を形成し前記能動層を含む表面に絶縁膜を形成する工
程と、前記絶縁膜を選択的にエッチングして前記能動層
の表面を露出させる第１の開口部を形成する工程と、前
記第１の開口部を含む表面に前記能動層とショットキー
接合を形成するゲート電極用高融点導電膜を形成した後
熱処理する工程と、前記高融点導電膜を含む表面にフォ
トレジスト膜を塗布してパターニングした後前記フォト
レジスト膜をマスクとして前記高融点導電膜および絶縁
膜を順次エッチングして前記能動層の表面を露出させる
第２の開口部を形成する工程と、前記第２の開口部を含
む表面に金属膜を堆積しリフトオフ法により前記第２の
開口部の能動層とオーミックコンタクトを形成するソー
ス・ドレイン電極用のオーミック電極を形成する工程
と、このオーミック電極の表面を含む全面に電極配線用
の金属膜を形成する工程と、この電極配線用の金属膜と
前記高融点導電膜とを順次エッチングし前記第１の開口
部内に前記高融点導電膜に接続する電極配線及び前記オ
ーミック電極に接続する電極配線を形成する工程とを含
んで構成される。
造方法は、半絶縁性半導体基板の一主面に選択的に能動
層を形成し前記能動層を含む表面に絶縁膜を形成する工
程と、前記絶縁膜を選択的にエッチングして前記能動層
の表面を露出させる第１の開口部を形成する工程と、前
記第１の開口部を含む表面に前記能動層とショットキー
接合を形成するゲート電極用高融点導電膜を形成した後
熱処理する工程と、前記高融点導電膜を含む表面にフォ
トレジスト膜を塗布してパターニングした後前記フォト
レジスト膜をマスクとして前記高融点導電膜および絶縁
膜を順次エッチングして前記能動層の表面を露出させる
第２の開口部を形成する工程と、前記第２の開口部を含
む表面に金属膜を堆積しリフトオフ法により前記第２の
開口部の能動層とオーミックコンタクトを形成するソー
ス・ドレイン電極用のオーミック電極を形成する工程
と、このオーミック電極の表面を含む全面に電極配線用
の金属膜を形成する工程と、この電極配線用の金属膜と
前記高融点導電膜とを順次エッチングし前記第１の開口
部内に前記高融点導電膜に接続する電極配線及び前記オ
ーミック電極に接続する電極配線を形成する工程とを含
んで構成される。
【００２７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２８】図１（ａ）〜（ｅ）は本発明の第１の実施
例を説明するための工程順に示した断面図である。
例を説明するための工程順に示した断面図である。
【００２９】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の一主面に形成してパターニングしたフ
ォトレジスト膜（図示せず）をマスクとして9 Ｂｅ+ イ
オンを加速エネルギー９０ｋｅＶ、ドーズ量３×１０12
ｃｍ-2の条件でイオン注入しｐ型埋込層２を形成した
後、再度同じフォトレジスト膜をマスクとして28Ｓｉ+
イオンを加速エネルギー４０ｋｅＶ、ドーズ量６×１０
12ｃｍ-2の条件でイオン注入しｐ型埋込層２の上部にｎ
- 型拡散層３を形成しフォトレジスト膜を除去する。
ＧａＡｓ基板１の一主面に形成してパターニングしたフ
ォトレジスト膜（図示せず）をマスクとして9 Ｂｅ+ イ
オンを加速エネルギー９０ｋｅＶ、ドーズ量３×１０12
ｃｍ-2の条件でイオン注入しｐ型埋込層２を形成した
後、再度同じフォトレジスト膜をマスクとして28Ｓｉ+
イオンを加速エネルギー４０ｋｅＶ、ドーズ量６×１０
12ｃｍ-2の条件でイオン注入しｐ型埋込層２の上部にｎ
- 型拡散層３を形成しフォトレジスト膜を除去する。
【００３０】次に、図１（ｂ）に示すように、ｎ型拡散
層３を含む半絶縁性ＧａＡｓ基板１の表面にフォトレジ
スト膜４を塗布してパターニングした後、フォトレジス
ト膜４をマスクとして28Ｓｉ+ イオンを加速エネルギー
１２０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオ
ン注入し、ソース・ドレインコンタクト用のｎ+ 型拡散
層５を形成する。
層３を含む半絶縁性ＧａＡｓ基板１の表面にフォトレジ
スト膜４を塗布してパターニングした後、フォトレジス
ト膜４をマスクとして28Ｓｉ+ イオンを加速エネルギー
１２０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオ
ン注入し、ソース・ドレインコンタクト用のｎ+ 型拡散
層５を形成する。
【００３１】次に、図１（ｃ）に示すように、フォトレ
ジスト膜４を除去した後、全面に厚さ０．２μｍのＳｉ
Ｏ2 膜を堆積して８００℃の水素雰囲気中で２０分間熱
処理してイオン注入層を活性化し、ＳｉＯ2 膜を除去す
る。次に、全面に再度ＳｉＯ2 膜６を０．４μｍの厚さ
に形成してＣＦ4 ガスを用いる反応性イオンエッチング
（以下ＲＩＥと記す）法で選択的にエッチングし、ｎ+
型拡散層５の間に挟まれたｎ型拡散層３の上にゲート電
極形成用の開口部７を形成する。次に、開口部７に露出
したｎ型拡散層３の表面をメチルエチルケトン等の有機
溶剤および塩酸水で洗浄した後、開口部７のｎ型拡散層
３を含むＳｉＯ2 膜６の表面にスパッタ法でＷＳｉx 膜
８を２００ｎｍの厚さに堆積する。ここで、ＷＳｉx 膜
８は、ＷＳｉ0.6 ターゲットを１０ｍＴｏｒｒのＡｒガ
ス雰囲気中でスパッタし約１０ｎｍ／分の速度で堆積し
た後、５５０℃の水素ガス雰囲気中でアニールし、スパ
ッタリングおよびドライエッチングに伴う損傷を回復さ
せる。
ジスト膜４を除去した後、全面に厚さ０．２μｍのＳｉ
Ｏ2 膜を堆積して８００℃の水素雰囲気中で２０分間熱
処理してイオン注入層を活性化し、ＳｉＯ2 膜を除去す
る。次に、全面に再度ＳｉＯ2 膜６を０．４μｍの厚さ
に形成してＣＦ4 ガスを用いる反応性イオンエッチング
（以下ＲＩＥと記す）法で選択的にエッチングし、ｎ+
型拡散層５の間に挟まれたｎ型拡散層３の上にゲート電
極形成用の開口部７を形成する。次に、開口部７に露出
したｎ型拡散層３の表面をメチルエチルケトン等の有機
溶剤および塩酸水で洗浄した後、開口部７のｎ型拡散層
３を含むＳｉＯ2 膜６の表面にスパッタ法でＷＳｉx 膜
８を２００ｎｍの厚さに堆積する。ここで、ＷＳｉx 膜
８は、ＷＳｉ0.6 ターゲットを１０ｍＴｏｒｒのＡｒガ
ス雰囲気中でスパッタし約１０ｎｍ／分の速度で堆積し
た後、５５０℃の水素ガス雰囲気中でアニールし、スパ
ッタリングおよびドライエッチングに伴う損傷を回復さ
せる。
【００３２】次に、図１（ｄ）に示すように、全面にフ
ォトレジスト膜９を１μｍの厚さに塗布してパターニン
グし、フォトレジスト膜９をマスクとしてＣＦ6 ガスを
用いたＲＩＥ法によりＷＳｉx 膜８をエッチングし、引
続きフォトレジスト膜９をマスクとしてＣＦ4 ガスを用
いたＲＩＥ法によりＳｉＯ2 膜６をエッチングし、ソー
ス・ドレイン電極形成用の開口部１０を形成してｎ+ 型
拡散層５の表面を露出させる。次に、酸素プラズマを加
えて開口部１０のｎ+ 型拡散層５の表面の炭素ポリマを
除去し、塩酸水で洗浄した後、開口部１０を含む表面に
ＡｕＧｅ合金をボートヒータによる蒸着で１２０ｎｍの
厚さに堆積し、続いてＮｉを電子ビーム蒸着で４０ｎｍ
の厚さに堆積した金属膜１１を形成する。
ォトレジスト膜９を１μｍの厚さに塗布してパターニン
グし、フォトレジスト膜９をマスクとしてＣＦ6 ガスを
用いたＲＩＥ法によりＷＳｉx 膜８をエッチングし、引
続きフォトレジスト膜９をマスクとしてＣＦ4 ガスを用
いたＲＩＥ法によりＳｉＯ2 膜６をエッチングし、ソー
ス・ドレイン電極形成用の開口部１０を形成してｎ+ 型
拡散層５の表面を露出させる。次に、酸素プラズマを加
えて開口部１０のｎ+ 型拡散層５の表面の炭素ポリマを
除去し、塩酸水で洗浄した後、開口部１０を含む表面に
ＡｕＧｅ合金をボートヒータによる蒸着で１２０ｎｍの
厚さに堆積し、続いてＮｉを電子ビーム蒸着で４０ｎｍ
の厚さに堆積した金属膜１１を形成する。
【００３３】次に、図１（ｅ）に示すように、メチルエ
チルケトンによるリフトオフによりフォトレジスト膜９
およびフォトレジスト膜９上の金属膜１１を除去し、４
３０℃の窒素雰囲気中で１分間の熱処理により金属膜１
１を合金化してオーミック電極１２を形成する。次に、
電極配線用の金属膜として、ＷＳｉx 膜８および開口部
のオーミック電極１２を含む表面に厚さ５０ｎｍのＴｉ
膜，厚さ１００ｎｍのＰｔ膜，厚さ４００ｎｍのＡｕ膜
を順次スパッタして積層した後パターニングしてそれぞ
れＷＳｉx 膜８と接続するゲート電極１３，オーミック
電極１２と接続するソース電極１４およびドレイン電極
１５を形成して電界効果トランジスタを構成する。
チルケトンによるリフトオフによりフォトレジスト膜９
およびフォトレジスト膜９上の金属膜１１を除去し、４
３０℃の窒素雰囲気中で１分間の熱処理により金属膜１
１を合金化してオーミック電極１２を形成する。次に、
電極配線用の金属膜として、ＷＳｉx 膜８および開口部
のオーミック電極１２を含む表面に厚さ５０ｎｍのＴｉ
膜，厚さ１００ｎｍのＰｔ膜，厚さ４００ｎｍのＡｕ膜
を順次スパッタして積層した後パターニングしてそれぞ
れＷＳｉx 膜８と接続するゲート電極１３，オーミック
電極１２と接続するソース電極１４およびドレイン電極
１５を形成して電界効果トランジスタを構成する。
【００３４】ここで、図１（ｄ）のソース・ドレイン電
極形成用の開口部１０を形成した後にフォトレジスト膜
９を除去し、開口部１０を含むＷＳｉx 膜８の上に積層
金属膜１１を堆積して合金化熱処理し、その上に配線用
金属膜を設けてパターニングしたほうが工程は簡単であ
るが、オーミック金属膜のＡｕＧｅ膜とゲート電極のＷ
Ｓｉx 膜との密着性が悪いという問題があり、ＡｕＧｅ
膜は合金化熱処理で軟化した後、再結晶化して収縮し、
表面張力による凝集や再結晶化の凹凸が発生する。この
ような凹凸を有する低融点金属膜上への配線金属膜の積
層は平滑性を悪くするだけでなく、微細Ａｕ配線等の加
熱信頼度試験での劣化を速める。このため、本実施例で
は耐熱性ショットキー金属膜と配線金属膜の間にオーミ
ック金属膜を挟まないようにしている。
極形成用の開口部１０を形成した後にフォトレジスト膜
９を除去し、開口部１０を含むＷＳｉx 膜８の上に積層
金属膜１１を堆積して合金化熱処理し、その上に配線用
金属膜を設けてパターニングしたほうが工程は簡単であ
るが、オーミック金属膜のＡｕＧｅ膜とゲート電極のＷ
Ｓｉx 膜との密着性が悪いという問題があり、ＡｕＧｅ
膜は合金化熱処理で軟化した後、再結晶化して収縮し、
表面張力による凝集や再結晶化の凹凸が発生する。この
ような凹凸を有する低融点金属膜上への配線金属膜の積
層は平滑性を悪くするだけでなく、微細Ａｕ配線等の加
熱信頼度試験での劣化を速める。このため、本実施例で
は耐熱性ショットキー金属膜と配線金属膜の間にオーミ
ック金属膜を挟まないようにしている。
【００３５】なお、ＷＳｉx 膜８の代りにＷＮx 膜，Ｔ
ｉＷ膜，Ｍｏ膜，Ｗ膜等を用いても良い。
ｉＷ膜，Ｍｏ膜，Ｗ膜等を用いても良い。
【００３６】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための工程順に示した断面図である。
例を説明するための工程順に示した断面図である。
【００３７】まず、図２（ａ）に示すように、図１
（ａ）〜（ｄ）により説明した第１の実施例と同様の工
程でｐ型埋込層２，ｎ型拡散層３，ｎ+ 型拡散層５を形
成した半絶縁性ＧａＡｓ基板１の表面にＳｉＯ2 膜６を
堆積して開口部を形成し、開口部を含む表面に形成した
ＷＳｉx 膜８の上にフォトレジスト膜９を塗布してパタ
ーニングし、このフォトレジスト膜９をマスクとしてＷ
Ｓｉx 膜８およびＳｉＯ2膜６を順次エッチングして開
口部１０を形成し、開口部１０を含む表面に積層金属膜
１１を堆積する。次に、全面にフォトレジスト膜１６を
０．５μｍの厚さに塗布して上面を平滑化する。
（ａ）〜（ｄ）により説明した第１の実施例と同様の工
程でｐ型埋込層２，ｎ型拡散層３，ｎ+ 型拡散層５を形
成した半絶縁性ＧａＡｓ基板１の表面にＳｉＯ2 膜６を
堆積して開口部を形成し、開口部を含む表面に形成した
ＷＳｉx 膜８の上にフォトレジスト膜９を塗布してパタ
ーニングし、このフォトレジスト膜９をマスクとしてＷ
Ｓｉx 膜８およびＳｉＯ2膜６を順次エッチングして開
口部１０を形成し、開口部１０を含む表面に積層金属膜
１１を堆積する。次に、全面にフォトレジスト膜１６を
０．５μｍの厚さに塗布して上面を平滑化する。
【００３８】次に、図２（ｂ）に示すように、Ａｒイオ
ンミリングにより全面を異方性エッチングしてフォトレ
ジスト膜１６の上部、フォトレジスト膜９上の積層金属
膜１１およびフォトレジスト膜９の上部を順次除去しＷ
Ｓｉx 膜８が露出する直前でエッチングを停止する。
ンミリングにより全面を異方性エッチングしてフォトレ
ジスト膜１６の上部、フォトレジスト膜９上の積層金属
膜１１およびフォトレジスト膜９の上部を順次除去しＷ
Ｓｉx 膜８が露出する直前でエッチングを停止する。
【００３９】ここで、Ａｒイオンミリングのエッチング
速度は、ノボラック系フォトレジスト膜では３０ｎｍ／
分，Ａｕ膜では１５０ｎｍ／分，ＳｉＯ2 膜では４０ｎ
ｍ／分である。また、開口部内の積層金属膜１１に対す
るエッチバック余裕度は、開口部の口径が１μｍ程度も
しくはこれ以下と小さいほうが、開口部内に十分な厚さ
のフォトレジスト膜１６が溜り、平坦部に対する膜厚比
が大きくなり、開口部内の積層金属膜１１が露出するま
での余裕度は増大する。この効果は電極の微細化、高密
度化として好ましいことである。
速度は、ノボラック系フォトレジスト膜では３０ｎｍ／
分，Ａｕ膜では１５０ｎｍ／分，ＳｉＯ2 膜では４０ｎ
ｍ／分である。また、開口部内の積層金属膜１１に対す
るエッチバック余裕度は、開口部の口径が１μｍ程度も
しくはこれ以下と小さいほうが、開口部内に十分な厚さ
のフォトレジスト膜１６が溜り、平坦部に対する膜厚比
が大きくなり、開口部内の積層金属膜１１が露出するま
での余裕度は増大する。この効果は電極の微細化、高密
度化として好ましいことである。
【００４０】本実施例のｎ+ 型拡散層５（高濃度コンタ
クト層）に対するオーミックコンタクト抵抗は、電流方
向に対するオーミック電極の長さが２μｍ以上では０．
０８Ωｍｍでほぼ一定であり、１．０μｍでは０．１２
Ωｍｍと少し増大する。このＦＥＴ（ゲートしきい電
圧：−０．４Ｖ）のソース抵抗は０．７Ωｍｍである
が、オーミック電極の長さが１．０μｍと２．０μｍで
の有意差はなく、ゲート電圧と相互コンダクタンスの依
存性等でも違いがないため、高集積密度化からは１．０
μｍもしくはこれ以下に小さくできる。
クト層）に対するオーミックコンタクト抵抗は、電流方
向に対するオーミック電極の長さが２μｍ以上では０．
０８Ωｍｍでほぼ一定であり、１．０μｍでは０．１２
Ωｍｍと少し増大する。このＦＥＴ（ゲートしきい電
圧：−０．４Ｖ）のソース抵抗は０．７Ωｍｍである
が、オーミック電極の長さが１．０μｍと２．０μｍで
の有意差はなく、ゲート電圧と相互コンダクタンスの依
存性等でも違いがないため、高集積密度化からは１．０
μｍもしくはこれ以下に小さくできる。
【００４１】ＦＥＴ特性として構造寸法が、ゲート電極
長（開口部の長さ）：０．５μｍ，ゲート−コンタクト
間：０．３μｍ，コンタクト−オーミック電極間：１．
７μｍ，オーミック電極長（開口部の長さ）：１．０μ
ｍ，ゲート電極とオーミック電極としての第１層配線
間：１．２μｍ，ゲート幅：５０μｍにおいて、ゲート
しきい電圧ＶT ＝−０．４Ｖ，最大相互コンダクタンス
ｇｍmax ＝３３０ｍＳ／ｍｍ，ゲートショットキー接触
の理想指数（ｎ値）：１．１３，ゲート−ドレイン間順
方向電圧ＶF （測定電流：５０μＡ）ゲート−ドレイン
間逆方向電圧ＶB （測定電流：−５０μＡ）：−１２Ｖ
が得られている。
長（開口部の長さ）：０．５μｍ，ゲート−コンタクト
間：０．３μｍ，コンタクト−オーミック電極間：１．
７μｍ，オーミック電極長（開口部の長さ）：１．０μ
ｍ，ゲート電極とオーミック電極としての第１層配線
間：１．２μｍ，ゲート幅：５０μｍにおいて、ゲート
しきい電圧ＶT ＝−０．４Ｖ，最大相互コンダクタンス
ｇｍmax ＝３３０ｍＳ／ｍｍ，ゲートショットキー接触
の理想指数（ｎ値）：１．１３，ゲート−ドレイン間順
方向電圧ＶF （測定電流：５０μＡ）ゲート−ドレイン
間逆方向電圧ＶB （測定電流：−５０μＡ）：−１２Ｖ
が得られている。
【００４２】この素子を３００℃のＮ2 雰囲気中で７０
０時間（３０日間）保管した場合、オーミック電極（Ａ
ｕＧｅＮｉ）の拡散が進み、ソース抵抗が０．７Ωｍｍ
から約２Ωｍｍと増加し、ｇｍmax ＝３００ｍＳ／ｍｍ
程度に低下するが、ゲート電極のショットキー特性は変
化せず、耐熱性材料を用いた効果が確認された。
０時間（３０日間）保管した場合、オーミック電極（Ａ
ｕＧｅＮｉ）の拡散が進み、ソース抵抗が０．７Ωｍｍ
から約２Ωｍｍと増加し、ｇｍmax ＝３００ｍＳ／ｍｍ
程度に低下するが、ゲート電極のショットキー特性は変
化せず、耐熱性材料を用いた効果が確認された。
【００４３】図３（ａ）〜（ｃ）および図４（ａ）〜
（ｃ）は本発明の第３の実施例を説明するための工程順
に示した断面図である。
（ｃ）は本発明の第３の実施例を説明するための工程順
に示した断面図である。
【００４４】まず、図３（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上に分子線エピタキシャル成長（ＭＢ
Ｅ）法により、アンドープＧａＡｓバッファ層（厚さ５
００ｎｍ）３１，ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層（ｎ型不
純物濃度１×１０18ｃｍ-3，厚さ３０ｎｍ）３２，ｎ型
ＧａＡｓ層（ｎ型不純物濃度１×１０18ｃｍ-3，厚さ２
０ｎｍ）３３，ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層（ｎ型不純
物濃度１×１０18ｃｍ-3，厚さ５ｎｍ）３４，ｎ型Ｇａ
Ａｓ層（ｎ型不純物濃度３×１０18ｃｍ-3，厚さ６０ｎ
ｍ）３５を順次積層して形成した後、素子形成領域を厚
さ３μｍのフォトレジスト膜でマスクして11Ｂ+ イオン
を加速エネルギー１８０ｋｅＶ，ドース量１×１０14ｃ
ｍ-2の条件でイオン注入して半絶縁性基板１まで達する
欠陥を発生させ高抵抗化し、素子分離領域（図示せず）
を設け素子形成領域を分離する。次に、ｎ型ＧａＡｓ層
３５の表面に絶縁膜としてＳｉＯ2 膜６を０．４μｍの
厚さに堆積してパターニングし、Ｅ−ＨＥＭＴおよびＤ
−ＨＥＭＴ用の開口部３６，３７を設ける。
ＧａＡｓ基板１の上に分子線エピタキシャル成長（ＭＢ
Ｅ）法により、アンドープＧａＡｓバッファ層（厚さ５
００ｎｍ）３１，ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層（ｎ型不
純物濃度１×１０18ｃｍ-3，厚さ３０ｎｍ）３２，ｎ型
ＧａＡｓ層（ｎ型不純物濃度１×１０18ｃｍ-3，厚さ２
０ｎｍ）３３，ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層（ｎ型不純
物濃度１×１０18ｃｍ-3，厚さ５ｎｍ）３４，ｎ型Ｇａ
Ａｓ層（ｎ型不純物濃度３×１０18ｃｍ-3，厚さ６０ｎ
ｍ）３５を順次積層して形成した後、素子形成領域を厚
さ３μｍのフォトレジスト膜でマスクして11Ｂ+ イオン
を加速エネルギー１８０ｋｅＶ，ドース量１×１０14ｃ
ｍ-2の条件でイオン注入して半絶縁性基板１まで達する
欠陥を発生させ高抵抗化し、素子分離領域（図示せず）
を設け素子形成領域を分離する。次に、ｎ型ＧａＡｓ層
３５の表面に絶縁膜としてＳｉＯ2 膜６を０．４μｍの
厚さに堆積してパターニングし、Ｅ−ＨＥＭＴおよびＤ
−ＨＥＭＴ用の開口部３６，３７を設ける。
【００４５】次に、図３（ｂ）に示すように、ＳｉＯ2
膜６をマスクとして開口部３６，３７のｎ型ＧａＡｓ層
３５を、ＲＩＥ法によりＣＣｌ2 Ｈ2 ガス（流量２０Ｓ
ＣＣＭ）とＨｅガス（流量３ＳＣＣＭ）を用い圧力３ｍ
Ｔｏｒｒでエッチングし、ｎ型ＡｌＧａＡｓ層３４の表
面を露出させる。
膜６をマスクとして開口部３６，３７のｎ型ＧａＡｓ層
３５を、ＲＩＥ法によりＣＣｌ2 Ｈ2 ガス（流量２０Ｓ
ＣＣＭ）とＨｅガス（流量３ＳＣＣＭ）を用い圧力３ｍ
Ｔｏｒｒでエッチングし、ｎ型ＡｌＧａＡｓ層３４の表
面を露出させる。
【００４６】次に、図３（ｃ）に示すように、開口部３
７をフォトレジスト膜３８でマスクした後、一方の開口
部３６に露出したｎ型ＡｌＧａＡｓ層３４を、リン酸：
過酸化水素水：純水＝１：４：２００のエッチング液
（エッチング速度：約０．２ｎｍ／秒）でエッチングし
除去する。次に、ＣＣｌ2 Ｈ2 とＨｅガスを用いたＲＩ
Ｅ法によってｎ型ＧａＡｓ層３３をエッチングし、ｎ型
ＡｌＧａＡｓ層３２の表面を露出させる。
７をフォトレジスト膜３８でマスクした後、一方の開口
部３６に露出したｎ型ＡｌＧａＡｓ層３４を、リン酸：
過酸化水素水：純水＝１：４：２００のエッチング液
（エッチング速度：約０．２ｎｍ／秒）でエッチングし
除去する。次に、ＣＣｌ2 Ｈ2 とＨｅガスを用いたＲＩ
Ｅ法によってｎ型ＧａＡｓ層３３をエッチングし、ｎ型
ＡｌＧａＡｓ層３２の表面を露出させる。
【００４７】次に、図４（ａ）に示すように、フォトレ
ジスト膜３８を除去して結晶表面を浄化した後、耐熱性
ショットキー接合用金属としてＷＳｉx 膜８を２００ｎ
ｍの厚さにスパッタ蒸着して５００℃の水素中で３０分
間の熱処理を行い損傷を回復する。
ジスト膜３８を除去して結晶表面を浄化した後、耐熱性
ショットキー接合用金属としてＷＳｉx 膜８を２００ｎ
ｍの厚さにスパッタ蒸着して５００℃の水素中で３０分
間の熱処理を行い損傷を回復する。
【００４８】次に、図４（ｂ）に示すように、ＷＳｉx
膜８およびＳｉＯ2 膜６を選択的に順次エッチングして
オーミック電極形成用の開口部１０を設け、リフトオフ
法により開口部１０のｎ型ＧａＡｓ層３５の表面にＡｕ
Ｇｅ／Ｎｉからなるオーミック電極１２を形成する。
膜８およびＳｉＯ2 膜６を選択的に順次エッチングして
オーミック電極形成用の開口部１０を設け、リフトオフ
法により開口部１０のｎ型ＧａＡｓ層３５の表面にＡｕ
Ｇｅ／Ｎｉからなるオーミック電極１２を形成する。
【００４９】次に、図４（ｃ）に示すように、開口部３
６，３７，１０を含む表面にＴｉ／Ｐｔ／Ａｕの積層膜
を形成してパターニングし、Ｅ−ＨＥＭＴのゲート電極
１６，Ｄ−ＨＥＭＴのゲート電極１７およびソース・ド
レイン電極１８のそれぞれを形成する。
６，３７，１０を含む表面にＴｉ／Ｐｔ／Ａｕの積層膜
を形成してパターニングし、Ｅ−ＨＥＭＴのゲート電極
１６，Ｄ−ＨＥＭＴのゲート電極１７およびソース・ド
レイン電極１８のそれぞれを形成する。
【００５０】
【発明の効果】以上説明したように本発明は、ショット
キーバリアゲート電極にＧａＡｓ等の化合物半導体と反
応し難く信頼性が高い高融点金属硅化物等の高融点材料
を用い、この高融点材料膜はスパッタ蒸着のみ可能で、
この成長に伴う損傷を十分な熱処理温度で回復するた
め、半導体回路の特性変動が少ない。また、この耐熱性
ショットキーバリアゲート電極の被着および損傷回復の
熱処理をした後にソース・ドレイン電極用のオーミック
電極を形成するため、オーミック電極がゲート電極形成
時の損傷回復の熱処理の影響を受けず、高融点材料膜と
Ａｕ系電極配線の間にオーム性金属を挟まないため、配
線の信頼性が高い。
キーバリアゲート電極にＧａＡｓ等の化合物半導体と反
応し難く信頼性が高い高融点金属硅化物等の高融点材料
を用い、この高融点材料膜はスパッタ蒸着のみ可能で、
この成長に伴う損傷を十分な熱処理温度で回復するた
め、半導体回路の特性変動が少ない。また、この耐熱性
ショットキーバリアゲート電極の被着および損傷回復の
熱処理をした後にソース・ドレイン電極用のオーミック
電極を形成するため、オーミック電極がゲート電極形成
時の損傷回復の熱処理の影響を受けず、高融点材料膜と
Ａｕ系電極配線の間にオーム性金属を挟まないため、配
線の信頼性が高い。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図３】本発明の第３の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図４】本発明の第３の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図５】従来の半導体装置の製造方法の第１の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図６】従来の半導体装置の製造方法の第２の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図７】従来の半導体装置の製造方法の第３の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
１ 半絶縁性ＧａＡｓ基板 ２ ｐ型埋込層 ３ ｎ型拡散層 ４，９，１６，３８，３９，４０，７５ フォトレジ
スト膜 ５ ｎ+ 型拡散層 ６ ＳｉＯ2 膜 ７，１０，３６，３７ 開口部 ８，７２ ＷＳｉx 膜 １１ 積層金属膜 １２ オーミック電極 １３，１６，１７ ゲート電極 １４ ソース電極 １５ ドレイン電極 １８ ソース・ドレイン電極 １９，２１ ＳｉＮx 膜 ２２ 絶縁膜 ３１ アンドープＧａＡｓバッファ層 ３２，３４ ｎ型ＡｌＧａＡｓ層 ３３，３５，７１ ｎ型ＧａＡｓ層 ７３ ＮｉＣｒ層 ７４ Ａｕ層
スト膜 ５ ｎ+ 型拡散層 ６ ＳｉＯ2 膜 ７，１０，３６，３７ 開口部 ８，７２ ＷＳｉx 膜 １１ 積層金属膜 １２ オーミック電極 １３，１６，１７ ゲート電極 １４ ソース電極 １５ ドレイン電極 １８ ソース・ドレイン電極 １９，２１ ＳｉＮx 膜 ２２ 絶縁膜 ３１ アンドープＧａＡｓバッファ層 ３２，３４ ｎ型ＡｌＧａＡｓ層 ３３，３５，７１ ｎ型ＧａＡｓ層 ７３ ＮｉＣｒ層 ７４ Ａｕ層
Claims (2)
- 【請求項１】 半絶縁性半導体基板の一主面に選択的に
能動層を形成し前記能動層を含む表面に絶縁膜を形成す
る工程と、前記絶縁膜を選択的にエッチングして前記能
動層の表面を露出させる第１の開口部を形成する工程
と、前記第１の開口部を含む表面に前記能動層とショッ
トキー接合を形成するゲート電極用高融点導電膜を形成
した後熱処理する工程と、前記高融点導電膜を含む表面
にフォトレジスト膜を塗布してパターニングした後前記
フォトレジスト膜をマスクとして前記高融点導電膜およ
び絶縁膜を順次エッチングして前記能動層の表面を露出
させる第２の開口部を形成する工程と、前記第２の開口
部を含む表面に金属膜を堆積しリフトオフ法により前記
第２の開口部の能動層とオーミックコンタクトを形成す
るソース・ドレイン電極用のオーミック電極を形成する
工程と、このオーミック電極の表面を含む全面に電極配
線用の金属膜を形成する工程と、この電極配線用の金属
膜と前記高融点導電膜とを順次エッチングし前記第１の
開口部内に前記高融点導電膜に接続する電極配線及び前
記オーミック電極に接続する電極配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 能動層がヘテロ接合界面に形成される２
次元電子ガス層を有する請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311405A JP2663855B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311405A JP2663855B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161736A JPH07161736A (ja) | 1995-06-23 |
| JP2663855B2 true JP2663855B2 (ja) | 1997-10-15 |
Family
ID=18016807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311405A Expired - Lifetime JP2663855B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663855B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605180B2 (ja) * | 1990-11-29 | 1997-04-30 | 富士通株式会社 | 半導体装置 |
-
1993
- 1993-12-13 JP JP5311405A patent/JP2663855B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161736A (ja) | 1995-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970520 |