JPS6217391B2 - - Google Patents
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- JPS6217391B2 JPS6217391B2 JP54042837A JP4283779A JPS6217391B2 JP S6217391 B2 JPS6217391 B2 JP S6217391B2 JP 54042837 A JP54042837 A JP 54042837A JP 4283779 A JP4283779 A JP 4283779A JP S6217391 B2 JPS6217391 B2 JP S6217391B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
本発明、所定の導電型を有する半導体層上に、
ソース電極層及びドレイン電極層がオーミツクに
付され且つゲート電極層としての導電性金属がシ
ヨツトキ接合を形成すべく付されている構成、ま
たは所定の導電型を有する半導体層上に、ソース
電極層及びドレイン電極層がオーミツクに付され
且つ半導体層とは逆の導電型を有する他の半導体
層がPN接合を形成すべく形成されている構成を
有する電界効果トランジスタの製法に関する。
ソース電極層及びドレイン電極層がオーミツクに
付され且つゲート電極層としての導電性金属がシ
ヨツトキ接合を形成すべく付されている構成、ま
たは所定の導電型を有する半導体層上に、ソース
電極層及びドレイン電極層がオーミツクに付され
且つ半導体層とは逆の導電型を有する他の半導体
層がPN接合を形成すべく形成されている構成を
有する電界効果トランジスタの製法に関する。
所定の導電型を有する半導体層上に、ソース電
極層及びドレイン電極層がオーミツクに付され、
且つゲート電極層としての導電性金属がシヨツト
キ接合を形成すべく付されている構成を有する電
界効果トランジスタの製法として、従来、第１図
を伴つて次に述べる方法が提案されている。
極層及びドレイン電極層がオーミツクに付され、
且つゲート電極層としての導電性金属がシヨツト
キ接合を形成すべく付されている構成を有する電
界効果トランジスタの製法として、従来、第１図
を伴つて次に述べる方法が提案されている。
すなわち、予め得られた第１図Ａに示すような
半絶縁性基板１上に、例えばエピタキシヤル成長
法によつて、第１図Ｂに示すように、例えばＮ型
の半導体層２を形成する。
半絶縁性基板１上に、例えばエピタキシヤル成長
法によつて、第１図Ｂに示すように、例えばＮ型
の半導体層２を形成する。
次に、この半導体層２上に、第１図Ｃに示すよ
うに、導電性金属層３及び４をオーミツクに付
す。
うに、導電性金属層３及び４をオーミツクに付
す。
次に、それら金属層３及び４上及び半導体層２
の金属層３及び４下以外の領域上に、連続延長し
て、第１図Ｄに示すように、例えばフオトレジス
トでなる絶縁層５を形成する。
の金属層３及び４下以外の領域上に、連続延長し
て、第１図Ｄに示すように、例えばフオトレジス
トでなる絶縁層５を形成する。
次に、その絶縁層５の金属層３及び４間の領域
に、第１図Ｅに示すように、窓６を穿設する。
に、第１図Ｅに示すように、窓６を穿設する。
次に、半導体層２の窓６に臨む領域上及び絶縁
層５上に、第１図Ｆに示すように、導電性金属層
８及び９を、金属層８と半導体層２との間でシヨ
ツトキ接合１０が形成されるべく、同時に付す。
層５上に、第１図Ｆに示すように、導電性金属層
８及び９を、金属層８と半導体層２との間でシヨ
ツトキ接合１０が形成されるべく、同時に付す。
次に、第１図Ｇに示すように、いわゆるリフト
オフ法によつて、絶縁層６を溶去することによつ
て、これと共に、金属層９を除去する。
オフ法によつて、絶縁層６を溶去することによつ
て、これと共に、金属層９を除去する。
以上のようにして、金属層３，４及び８をそれ
ぞれソース電極層、ドレイン電極層及びゲート電
極層としている目的とする電界効果トランジスタ
を製造する。
ぞれソース電極層、ドレイン電極層及びゲート電
極層としている目的とする電界効果トランジスタ
を製造する。
以上が従来、提案されている電界効果トランジ
スタの製法である。
スタの製法である。
このような電界効果トランジスタの製法は、い
わゆるリフトオフ法によつて絶縁層５と共に金属
層９を除去するという工程を採つて、その工程の
前の工程で得られている金属層８及び９中、ゲー
ト電極層となる金属層８のみを残して、目的とす
る電界効果トランジスタを得るという製法である
ので、得られる電界効果トランジスタが、ゲート
電極層の厚さをして、絶縁層５の厚さによつて制
限されているものとして得られる。
わゆるリフトオフ法によつて絶縁層５と共に金属
層９を除去するという工程を採つて、その工程の
前の工程で得られている金属層８及び９中、ゲー
ト電極層となる金属層８のみを残して、目的とす
る電界効果トランジスタを得るという製法である
ので、得られる電界効果トランジスタが、ゲート
電極層の厚さをして、絶縁層５の厚さによつて制
限されているものとして得られる。
また、絶縁層５の厚さを厚くすれば、上述した
絶縁層５と共に金属層９を除去する工程に、困難
を伴う。
絶縁層５と共に金属層９を除去する工程に、困難
を伴う。
さらに、ゲート電極層になる金属層８と、ソー
ス電極層になる金属層３及びドレイン電極層とな
る金属層４との相対位置が、絶縁層５に穿設する
窓６の位置によつて決められるので、絶縁層５に
窓６を穿設する工程において、その窓６を、金属
層３及び４の位置に対する予定の位置に、高精度
に、位置決めして穿設しなければならない、とい
う繁雑な工程を必要とする。
ス電極層になる金属層３及びドレイン電極層とな
る金属層４との相対位置が、絶縁層５に穿設する
窓６の位置によつて決められるので、絶縁層５に
窓６を穿設する工程において、その窓６を、金属
層３及び４の位置に対する予定の位置に、高精度
に、位置決めして穿設しなければならない、とい
う繁雑な工程を必要とする。
よつて、第１図で上述した従来の電界効果トラ
ンジスタの製法の場合、金属層８の厚さの厚い、
従つて低い抵抗値を有するゲート電極層が、ソー
ス電極層及びドレイン電極層に対する予定の位置
に、高精度で得られている、という優れた電界効
果トランジスタを、容易に製造することができな
い、という欠点を有している。
ンジスタの製法の場合、金属層８の厚さの厚い、
従つて低い抵抗値を有するゲート電極層が、ソー
ス電極層及びドレイン電極層に対する予定の位置
に、高精度で得られている、という優れた電界効
果トランジスタを、容易に製造することができな
い、という欠点を有している。
また、従来、第２図を伴つて次に述べる電界効
果トランジスタの製法も提案されている。
果トランジスタの製法も提案されている。
すなわち、予め得られた、第２図Ａに示すよう
な、第１図Ａで上述したと同様の半絶縁性基板２
１上に、第２図Ｂに示すように、第１図Ｂで上述
したと同様の半導体層２２を形成する。
な、第１図Ａで上述したと同様の半絶縁性基板２
１上に、第２図Ｂに示すように、第１図Ｂで上述
したと同様の半導体層２２を形成する。
次に、この半導体層２２上に、第２図Ｃに示す
ように、導電性金属層２３及び２４を、それらの
順に金属層２３と半導体層２２との間でシヨツト
キ接合２５が形成るすように付す。
ように、導電性金属層２３及び２４を、それらの
順に金属層２３と半導体層２２との間でシヨツト
キ接合２５が形成るすように付す。
次に、第２図Ｄに示すように、金属層２４上
に、マスク層２６を付す。
に、マスク層２６を付す。
次に、このマスク層２６をマスクとした金属層
２４に対するエツチング処理を行つて、第２図Ｅ
に示すように、金属層２４から、そのマスク層２
６下の領域によるマスク層２６よりも小さな面積
の金属層２７を形成する。
２４に対するエツチング処理を行つて、第２図Ｅ
に示すように、金属層２４から、そのマスク層２
６下の領域によるマスク層２６よりも小さな面積
の金属層２７を形成する。
次に、この半導体層２７をマスクとした金属層
２３に対するエツチング処理を行つて、第２図Ｆ
に示すように、金属層２３から、その金属層２７
下の領域による金属層２７よりも小さな面積の金
属層２８を形成すると共に、半導体層２２の金属
層２８を挟んでいる領域２９及び３０を露呈せし
める。
２３に対するエツチング処理を行つて、第２図Ｆ
に示すように、金属層２３から、その金属層２７
下の領域による金属層２７よりも小さな面積の金
属層２８を形成すると共に、半導体層２２の金属
層２８を挟んでいる領域２９及び３０を露呈せし
める。
次に、第２図Ｇに示すように、半導体層２２の
領域２９及び３０におけるマスク層２６下以外の
領域上、及びマスク層２６上に、それぞれ導電性
金属層３１及び３２、及び３３を、導電性金属層
３１及び３２のそれぞれが半導体層２２にオーミ
ツクに付されるように付す。
領域２９及び３０におけるマスク層２６下以外の
領域上、及びマスク層２６上に、それぞれ導電性
金属層３１及び３２、及び３３を、導電性金属層
３１及び３２のそれぞれが半導体層２２にオーミ
ツクに付されるように付す。
次に、第２図Ｈに示すように、マスク層２６を
溶去することによつて、そのマスク層２６と共
に、金属層３３を除去する。
溶去することによつて、そのマスク層２６と共
に、金属層３３を除去する。
以上のようにして、金属層３１及び３２をそれ
ぞれソース電極層及びドレイン電極層、金属層２
７及び２８をゲート電極層としている目的とする
電界効果トランジスタを製造する。
ぞれソース電極層及びドレイン電極層、金属層２
７及び２８をゲート電極層としている目的とする
電界効果トランジスタを製造する。
以上が、従来の電界効果トランジスタの製法の
他の例である。
他の例である。
このような従来の電界効果トランジスタの製法
の場合、半導体層２２上に金属層２３及び２４を
形成する工程において、その金属層２３及び２４
の厚さを厚くするのに、第１図の場合のような制
限を有しないので、ゲート電極層となる金属層２
７及び２８の厚さを十分厚くし得るが、その金属
層２８が、金属層２７をマスクとした金属層２８
のエツチング処理によつて、金属層２７下に得ら
れるので、その金属層２８を、観察しながら得る
のに困難を伴う。このため、ゲート電極層が所期
の大きさを有し、従つて、ゲート長が所期の長さ
を有するという電界効果トランジスタを、容易に
得ることができない、という欠点を有していた。
の場合、半導体層２２上に金属層２３及び２４を
形成する工程において、その金属層２３及び２４
の厚さを厚くするのに、第１図の場合のような制
限を有しないので、ゲート電極層となる金属層２
７及び２８の厚さを十分厚くし得るが、その金属
層２８が、金属層２７をマスクとした金属層２８
のエツチング処理によつて、金属層２７下に得ら
れるので、その金属層２８を、観察しながら得る
のに困難を伴う。このため、ゲート電極層が所期
の大きさを有し、従つて、ゲート長が所期の長さ
を有するという電界効果トランジスタを、容易に
得ることができない、という欠点を有していた。
よつて、本発明は、第１図及び第２図で上述し
た欠点を伴うことのない、新規な電界効果トラン
ジスタの製法を提案せんとするもので、以下詳述
するところから明らかとなるであろう。
た欠点を伴うことのない、新規な電界効果トラン
ジスタの製法を提案せんとするもので、以下詳述
するところから明らかとなるであろう。
第３図は、本発明による電界効果トランジスタ
の製法の一例を示し、以下述べる順次の工程をと
つて、目的とする電界効果トランジスタを製造す
る。
の製法の一例を示し、以下述べる順次の工程をと
つて、目的とする電界効果トランジスタを製造す
る。
すなわち、予め得られた第３図Ａに示すような
例えば砒化ガリウムでなる半絶縁性基板４１上
に、例えばエピタキシヤル成長法によつて、第３
図Ｂに示すように、例えば５×1016atomcm-3の電
子濃度を有するＮ型の半導体層４２を形成する。
例えば砒化ガリウムでなる半絶縁性基板４１上
に、例えばエピタキシヤル成長法によつて、第３
図Ｂに示すように、例えば５×1016atomcm-3の電
子濃度を有するＮ型の半導体層４２を形成する。
次に、この半導体層４２に、第３図Ｃに示すよ
うに、CVD法、スパツタ法などによつて、
SiO2、Si3N4などでなる絶縁層４３を、例えば0.3
〜１μｍの厚さに形成する。
うに、CVD法、スパツタ法などによつて、
SiO2、Si3N4などでなる絶縁層４３を、例えば0.3
〜１μｍの厚さに形成する。
次に、この絶縁層４３に、第３図Ｄに示すよう
に、例えばホトレジスト材でなり、且つ例えば
0.5μｍの幅を有するマスク層４５を、例えば0.3
〜0.5μｍ厚さに形成する。
に、例えばホトレジスト材でなり、且つ例えば
0.5μｍの幅を有するマスク層４５を、例えば0.3
〜0.5μｍ厚さに形成する。
次に、半導体層４２のマスク層４５の窓４４下
の領域でなる局部的領域４６を外部に露呈させる
ために、マスク層４５をマスクとした、絶縁層４
３に対する例えばフレオン系ガスプラズマによる
エツチング処理を行い、第３図Ｅに示すように、
絶縁層４３に、マスク層４５の窓４４に連通して
いる窓４７を穿設する。
の領域でなる局部的領域４６を外部に露呈させる
ために、マスク層４５をマスクとした、絶縁層４
３に対する例えばフレオン系ガスプラズマによる
エツチング処理を行い、第３図Ｅに示すように、
絶縁層４３に、マスク層４５の窓４４に連通して
いる窓４７を穿設する。
次に、第３図Ｆに示すように、マスク層４５
を、絶縁層４３上から除去し、よつて、絶縁層４
３から、窓４７を通じて半導体層４２の領域４６
を外部に露呈させている絶縁層４８を形成する。
を、絶縁層４３上から除去し、よつて、絶縁層４
３から、窓４７を通じて半導体層４２の領域４６
を外部に露呈させている絶縁層４８を形成する。
次に、半導体層４２の領域４６の表面を清浄化
させる処理を行つて後、例えば１×10-7Torrの
高真空中での例えばチタン、金などの導電性金属
の蒸着処理を行つて、第３図Ｇに示すように、絶
縁層４８及び半導体層４２の領域４６上に連続延
長している導電性金属層４９を、それと半導体層
４２の領域４６との間でシヨツトキ接合５０が形
成されるべく、形成する。なお、図においては、
金属層４９が、例えば0.1μｍ厚の金属層５１
と、その半導体層５１上に形成されている例えば
0.8μｍ厚の金属層５２とで形成されている場合
が示されている。
させる処理を行つて後、例えば１×10-7Torrの
高真空中での例えばチタン、金などの導電性金属
の蒸着処理を行つて、第３図Ｇに示すように、絶
縁層４８及び半導体層４２の領域４６上に連続延
長している導電性金属層４９を、それと半導体層
４２の領域４６との間でシヨツトキ接合５０が形
成されるべく、形成する。なお、図においては、
金属層４９が、例えば0.1μｍ厚の金属層５１
と、その半導体層５１上に形成されている例えば
0.8μｍ厚の金属層５２とで形成されている場合
が示されている。
次に、第３図Ｈに示すように、金属層４９上
に、絶縁層４８の窓４７をこれと連接することな
しに挟んでいる領域５３及び５４以外の領域上を
覆つて延長している、例えばフオトレジスト材で
なるマスク層５５を、例えば１μｍ厚に形成す
る。
に、絶縁層４８の窓４７をこれと連接することな
しに挟んでいる領域５３及び５４以外の領域上を
覆つて延長している、例えばフオトレジスト材で
なるマスク層５５を、例えば１μｍ厚に形成す
る。
次で、絶縁層４８の窓４７をこれと連接するこ
となしに挟んでいる、上述した領域５３及び５４
下の領域５６及び５７を露呈せしめるべく、マス
ク層５５をマスクとした、金属層４９に対する例
えば加速電圧500V、電流密度500ｍＡ／cm3のアル
ゴンイオンによるエツチング処理を行つて、第３
図Ｉに示すように、金属層４９から、絶縁層４８
の領域４６及び４７を外部に露呈させている金属
層５８を形成する。
となしに挟んでいる、上述した領域５３及び５４
下の領域５６及び５７を露呈せしめるべく、マス
ク層５５をマスクとした、金属層４９に対する例
えば加速電圧500V、電流密度500ｍＡ／cm3のアル
ゴンイオンによるエツチング処理を行つて、第３
図Ｉに示すように、金属層４９から、絶縁層４８
の領域４６及び４７を外部に露呈させている金属
層５８を形成する。
次に、半導体層４２の、絶縁層４８の領域５６
及び５７下の領域５９及び６０を露呈せしめるべ
く、マスク層５５をマスクとした、絶縁層４８に
対する例えばフレオン系ガスプラズマによるエツ
チング処理を行つて、第３図Ｊに示すように、絶
縁層４８から、半導体層４３の領域５９及び６０
を外部に露呈させている絶縁層６１を形成する。
及び５７下の領域５９及び６０を露呈せしめるべ
く、マスク層５５をマスクとした、絶縁層４８に
対する例えばフレオン系ガスプラズマによるエツ
チング処理を行つて、第３図Ｊに示すように、絶
縁層４８から、半導体層４３の領域５９及び６０
を外部に露呈させている絶縁層６１を形成する。
次に、第３図Ｋに示すように、マスク層５５
を、金属層５８上から除去して後、金属層５８を
マスクとする、例えば金、ゲルマニウム合金によ
る蒸着処理を行い、次で、例えば水素ガス雰囲気
による例えば50℃の熱処理を、例えば30秒間行つ
て、第３図Ｌに示すように、半導体層４２の領域
５９及び６０、及び金属層５８上に、電極６３及
び６４、及び６５を、電極６３及び６４が半導体
層４２とオーミツクに接触すべく、絶縁層６１に
比し薄く形成する。
を、金属層５８上から除去して後、金属層５８を
マスクとする、例えば金、ゲルマニウム合金によ
る蒸着処理を行い、次で、例えば水素ガス雰囲気
による例えば50℃の熱処理を、例えば30秒間行つ
て、第３図Ｌに示すように、半導体層４２の領域
５９及び６０、及び金属層５８上に、電極６３及
び６４、及び６５を、電極６３及び６４が半導体
層４２とオーミツクに接触すべく、絶縁層６１に
比し薄く形成する。
以上のようにして、目的とする電界効果トラン
ジスタを製造する。
ジスタを製造する。
以上が、本発明による電界効果トランジスタの
製法の一例である。
製法の一例である。
このような本発明による電界効果トランジスタ
の製法によつて得られる第３図Ｌに示す電界効果
トランジスタの構成は、電極６３及び６４をそれ
ぞれソース電極層及びドレイン電極層、金属層５
８をゲート電極層としている電界効果トランジス
タを構成していることは明らかであるが、上述し
た本発明による電界効果トランジスタの製法によ
れば、上述したところから明らかなように、金属
層４９を得る工程において、その金属層４９の厚
さを必要なだけ厚くすることによつて、ゲート電
極層となる金属層５８の厚さを必要なだけ厚くす
ることができ、そして、このように金属層４９を
形成して後、それから、金属層５８を形成するに
つき、そこになんら困難を伴うことがない。ま
た、金属層５８を利用して、ソース電極及びドレ
イン電極となる金属層６３及び６４を、直ちに形
成することができる。さらに、金属層４８の大き
さが、絶縁層４２に窓４７を形成する工程におけ
るその窓４７の大きさにより決められ、一方、そ
の窓４７は、絶縁層４２に、高精度に、所定の大
きさに、容易に形成することができる。
の製法によつて得られる第３図Ｌに示す電界効果
トランジスタの構成は、電極６３及び６４をそれ
ぞれソース電極層及びドレイン電極層、金属層５
８をゲート電極層としている電界効果トランジス
タを構成していることは明らかであるが、上述し
た本発明による電界効果トランジスタの製法によ
れば、上述したところから明らかなように、金属
層４９を得る工程において、その金属層４９の厚
さを必要なだけ厚くすることによつて、ゲート電
極層となる金属層５８の厚さを必要なだけ厚くす
ることができ、そして、このように金属層４９を
形成して後、それから、金属層５８を形成するに
つき、そこになんら困難を伴うことがない。ま
た、金属層５８を利用して、ソース電極及びドレ
イン電極となる金属層６３及び６４を、直ちに形
成することができる。さらに、金属層４８の大き
さが、絶縁層４２に窓４７を形成する工程におけ
るその窓４７の大きさにより決められ、一方、そ
の窓４７は、絶縁層４２に、高精度に、所定の大
きさに、容易に形成することができる。
従つて、上述した本発明による電界効果トラン
ジスタの製法によれば、第１図及び第２図で上述
した従来の電界効果トランジスタの製法の欠点を
伴うことなしに、低い抵抗値を有し且つ所定の大
きさを有するゲート電極層が、ソース電極層及び
ドレイン電極層に対する予定の位置に、高精度で
形成されている、という優れた電界効果トランジ
スタを、容易に製造することができるという大な
る特徴を有する。
ジスタの製法によれば、第１図及び第２図で上述
した従来の電界効果トランジスタの製法の欠点を
伴うことなしに、低い抵抗値を有し且つ所定の大
きさを有するゲート電極層が、ソース電極層及び
ドレイン電極層に対する予定の位置に、高精度で
形成されている、という優れた電界効果トランジ
スタを、容易に製造することができるという大な
る特徴を有する。
また、上述した本発明による電界効果トランジ
スタの製法によれば、絶縁層４３から窓４７を有
する絶縁層４８を形成する場合と、金属層４９か
ら金属層５８を形成する場合との２回だけしかフ
オトレジスト技術を用いる必要なしに、電界効果
トランジスタを製造することができ、また、金属
層５８を絶縁層４８の窓４８の窓４７のみを考慮
して形成すればよいので、その金属層５８を、窓
４７に対して十分な余裕度を以て形成することが
でき、さらに、金属層５８を用いて電極６３及び
６４を自己整合的に形成することができるので、
電界効果トランジスタを、十分低いソース電極抵
抗、ドレイン電極層抵抗及びゲート電極抵抗を有
するものとして、容易に製造することができる。
スタの製法によれば、絶縁層４３から窓４７を有
する絶縁層４８を形成する場合と、金属層４９か
ら金属層５８を形成する場合との２回だけしかフ
オトレジスト技術を用いる必要なしに、電界効果
トランジスタを製造することができ、また、金属
層５８を絶縁層４８の窓４８の窓４７のみを考慮
して形成すればよいので、その金属層５８を、窓
４７に対して十分な余裕度を以て形成することが
でき、さらに、金属層５８を用いて電極６３及び
６４を自己整合的に形成することができるので、
電界効果トランジスタを、十分低いソース電極抵
抗、ドレイン電極層抵抗及びゲート電極抵抗を有
するものとして、容易に製造することができる。
なお、上述においては、シヨツトキ接合を形成
している電界効果トランジスタを製造する場合の
本発明の一例を述べたが、詳細説明は省略する
が、第３図Ａ〜Ｆで上述した工程を経て、半導体
層４２上に、窓４７が穿設されている絶縁層４８
を形成して後、第３図との対応部分に同一符号が
付されている、第３図Ｇ，Ｈ，Ｉ，Ｊ，Ｋ及びＬ
に対応している第４図Ａ，Ｂ，Ｃ，Ｄ，Ｅ及びＦ
に示すように、第３図で上述した金属層４９及び
５８を、例えば砒化ガリウムでなるＰ型の半導体
層４９′及び５８′に読み代えた工程を採つて、第
４図Ｆに示す目的とする電界効果トランジスタを
製造することもできる。なお、このようにして、
目的とする電界効果トランジスタを製造する場合
も、第３図で上述したと同様の優れた特徴を有す
ることは明らかであろう。
している電界効果トランジスタを製造する場合の
本発明の一例を述べたが、詳細説明は省略する
が、第３図Ａ〜Ｆで上述した工程を経て、半導体
層４２上に、窓４７が穿設されている絶縁層４８
を形成して後、第３図との対応部分に同一符号が
付されている、第３図Ｇ，Ｈ，Ｉ，Ｊ，Ｋ及びＬ
に対応している第４図Ａ，Ｂ，Ｃ，Ｄ，Ｅ及びＦ
に示すように、第３図で上述した金属層４９及び
５８を、例えば砒化ガリウムでなるＰ型の半導体
層４９′及び５８′に読み代えた工程を採つて、第
４図Ｆに示す目的とする電界効果トランジスタを
製造することもできる。なお、このようにして、
目的とする電界効果トランジスタを製造する場合
も、第３図で上述したと同様の優れた特徴を有す
ることは明らかであろう。
その他、本発明の精神を脱することなしに、
種々の変型、変更をなし得るであろう。
種々の変型、変更をなし得るであろう。
第１図及び第２図は、それぞれ従来の電界効果
トランジスタの製法を示す順次の工程における略
線的断面図である。第３図は、本発明による電界
効果トランジスタの製法の一例を示す順次の工程
における略線的断面図である。第４図は、本発明
による電界効果トランジスタの製法の他の例を示
す順次の工程における略線的断面図である。 ４１…半絶縁性基板、４２…半導体層、４９，
５１，５２，５８…金属層、４３，４８…絶縁
層、５０…シヨツトキ接合。
トランジスタの製法を示す順次の工程における略
線的断面図である。第３図は、本発明による電界
効果トランジスタの製法の一例を示す順次の工程
における略線的断面図である。第４図は、本発明
による電界効果トランジスタの製法の他の例を示
す順次の工程における略線的断面図である。 ４１…半絶縁性基板、４２…半導体層、４９，
５１，５２，５８…金属層、４３，４８…絶縁
層、５０…シヨツトキ接合。
Claims (1)
- 【特許請求の範囲】 １ 所定の導電型を有する第１の半導体層上に、
第１の絶縁層を形成する工程と、 上記第１の絶縁層に窓を穿設して、第１の絶縁
層から、上記第１の半導体層の上記窓に臨む領域
を第１の領域として外部に露呈させている第２の
絶縁層を形成する工程と、 該第２の絶縁層上及び上記第１の半導体層の第
１の領域上に連続延長し且つ上記第１の領域との
間でシヨツトキ接合を形成している第１の導電性
金属層または上記第１の半導体層とは逆の導電型
を有する第２の半導体層を形成する工程と、 上記第１の導電性金属層または上記第２の半導
体層の、上記第２の絶縁層の上記窓をこれと連続
することなしに挟んでいる所定の第２及び第３の
領域上の領域を除去して、上記第１の導電性金属
層または上記第２の半導体層から、上記第２の絶
縁層の上記第２及び第３の領域を外部に露呈させ
ている第２の導電性金属層または第３の半導体層
を形成する工程と、 上記第２の絶縁層の上記第２及び第３の領域を
除去して、上記第２の絶縁層から、上記第１の半
導体層の、上記第２の絶縁層の上記第２及び第３
の領域下の領域を第４及び第５の領域として露呈
させている第３の絶縁層を形成する工程と、 上記第２の導電性金属層または第３の半導体層
をマスクとする蒸着処理によつて、上記第１の半
導体層の第４の領域、第５の領域及び上記第２の
導電性金属層または第３の半導体層上に、それぞ
れ第１、第２、及び第３の電極層を、それぞれソ
ース電極層、ドレイン電極層及びゲート電極層と
して形成する工程とを有することを特徴とする電
界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283779A JPS55134979A (en) | 1979-04-09 | 1979-04-09 | Manufacturing of field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283779A JPS55134979A (en) | 1979-04-09 | 1979-04-09 | Manufacturing of field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55134979A JPS55134979A (en) | 1980-10-21 |
| JPS6217391B2 true JPS6217391B2 (ja) | 1987-04-17 |
Family
ID=12647077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4283779A Granted JPS55134979A (en) | 1979-04-09 | 1979-04-09 | Manufacturing of field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55134979A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204175A (en) * | 1981-06-11 | 1982-12-14 | Nec Corp | Manufacture of semiconductor device |
| JPS5879774A (ja) * | 1981-11-06 | 1983-05-13 | Fujitsu Ltd | 半導体装置 |
| JP3120754B2 (ja) | 1997-05-29 | 2000-12-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152677A (ja) * | 1974-05-28 | 1975-12-08 |
-
1979
- 1979-04-09 JP JP4283779A patent/JPS55134979A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152677A (ja) * | 1974-05-28 | 1975-12-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55134979A (en) | 1980-10-21 |
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