JPH09232600A - 電極の形成方法 - Google Patents
電極の形成方法Info
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- JPH09232600A JPH09232600A JP3596596A JP3596596A JPH09232600A JP H09232600 A JPH09232600 A JP H09232600A JP 3596596 A JP3596596 A JP 3596596A JP 3596596 A JP3596596 A JP 3596596A JP H09232600 A JPH09232600 A JP H09232600A
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Abstract
(57)【要約】
【課題】 ＧａＡｓＦＥＴの製造において、ゲート電極
とＧａＡｓ基板界面に、熱的に安定なＴｉＡｓ層を形成
する。 【解決手段】 ショットキー電極の形成に、ＧａＡｓ表
面１にＴｉ層２１を形成し、ついでＡｓ雰囲気中にて熱
処理を施しＴｉＡｓ化合物２２を形成し、前記ＴｉＡｓ
化合物の上にＡｌ層２３を堆積させることを特徴とす
る。また、ＧａＡｓ表面上のショットキー電極形成予定
域にＡｓを注入３１し、前記ショットキー電極形成予定
域にＴｉ層２１およびＡｌ層２３をこの順に積層させて
形成したのち、熱処理を施しＴｉＡｓ化合物２２を形成
することを特徴とする。さらにＧａＡｓ−ＩＣにおける
ショットキー電極が上記いずれかの形成方法により形成
されることを特徴とする。
とＧａＡｓ基板界面に、熱的に安定なＴｉＡｓ層を形成
する。 【解決手段】 ショットキー電極の形成に、ＧａＡｓ表
面１にＴｉ層２１を形成し、ついでＡｓ雰囲気中にて熱
処理を施しＴｉＡｓ化合物２２を形成し、前記ＴｉＡｓ
化合物の上にＡｌ層２３を堆積させることを特徴とす
る。また、ＧａＡｓ表面上のショットキー電極形成予定
域にＡｓを注入３１し、前記ショットキー電極形成予定
域にＴｉ層２１およびＡｌ層２３をこの順に積層させて
形成したのち、熱処理を施しＴｉＡｓ化合物２２を形成
することを特徴とする。さらにＧａＡｓ−ＩＣにおける
ショットキー電極が上記いずれかの形成方法により形成
されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、一例の高い信頼性
が要求される電力増幅用電界効果型トランジスタにおけ
るゲート電極の形成方法に関する。
が要求される電力増幅用電界効果型トランジスタにおけ
るゲート電極の形成方法に関する。
【０００２】
【従来の技術】マイクロ波の増幅を行う装置として広く
用いられている電力増幅用ＧａＡｓ電界効果型トランジ
スタ（ＧａＡｓＦＥＴ）は、高利得化の要求に伴い、そ
のゲート長は短縮化の一途を辿っている。これに伴い、
低抵抗化、高信頼性の両立がゲート電極に求められてい
る。
用いられている電力増幅用ＧａＡｓ電界効果型トランジ
スタ（ＧａＡｓＦＥＴ）は、高利得化の要求に伴い、そ
のゲート長は短縮化の一途を辿っている。これに伴い、
低抵抗化、高信頼性の両立がゲート電極に求められてい
る。
【０００３】電力増幅用ＧａＡｓＦＥＴのゲート電極と
しては、Ａｌに代わって耐エレクトロマイグレーション
性に優れている遷移金属であるＴｉ，Ｍｏ，Ｗ，ＷＳ
ｉ，Ｔａ等が用いられるようになってきた。これらの中
でＭｏ，Ｗ，ＷＳｉ，Ｔａは熱的に安定である反面、Ｇ
ａＡｓと冶金学的な反応は乏しく、金属間化合物を形成
しにくい。また、加工性も悪い。一方、ＧａＡｓ表面に
は自然酸化膜が容易に形成されるため、この自然酸化膜
を介した状態でゲート電極が形成される。この酸化膜を
介した状態の電極では良好なショットキー特性を得る事
は難しい。
しては、Ａｌに代わって耐エレクトロマイグレーション
性に優れている遷移金属であるＴｉ，Ｍｏ，Ｗ，ＷＳ
ｉ，Ｔａ等が用いられるようになってきた。これらの中
でＭｏ，Ｗ，ＷＳｉ，Ｔａは熱的に安定である反面、Ｇ
ａＡｓと冶金学的な反応は乏しく、金属間化合物を形成
しにくい。また、加工性も悪い。一方、ＧａＡｓ表面に
は自然酸化膜が容易に形成されるため、この自然酸化膜
を介した状態でゲート電極が形成される。この酸化膜を
介した状態の電極では良好なショットキー特性を得る事
は難しい。
【０００４】さらに界面に残った自然酸化膜は界面準位
や膜内不純物を多く含有しており、電流ドリフトの原因
になると考えられている（例えば信学技報ＥＤ９４−６
７１９９４−１０）。なお遷移金属は一般に高比抵抗で
あるために、低比抵抗な金属であるＡｕやＡｌで被覆す
る多層構造をとることにより低抵抗化が図られている。
や膜内不純物を多く含有しており、電流ドリフトの原因
になると考えられている（例えば信学技報ＥＤ９４−６
７１９９４−１０）。なお遷移金属は一般に高比抵抗で
あるために、低比抵抗な金属であるＡｕやＡｌで被覆す
る多層構造をとることにより低抵抗化が図られている。
【０００５】そして、中でも一般的なＡｌ／Ｔｉを用い
た電極構造を図８に例示する。同図に示すように、ゲー
ト電極Ｔｉ層２１とこれに積層させたＡｌ層２３からな
るゲート電極はそのＴｉ層２１でＧａＡｓ半導体基板１
表面に被着されるが、ＧａＡｓ半導体基板１の表面には
製造の工程中に必然的に生じる自然酸化膜２０があるの
で、前記電極Ｔｉ層２１は自然酸化膜２０を介して設け
られている構成である。
た電極構造を図８に例示する。同図に示すように、ゲー
ト電極Ｔｉ層２１とこれに積層させたＡｌ層２３からな
るゲート電極はそのＴｉ層２１でＧａＡｓ半導体基板１
表面に被着されるが、ＧａＡｓ半導体基板１の表面には
製造の工程中に必然的に生じる自然酸化膜２０があるの
で、前記電極Ｔｉ層２１は自然酸化膜２０を介して設け
られている構成である。
【０００６】一方、Ｔｉは他の遷移金属に比べ融点が低
く工業的に使いやすく、電極形成後の適当な熱処理で自
然酸化膜を突き破りＧａＡｓ界面と直接反応し、ＧａＡ
ｓと安定な金属間化合物を形成できるため自然酸化膜の
影響を回避する事が出来る。その結果、Ｔｉはドリフト
現象を起こさない良好なショットキー界面を形成できる
ことからゲート金属として広く用いられている。つま
り、ＴｉとＧａＡｓ界面においては適当な熱処理によ
り、Ｔｉは自然酸化膜中のＧａとＯの結合を切り、Ｇａ
を取り込み、自然酸化膜を分解する。さらにＧａおよび
Ｔｉの相互拡散が進み、界面にはＡｓとＴｉの金属間化
合物が生じる。
く工業的に使いやすく、電極形成後の適当な熱処理で自
然酸化膜を突き破りＧａＡｓ界面と直接反応し、ＧａＡ
ｓと安定な金属間化合物を形成できるため自然酸化膜の
影響を回避する事が出来る。その結果、Ｔｉはドリフト
現象を起こさない良好なショットキー界面を形成できる
ことからゲート金属として広く用いられている。つま
り、ＴｉとＧａＡｓ界面においては適当な熱処理によ
り、Ｔｉは自然酸化膜中のＧａとＯの結合を切り、Ｇａ
を取り込み、自然酸化膜を分解する。さらにＧａおよび
Ｔｉの相互拡散が進み、界面にはＡｓとＴｉの金属間化
合物が生じる。
【０００７】
【発明が解決しようとする課題】叙上のメカニズムでゲ
ート電極としてのＴｉは自然酸化膜の影響を回避した良
好なショットキー特性が得られる一方、欠点も生じる。
ート電極としてのＴｉは自然酸化膜の影響を回避した良
好なショットキー特性が得られる一方、欠点も生じる。
【０００８】すなわちＦＥＴ動作時、特に大電力ＦＥＴ
においては高温となるためＧａとＴｉの相互拡散が生じ
る。ＧａおよびＴｉの相互拡散はＡｓ−Ｔｉの化合物層
が十分な拡散障壁となるまで続く。ＴｉのＧａＡｓ中へ
の拡散はＧａＡｓ結晶の解離を促すものでＦＥＴのチャ
ネル厚を減少させることになる。チャネル厚の減少はド
レイン電流の低下、およびデバイスのインピーダンスの
変化を引き起こし、如いては出力の低下に至る。チャネ
ル厚の減少はＡｓ−Ｔｉの化合物層が十分な拡散障壁と
なるまで続くために安定な動作・特性を長期間維持する
事が難しい。
においては高温となるためＧａとＴｉの相互拡散が生じ
る。ＧａおよびＴｉの相互拡散はＡｓ−Ｔｉの化合物層
が十分な拡散障壁となるまで続く。ＴｉのＧａＡｓ中へ
の拡散はＧａＡｓ結晶の解離を促すものでＦＥＴのチャ
ネル厚を減少させることになる。チャネル厚の減少はド
レイン電流の低下、およびデバイスのインピーダンスの
変化を引き起こし、如いては出力の低下に至る。チャネ
ル厚の減少はＡｓ−Ｔｉの化合物層が十分な拡散障壁と
なるまで続くために安定な動作・特性を長期間維持する
事が難しい。
【０００９】ＴｉとＧａの相互拡散はＴｉ厚を、例えば
１０ｎｍと薄くすることでも抑えることは出来るが、こ
の場合Ａｌ−Ｔｉ合金粒（Ａｌ3 Ｔｉ）がＴｉ／ＧａＡ
ｓ界面に達するためにショットキー障壁高さの変化し、
著しく低くなる。このためＴｉ厚はある程度の厚さ、例
えば５０ｎｍが必要であり、ＴｉとＧａの相互拡散を抑
制することはできない。
１０ｎｍと薄くすることでも抑えることは出来るが、こ
の場合Ａｌ−Ｔｉ合金粒（Ａｌ3 Ｔｉ）がＴｉ／ＧａＡ
ｓ界面に達するためにショットキー障壁高さの変化し、
著しく低くなる。このためＴｉ厚はある程度の厚さ、例
えば５０ｎｍが必要であり、ＴｉとＧａの相互拡散を抑
制することはできない。
【００１０】特性変動のない信頼性の高いＦＥＴを得る
には、ＦＥＴ作製時、即ちゲート電極形成時においてＴ
ｉＡｓ化合物が安定に出来ていることが必要である。Ｇ
ａＡｓ表面にＴｉ，Ａｌを順次蒸着形成する従来のゲー
ト電極形成方法では、Ｔｉ−Ａｓ化合物の形成が不十分
であり、長期間特性変動のない安定な動作を期待するこ
とは出来ない。したがって動作が安定なデバイスを得る
ためには、Ｔｉ蒸着時にはＴｉの豊かな冶金学的反応性
を活かし良好なショットキー界面を形成し、動作時には
逆にＴｉの反応性を抑えることが必要である。
には、ＦＥＴ作製時、即ちゲート電極形成時においてＴ
ｉＡｓ化合物が安定に出来ていることが必要である。Ｇ
ａＡｓ表面にＴｉ，Ａｌを順次蒸着形成する従来のゲー
ト電極形成方法では、Ｔｉ−Ａｓ化合物の形成が不十分
であり、長期間特性変動のない安定な動作を期待するこ
とは出来ない。したがって動作が安定なデバイスを得る
ためには、Ｔｉ蒸着時にはＴｉの豊かな冶金学的反応性
を活かし良好なショットキー界面を形成し、動作時には
逆にＴｉの反応性を抑えることが必要である。
【００１１】
【課題を解決するための手段】本発明は上記欠点を解決
するためになされたもので、そのショットキー電極の形
成方法は、ＧａＡｓ表面にＴｉ層を形成する工程と、次
いでＡｓ雰囲気中にて熱処理を施しＴｉＡｓ化合物を形
成する工程と、前記ＴｉＡｓ化合物の上にＡｌ層を堆積
させる工程を含むことを特徴とする。
するためになされたもので、そのショットキー電極の形
成方法は、ＧａＡｓ表面にＴｉ層を形成する工程と、次
いでＡｓ雰囲気中にて熱処理を施しＴｉＡｓ化合物を形
成する工程と、前記ＴｉＡｓ化合物の上にＡｌ層を堆積
させる工程を含むことを特徴とする。
【００１２】また、本発明は、ＧａＡｓ表面上のショッ
トキー電極形成予定域にＡｓを注入する工程と、前記シ
ョットキー電極形成予定域にＴｉ層およびＡｌ層をこの
順に積層させて形成する工程と、次いで熱処理を施し過
剰なＧａＡｓ結晶の解離を進行させることなくＴｉＡｓ
化合物を形成する工程を含むことを特徴とする。
トキー電極形成予定域にＡｓを注入する工程と、前記シ
ョットキー電極形成予定域にＴｉ層およびＡｌ層をこの
順に積層させて形成する工程と、次いで熱処理を施し過
剰なＧａＡｓ結晶の解離を進行させることなくＴｉＡｓ
化合物を形成する工程を含むことを特徴とする。
【００１３】さらにＧａＡｓ−ＩＣにおけるショットキ
ー電極が上記いずれかの形成方法により形成されること
を特徴とする。
ー電極が上記いずれかの形成方法により形成されること
を特徴とする。
【００１４】叙上の如くしてＴｉとＧａの相互拡散を抑
制し、低比抵抗で信頼性の高いショットキー電極、特に
定安なゲート電極を形成する方法を提供する。すなわ
ち、上記ショットキー電極の形成において、ひとたびＡ
ｓ−Ｔｉの化合物層が形成されると、この化合物は結合
が強いためあらゆる相互拡散を抑制する。本発明による
電極においては、Ｔｉ−Ａｓ化合物による拡散障壁層を
積極的にあらかじめ十分に形成することによりＧａとＴ
ｉの相互拡散を抑制するとともにＧａＡｓ界面へのＴｉ
およびＡｌの拡散を抑え、Ａｌ−Ｔｉ合金粒（Ａｌ3 Ｔ
ｉ）が界面に形成されることを防ぐことで熱的に安定な
ゲート電極を形成することができる。
制し、低比抵抗で信頼性の高いショットキー電極、特に
定安なゲート電極を形成する方法を提供する。すなわ
ち、上記ショットキー電極の形成において、ひとたびＡ
ｓ−Ｔｉの化合物層が形成されると、この化合物は結合
が強いためあらゆる相互拡散を抑制する。本発明による
電極においては、Ｔｉ−Ａｓ化合物による拡散障壁層を
積極的にあらかじめ十分に形成することによりＧａとＴ
ｉの相互拡散を抑制するとともにＧａＡｓ界面へのＴｉ
およびＡｌの拡散を抑え、Ａｌ−Ｔｉ合金粒（Ａｌ3 Ｔ
ｉ）が界面に形成されることを防ぐことで熱的に安定な
ゲート電極を形成することができる。
【００１５】また本発明は、Ａｌ，Ｔｉという加工性の
良い金属を使用するもので、ＦＥＴに限らずダイオード
に適応できるのは勿論である。さらに新たに必要とする
のが熱処理という簡単な工程であることから生産性の高
いプロセスを維持できる。
良い金属を使用するもので、ＦＥＴに限らずダイオード
に適応できるのは勿論である。さらに新たに必要とする
のが熱処理という簡単な工程であることから生産性の高
いプロセスを維持できる。
【００１６】
【発明の実施の形態】以下、本発明に係る第１の実施例
について図面を参照して説明する。
について図面を参照して説明する。
【００１７】図１に本発明の１実施例に係るＧａＡｓＦ
ＥＴのゲート電極構造を示す。半導体基板１上にＴｉＡ
ｓ層２２が形成され、さらにＡｌ２３が積層されてい
る。
ＥＴのゲート電極構造を示す。半導体基板１上にＴｉＡ
ｓ層２２が形成され、さらにＡｌ２３が積層されてい
る。
【００１８】図２（ａ〜ｃ）および図３（ａ，ｂ）に本
発明の１実施例に係るＧａＡｓＦＥＴのゲート電極の形
成工程を示す。ＧａＡｓ半導体基板１表面にレジスト４
１を塗布し所望のパターン幅より合わせ精度分（２００
ｎｍ）だけ太くパターン化する。続いてＴｉ（例えば５
０ｎｍ）層２１を蒸着する（図２−ａ）。
発明の１実施例に係るＧａＡｓＦＥＴのゲート電極の形
成工程を示す。ＧａＡｓ半導体基板１表面にレジスト４
１を塗布し所望のパターン幅より合わせ精度分（２００
ｎｍ）だけ太くパターン化する。続いてＴｉ（例えば５
０ｎｍ）層２１を蒸着する（図２−ａ）。
【００１９】リフトオフにより金属電極を形成し、しか
るのちにＡｓ雰囲気中で５００〜６００℃程度の熱処理
を加えることでＴｉＡｓ層２２を形成する（図２−
ｂ）。
るのちにＡｓ雰囲気中で５００〜６００℃程度の熱処理
を加えることでＴｉＡｓ層２２を形成する（図２−
ｂ）。
【００２０】続いて再度レジストを塗布し所望のパター
ン幅より合わせ精度分（２００ｎｍ）だけ太くパターン
化したのちＡｌ層２３（例えば６００ｎｍ）を蒸着し、
リフトオフにより多層構造の電極を形成する（図２−
ｃ，図３−ａ）。
ン幅より合わせ精度分（２００ｎｍ）だけ太くパターン
化したのちＡｌ層２３（例えば６００ｎｍ）を蒸着し、
リフトオフにより多層構造の電極を形成する（図２−
ｃ，図３−ａ）。
【００２１】ついでレジストをゲート形状にパターン化
する。次に、レジストをマスクとしてＡｌ単層部分およ
び、Ｔｉ単層部分をエッチング除去する（図３−ｂ）。
する。次に、レジストをマスクとしてＡｌ単層部分およ
び、Ｔｉ単層部分をエッチング除去する（図３−ｂ）。
【００２２】本実施例の効果を図６に示す。図中ａ線は
上記実施例に従いＡｓ雰囲気中で５００℃の熱処理を加
えたＦＥＴに対しジャンクション温度を２５０℃に設定
したＤＣ通電試験を実施し、その飽和電流の初期値に対
する変動量を時間に対してプロットしたものである。
上記実施例に従いＡｓ雰囲気中で５００℃の熱処理を加
えたＦＥＴに対しジャンクション温度を２５０℃に設定
したＤＣ通電試験を実施し、その飽和電流の初期値に対
する変動量を時間に対してプロットしたものである。
【００２３】次にｂ線は上記と同様にジャンクション温
度２５０℃におけるＤＣ通電試験を実施し、飽和電流の
初期値に対する変動量を時間に対して、Ａｓ雰囲気中で
３００℃の熱処理を加えたＦＥＴについて、またＣ線は
熱処理を加えていないＦＥＴについて夫々プロットした
ものである。この飽和電流の減少はＴｉのＧａＡｓ中へ
の拡散に伴うチャネル厚の減少によるものである。Ａｓ
雰囲気中５００℃以上の熱処理では通電による飽和電流
の減少が抑えられていることから、十分なＴｉ−Ａｓ化
合物層が形成されていることが判る。
度２５０℃におけるＤＣ通電試験を実施し、飽和電流の
初期値に対する変動量を時間に対して、Ａｓ雰囲気中で
３００℃の熱処理を加えたＦＥＴについて、またＣ線は
熱処理を加えていないＦＥＴについて夫々プロットした
ものである。この飽和電流の減少はＴｉのＧａＡｓ中へ
の拡散に伴うチャネル厚の減少によるものである。Ａｓ
雰囲気中５００℃以上の熱処理では通電による飽和電流
の減少が抑えられていることから、十分なＴｉ−Ａｓ化
合物層が形成されていることが判る。
【００２４】本発明によるＧａＡｓＦＥＴのゲート電極
形成工程として第２の実施例を図４（ａ，ｂ）、図５に
示す。実施例においてはＴｉＡｓ形成を促進するために
あらかじめＧａＡｓ基板１表面の電極形成領域にＡｓを
低エネルギーで適当量、例えば１×１０14ｃｍ-2をイオ
ンインプランテーションにより注入し、このＡｓ注入領
域３１をＧａに対し“Ａｓ−ｒｉｃｈ”にしておく（図
４−ａ）。
形成工程として第２の実施例を図４（ａ，ｂ）、図５に
示す。実施例においてはＴｉＡｓ形成を促進するために
あらかじめＧａＡｓ基板１表面の電極形成領域にＡｓを
低エネルギーで適当量、例えば１×１０14ｃｍ-2をイオ
ンインプランテーションにより注入し、このＡｓ注入領
域３１をＧａに対し“Ａｓ−ｒｉｃｈ”にしておく（図
４−ａ）。
【００２５】ついで前記ＧａＡｓ基板１表面にレジスト
層４１を塗布し、パターン化した後Ｔｉ層２１を例えば
５０ｎｍ蒸着し、続いてＡｌ層２３を例えば６００ｎｍ
蒸着する（図４−ｂ）。
層４１を塗布し、パターン化した後Ｔｉ層２１を例えば
５０ｎｍ蒸着し、続いてＡｌ層２３を例えば６００ｎｍ
蒸着する（図４−ｂ）。
【００２６】リフトオフによりパターン化したのち、４
００〜５００℃の熱処理を施す。これで前記Ａｓ注入領
域３１の“Ａｓ−ｒｉｃｈ”なＧａＡｓ表面に蒸着され
たＴｉはＡｓとの結合が進み、過剰なＧａＡｓ結晶の解
離を進行させることなくＴｉＡｓ層２２が形成される
（図５）。
００〜５００℃の熱処理を施す。これで前記Ａｓ注入領
域３１の“Ａｓ−ｒｉｃｈ”なＧａＡｓ表面に蒸着され
たＴｉはＡｓとの結合が進み、過剰なＧａＡｓ結晶の解
離を進行させることなくＴｉＡｓ層２２が形成される
（図５）。
【００２７】本実施例の効果を図７に示す。ジャンクシ
ョン温度を２５０℃に設定したＤＣ通電試験を１０００
時間実施し、飽和電流の初期値に対する変動量をＡｓの
注入量に対してプロットした。１×１０14ｃｍ-2以上の
Ａｓ注入では飽和電流の減少が著しく抑制されているこ
とから、十分なＴｉ−Ａｓ化合物層が形成されているこ
とが判る。
ョン温度を２５０℃に設定したＤＣ通電試験を１０００
時間実施し、飽和電流の初期値に対する変動量をＡｓの
注入量に対してプロットした。１×１０14ｃｍ-2以上の
Ａｓ注入では飽和電流の減少が著しく抑制されているこ
とから、十分なＴｉ−Ａｓ化合物層が形成されているこ
とが判る。
【００２８】以上、本発明をＦＥＴを例示して説明した
が、本発明はＧａＡｓダイオード、ＧａＡｓ−ＩＣなど
の他形態の製品のショットキー電極についても適用でき
る。
が、本発明はＧａＡｓダイオード、ＧａＡｓ−ＩＣなど
の他形態の製品のショットキー電極についても適用でき
る。
【００２９】
【発明の効果】以上述べたように本発明によるＧａＡｓ
ＦＥＴのゲート電極形成方法によれば、ゲート電極とＧ
ａＡｓ基板界面に熱的に非常に安定なＴｉＡｓ層を形成
することができ、これにより低抵抗で信頼性の高いＦＥ
Ｔが得られる。
ＦＥＴのゲート電極形成方法によれば、ゲート電極とＧ
ａＡｓ基板界面に熱的に非常に安定なＴｉＡｓ層を形成
することができ、これにより低抵抗で信頼性の高いＦＥ
Ｔが得られる。
【図１】本発明に係る実施例のＧａＡｓＦＥＴの電極構
造を示す断面図。
造を示す断面図。
【図２】ａ〜ｃは本発明に係る第１実施例のＧａＡｓＦ
ＥＴの電極構成方法の一部を工程順に示すいずれも断面
図。
ＥＴの電極構成方法の一部を工程順に示すいずれも断面
図。
【図３】ａ，ｂは本発明に係る第１実施例のＧａＡｓＦ
ＥＴの電極構成方法の一部を図２に引き続き示すいずれ
も断面図。
ＥＴの電極構成方法の一部を図２に引き続き示すいずれ
も断面図。
【図４】ａ，ｂは本発明に係る第２実施例のＧａＡｓＦ
ＥＴの電極構成方法を工程順に示すいずれも断面図。
ＥＴの電極構成方法を工程順に示すいずれも断面図。
【図５】本発明に係る第２実施例のＧａＡｓＦＥＴの電
極構成方法を図４に引き続き工程順に示す断面図。
極構成方法を図４に引き続き工程順に示す断面図。
【図６】本発明に係るＧａＡｓＦＥＴの電極構成方法に
よる高温ＤＣ通電による飽和電流の減少の熱処理温度依
存性との相関を説明するための線図で、図中のａ線はＡ
ｓ雰囲気中で５００℃の熱処理を施したものを、ｂ線は
Ａｓ雰囲気中で３００℃の熱処理を施したものを、ｃ線
はＡｓ雰囲気中での熱処理を施さないものをそれぞれ示
す。
よる高温ＤＣ通電による飽和電流の減少の熱処理温度依
存性との相関を説明するための線図で、図中のａ線はＡ
ｓ雰囲気中で５００℃の熱処理を施したものを、ｂ線は
Ａｓ雰囲気中で３００℃の熱処理を施したものを、ｃ線
はＡｓ雰囲気中での熱処理を施さないものをそれぞれ示
す。
【図７】本発明について高温ＤＣ通電による飽和電流の
減少のＡｓ注入量依存性との相関を説明するための線
図。
減少のＡｓ注入量依存性との相関を説明するための線
図。
【図８】従来例のＧａＡｓＦＥＴの電極構造を示す断面
図。
図。
１…ＧａＡｓ半導体基板 ２０…自然酸化膜 ２１…ゲート電極Ｔｉ層 ２２…ゲート電極ＴｉＡｓ層 ２３…ゲート電極Ａｌ層 ３１…Ａｓ注入領域（“Ａｓ−ｒｉｃｈ”） ４１…レジスト層
Claims (5)
- 【請求項１】 ＧａＡｓ表面にＴｉ層を形成する工程
と、次いでＡｓ雰囲気中にて熱処理を施しＴｉＡｓ化合
物を形成する工程と、前記ＴｉＡｓ化合物の上にＡｌ層
を堆積させる工程を含むことを特徴とするショットキー
電極の形成方法。 - 【請求項２】 ＧａＡｓ表面上のショットキー電極形成
予定域にＡｓを注入する工程と、前記ショットキー電極
形成予定域にＴｉ層およびＡｌ層をこの順に積層させて
形成する工程と、次いで熱処理を施しＴｉＡｓ化合物を
形成する工程を含むことを特徴とするショットキー電極
の形成方法。 - 【請求項３】 ＧａＡｓ−ＩＣにおけるショットキー電
極が請求項１または請求項２のいずれかに記載の形成方
法により形成されることを特徴とするショットキー電極
の形成方法。 - 【請求項４】 ＧａＡｓダイオードにおけるショットキ
ー電極が請求項１または請求項２のいずれかに記載の形
成方法により形成されることを特徴とするショットキー
電極の形成方法。 - 【請求項５】 ＧａＡｓ ＦＥＴにおけるショットキー
電極が請求項１または請求項２のいずれかに記載の形成
方法により形成されることを特徴とするショットキー電
極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3596596A JPH09232600A (ja) | 1996-02-23 | 1996-02-23 | 電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3596596A JPH09232600A (ja) | 1996-02-23 | 1996-02-23 | 電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232600A true JPH09232600A (ja) | 1997-09-05 |
Family
ID=12456674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3596596A Pending JPH09232600A (ja) | 1996-02-23 | 1996-02-23 | 電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284578A (ja) * | 2000-03-30 | 2001-10-12 | Fujitsu Ltd | 半導体三端子装置 |
| KR100563264B1 (ko) * | 1998-12-21 | 2006-05-25 | 재단법인 포항산업과학연구원 | 내구성이 향상된 탄성표면파 필터의 전극제조방법 |
-
1996
- 1996-02-23 JP JP3596596A patent/JPH09232600A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563264B1 (ko) * | 1998-12-21 | 2006-05-25 | 재단법인 포항산업과학연구원 | 내구성이 향상된 탄성표면파 필터의 전극제조방법 |
| JP2001284578A (ja) * | 2000-03-30 | 2001-10-12 | Fujitsu Ltd | 半導体三端子装置 |
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