JPH10177967A

JPH10177967A - 電界効果トランジスタ

Info

Publication number: JPH10177967A
Application number: JP35357496A
Authority: JP
Inventors: Teiji Yamamoto; 悌二山本; Taku Marukawa; 卓丸川
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1996-12-16
Filing date: 1996-12-16
Publication date: 1998-06-30

Abstract

(57)【要約】【課題】Ｐｔ埋め込み型のゲート電極において、拡散
バリア層の工夫によって、素子特性の劣化や信頼性の低
下を防止する。【解決手段】能動層１３の上にＰｔ層、Ｍｏ層、Ｔｉ
層、Ｐｔ層、Ａｕ層を積層し、熱処理を施すことによっ
てＰｔ埋め込み型のゲート電極２２を形成する。Ｍｏ層
及びＴｉ層は拡散バリア層として働き、最下層のＰｔ層
とＡｕ層などとの相互拡散を防止する。また、Ｍｏ層は
反応しやすいＴｉ層とＰｔ層との合金化を防ぎ、Ｔｉ層
は成膜が困難で密着性の悪いＭｏ層の厚みを薄くできる
ようにすると共にＭｏ層との密着性を向上させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果トランジス
タに関する。特に、高出力用のＧａＡｓＭＥＳＦＥＴ等
の電界効果トランジスタに関する。

【０００２】

【従来の技術】III−Ｖ族化合物半導体のＧａＡｓとの
ショットキー接合を利用したショットキーバリアダイオ
ード（ＳＢＤ）やショットキー接合型電界効果トランジ
スタ（ＭＥＳＦＥＴ）では、高いショットキー障壁と欠
陥のない接合界面（理想係数＝１）が望ましいとされて
いる。このような高いショットキー障壁と低い理想係数
を有するショットキー接合は、ＰｔとＧａＡｓとを固相
反応（合金反応）させることで実現されることが報告さ
れている［A. K. Shinha et.al. Appl. Phys. Lett. 2
3, 666(1973)］。

【０００３】図１は従来のＰｔ埋め込み型のＧａＡｓＭ
ＥＳＦＥＴ（以下、ＰｔゲートＦＥＴという）９の製造
工程を示す断面図である。図１（ａ）はゲート電極及び
ソース、ドレイン電極を形成する前の半絶縁性ＧａＡｓ
基板１を示す図であって、ＧａＡｓ基板１の表面にはｎ
型イオン注入層からなる能動層２が形成され、その下に
はｐ層３が形成されている。また、能動層２及びｐ層３
の両側には、それぞれｎ型イオンを高濃度に注入された
ｎ⁺領域４（ソース領域、ドレイン領域）が形成されて
いる。

【０００４】まず、このＧａＡｓ基板１のｎ⁺領域４の
上には、フォトリソグラフィ法により、図１（ｂ）に示
すように、ｎ⁺領域とオーミック接合するソース電極５
とドレイン電極６が形成される。ついで、能動層２の上
面にゲート電極７となるＰｔが真空蒸着法などによって
堆積される。この後、Ｈ₂ガス中において約４００℃で
熱処理を施すと、Ｐｔが能動層に拡散してＰｔとＧａＡ
ｓが固相反応し、ＰｔＡｓやＰｔＧａ等を主とする金属
化合物を形成する。このＰｔＡｓやＰｔＧａ等からなる
反応層８は良好なショットキー接合となり、固相反応の
進行に伴って接合位置はＧａＡｓ中へ移動してゆき、図
１（ｄ）のような埋め込み型Ｐｔゲート電極７を備えた
ＰｔゲートＦＥＴ９が形成される。

【０００５】このようにゲート金属としてＰｔを用いた
ＰｔゲートＦＥＴでは、熱処理によりＧａＡｓとの合金
を形成させ、ショットキー障壁高さを高くし、しきい値
電圧の制御などを行い、エンハンスメントタイプのＭＥ
ＳＦＥＴを簡便に製造できる特徴を有する。また、ゲー
ト金属としてＰｔを用いたＰｔゲートＦＥＴは、耐熱ゲ
ートによるセルフアライメント法に用いることができる
［特公昭６３−１２３９１号公報］。

【０００６】しかし、このようなＰｔ単体のゲート電極
では、ＰｔがＡｕやＡｌに比べて比抵抗が高いため、ゲ
ート抵抗が大きくなるという問題がある。つまり、Ｐｔ
をリフトオフ法でサブミクロンの微細な線幅に形成でき
る最大膜厚は、１０００Åまでであるため、ＡｕやＡｌ
に比べて比抵抗の高いＰｔでは、ゲート抵抗が大きくな
る。特に、パワーＦＥＴなどのように単位ゲート巾が大
きい場合、大きなゲート抵抗は入力損失を招き、出力低
下や効率悪化を招く。

【０００７】そこで、Ｐｔ層の上に比抵抗の小さなＡｕ
層やＡｌ層を積層し、熱処理を施してＰｔ層をＧａＡｓ
に拡散させてＰｔとＧａＡｓを反応させる方法が用いら
れている。このようなＰｔ／Ａｕ又はＰｔ／Ａｌからな
るゲート電極では、ゲート抵抗を小さくできるが、Ｐｔ
層の上にＡｕ層やＡｌ層を積層して熱処理を施すと、下
のＰｔ層と上のＡｕ層やＡｌ層が相互拡散し、ＡｕやＡ
ｌまでもがＧａＡｓ中に拡散する。その結果、ピンチオ
フ電圧Ｖpのばらつきが大きくなり、目標とする素子特
性を得ることが困難である。

【０００８】そのため、Ｐｔ層とＡｕ層やＡｌ層との中
間に、拡散バリア層としてＭｏ層やＴｉ層を介在させる
ことにより、Ａｕ層やＡｌ層とＰｔ層との相互拡散を阻
止している。

【０００９】ところが、拡散バリア層としてＭｏ層を用
いたＰｔ／Ｍｏ／Ａｕ（又は、Ａｌ）からなるゲート電
極では、膜応力が大きいため一定の膜厚を超えるとレジ
スト剥がれや膜剥がれが起き、ＰｔとＡｕとの相互拡散
を抑制することができるだけの膜厚を得た場合には、レ
ジストの変形や膜剥がれなどが発生する。電界効果トラ
ンジスタのように線幅の制御性が厳しい素子では、この
ようなレジストの変形や膜剥がれは致命的な問題とな
る。逆に、Ｍｏ層が薄い場合には、Ａｕ層とＰｔ層やＧ
ａＡｓとの相互拡散を抑制しきれず、信頼性に乏しくな
るという問題があった。

【００１０】一方、Ｔｉでは応力は小さいが、拡散バリ
ア層としてＴｉ層を用いたＰｔ／Ｔｉ／Ａｕ（又は、Ａ
ｌ）からなるゲート電極では、ＴｉがＰｔと反応し易い
ため、一部のＰｔとＴｉが合金反応を起こし、ＧａＡｓ
との反応に寄与するＰｔ量が減る。その結果、ピンチオ
フ電圧を設計通りに制御することが困難となり、ピンチ
オフ電圧のばらつきが大きくなるという問題があった。
従って、実用上、ＴｉをＰｔ層の上に形成することはで
きなかった。

【００１１】

【発明が解決しようとする課題】本発明は、叙上の従来
例の欠点に鑑みてなされたものであって、その目的とす
るところは、ゲート電極における最下層のＰｔ層とその
上方の金属層との相互拡散を阻止することができ、しか
も素子特性や信頼性を低下させにくい拡散バリア層を備
えた電界効果トランジスタを提供することにある。

【００１２】

【発明の開示】本発明による電界効果トランジスタは、
半導体基板に形成された能動層の上に、Ｐｔ層を最下層
とするゲート電極を形成し、当該ゲート電極を熱処理す
ることによってゲート電極と能動層をショットキー接合
させた電界効果トランジスタにおいて、熱処理前の前記
ゲート電極は、最下層のＰｔ層の上面にＭｏ層が形成さ
れ、当該Ｍｏ層の上面にＴｉ層が形成され、当該Ｔｉ層
の上方に低抵抗金属層が形成されたものであることを特
徴としている。

【００１３】本発明の電界効果トランジスタは、ゲート
電極の拡散バリア層がＭｏ層とＴｉ層によって構成され
ており、互いに合金化し易いＰｔとＴｉの間にＭｏが介
在しているので、Ｐｔ層はＴｉ層と反応することなくＧ
ａＡｓと反応することができる。従って、ピンチオフ電
圧Ｖpの制御が容易になり、ピンチオフ電圧Ｖpのばらつ
きも小さくなる。また、Ｍｏ層を薄くしてもＴｉ層を厚
くすることにより、低抵抗金属層などの上層の金属がＧ
ａＡｓに拡散してＧａＡｓ層と反応するのを防止でき、
逆に、ＧａとＡｓがＴｉ層の上層側へ拡散するのも防止
でき、素子特性を安定化できる。さらに、Ｍｏ層を薄く
することができるので、ゲート電極に膜剥がれが生じた
り、ピンチオフ電圧Ｖpのばらつきが大きくなったりす
ることがない。

【００１４】よって、本発明の電界効果トランジスタに
よれば、拡散バリア層を構成するＭｏ層とＴｉ層の各膜
厚の最適化を行なったＰｔ／Ｍｏ／Ｔｉ／…からなる多
層ゲート構造を電界効果トランジスタのゲート電極に採
用することで、良好なＰｔ埋め込み型ゲート電極を形成
することができ、電界効果トランジスタのピンチオフ電
圧Ｖpを再現性よく制御でき、ゲート抵抗の低減も図れ
る。特に、高い信頼性が要求される高出力パワー用の電
界効果トランジスタへの応用も可能になる。

【００１５】さらに、このような電界効果トランジスタ
においては、Ｍｏ層の膜厚に対する、最下層のＰｔ層の
膜厚の比が０.５以上であることが好ましい。この膜厚
比が０.５よりも小さくなると、Ｍｏ層の応力がＰｔ層
を変形させるに足る値になったとき膜剥がれが発生す
る。また、この膜厚比が０.５未満で急激にピンチオフ
電圧Ｖpのばらつきが増大するからである。

【００１６】また、Ｍｏ層の膜厚は、５０Å以上５００
Å以下であることが好ましい。Ｍｏ層は膜応力が大きい
ため、膜厚が５００Å以上になると、成膜中や膜形成後
に膜剥がれが生じ易い。一方、Ｍｏ層の膜厚を５０Å以
下にすると、拡散バリア層としての機能を充分に果たさ
なくなり、Ｍｏ層の上下の金属層間で相互拡散が発生
し、特性の劣化につながるからである。

【００１７】このような電界効果トランジスタとして
は、化合物半導体を用いたものに適用することができ、
なかでもＧａＡｓＭＥＳＦＥＴに用いることができる。
特に、最下層のＰｔ層と能動層を反応させてショットキ
ー接合を形成するＰｔ埋め込み型の電界効果トランジス
タに用いることによって高い効果を納めることができ
る。しかも、その場合、熱処理によって最下層のＰｔ層
を能動層と完全に反応させておけば、素子特性のばらつ
きを小さくして素子特性を安定させることができ、ま
た、最下層のＰｔ層の膜厚制御によって素子特性を容易
に管理することができる。

【００１８】

【発明の実施の形態】

（実施例）図２（ａ）〜（ｈ）は本発明の一実施例によ
るＰｔ埋め込み型のＧａＡｓＭＥＳＦＥＴ（Ｐｔゲート
ＦＥＴ）の製造工程を示す概略断面図である。以下、図
２に従って本発明の実施例を説明する。まず、図２
（ａ）に示すように、半絶縁性ＧａＡｓ基板１１の表面
にｐ型イオン、例えばＢｅ、Ｍｇを加速エネルギー２０
０ｋｅＶ、注入イオン密度２×１０¹²／cm²で注入して
ｐ層１２を形成する。ついで、図２（ｂ）に示すよう
に、ｎ型イオン、例えばＳｉを加速エネルギー１００ｋ
ｅＶ、注入イオン密度５×１０¹²／cm²で注入してｎ型
能動層１３を形成する。

【００１９】つぎに、図２（ｃ）に示すように、ＧａＡ
ｓ基板１１の表面をフォトレジスト１４により覆い、フ
ォトリソグラフィによりソース領域及びドレイン領域を
形成しようとする領域においてフォトレジスト１４を開
口し、このフォトレジスト１４をマスクとし、マスク開
口を通して選択的にｎ型イオン、例えばＳｉを加速エネ
ルギー１８０ｋｅＶ、注入イオン密度１×１０¹³／cm²
で注入し、ｎ⁺領域（ソース領域、ドレイン領域）１５
を形成する。その後、図２（ｄ）に示すように、ｎ⁺領
域１５の上にＡｕ−Ｇｅ系からなる金属を用いてソース
電極１６及びドレイン電極１７を形成し、両電極１６，
１７を熱処理によって合金化してｎ⁺領域１５にオーミ
ック接合させる。

【００２０】ついで、ＧａＡｓ基板１１の表面にレジス
ト膜１９を形成し、フォトリソグラフィを行ない、図２
（ｅ）に示すように、ゲート長に等しい幅を有し、逆テ
ーパ状をした開口２０をレジスト膜１９にあける。つい
で、リン酸系のエッチング液に浸漬してリセス１８を形
成する。

【００２１】この後、図２（ｆ）に示すように、蒸着法
により、レジスト膜１９の開口２０を通して能動層１３
の上に、膜厚２５０ÅのＰｔ、膜厚２００ÅのＭｏ、膜
厚５００ÅのＴｉ、膜厚５００ÅのＰｔ、膜厚３５００
ÅのＡｕからなるゲート電極用金属層２１を順次堆積さ
せ、レジスト膜１９の上に堆積したＰｔ／Ｍｏ／Ｔｉ／
Ｐｔ／Ａｕからなるゲート電極用金属層２１をレジスト
膜１９とともに剥離（リフトオフ）し、図２（ｇ）及び
図３に示すような、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕから
なるゲート電極２２を形成する。

【００２２】この後、ＧａＡｓ基板２２を約３５０℃で
１分間の熱処理を行う。熱処理を行なうと、図４（ａ）
（ｂ）に模式的に示すように、最下層のＰｔがＧａＡｓ
中へすべて拡散し、ＧａＡｓと反応して合金化し、Ｐｔ
ＡｓやＰｔＧａ等の化合物を生成する。この熱処理工程
においては、Ｐｔが能動層中へ約５００Å拡散し、Ｇａ
Ａｓと固相反応してＰｔＡｓやＰｔＧａ等を含む反応層
２３を生成し、ゲート電極２２を能動層１３とショット
キー接合させる。その結果、図２（ｈ）に示すように、
反応層（ＰｔＡｓ、ＰｔＧａ）／Ｍｏ／Ｔｉ／Ｐｔ／Ａ
ｕからなる、良好なショットキー接合のＰｔ埋め込み型
のゲート電極２２を備えたＰｔゲートＦＥＴ２４が形成
される。

【００２３】（Ｐｔ層）この実施例においては、ゲート
電極は、Ｐｔ（又は、反応層）／Ｍｏ／Ｔｉ／Ｐｔ／Ａ
ｕからなっている。このうち、最下層のＰｔ層は上記の
ように能動層と反応し、ＰｔＡｓやＰｔＧａ等からなる
反応層を生成して埋め込み型のゲート電極を形成し、良
好なショットキー接合を実現する。

【００２４】ＧａＡｓと反応していないＰｔ層が残って
いたり、Ｐｔ以外の金属がＧａＡｓ中に拡散してＧａＡ
ｓと反応したりすると、熱処理工程における熱や素子動
作時の熱によって反応層が変化し、素子特性がばらつい
たり、不安定になったり、劣化したりする。これに対
し、本発明のＰｔゲートＦＥＴは、能動層の上に形成さ
れたＰｔ層をＧａＡｓと完全に反応させて反応層を形成
している点に特徴がある。Ｐｔ層が能動層と完全に反応
しているので、ゲート電極形成後の後工程において、ゲ
ート電極の熱処理温度と同程度もしくはそれ以上の熱処
理温度におかれても、Ｐｔ層とＧａＡｓとの反応はそれ
以上進むことがなく、素子特性が変化することがない。
特に、素子のピンチオフ電圧が変動することがない。同
じように、素子動作時の発熱によっても、ピンチオフ電
圧等の素子特性が変化して不安定になる恐れがない。

【００２５】（熱処理温度）Ｐｔ層をＧａＡｓと反応さ
せてショットキー接合させるための、ゲート電極の熱処
理温度は、２５０〜４００℃が好ましい。２５０℃以下
の熱処理温度では、Ｐｔ層の拡散が十分でなく、理想係
数もショットキー障壁高さも共に大幅に劣化する。ま
た、熱処理温度４００℃以上では、ショットキー障壁高
さが劣化し、また、熱処理温度が４００℃以上になる
と、前工程で形成されているオーミック電極が劣化し、
デバイス特性に悪影響を与える。

【００２６】（Ｐｔ層の膜厚）ここで、Ｐｔ層は熱処理
によって能動層と完全に反応させる必要があるので、Ｐ
ｔ層の厚みは薄くする必要がある。試作によれば、Ｐｔ
層の厚みは、５００Å以下にすることが好ましい。Ｐｔ
層の厚みが大きくなると、Ｐｔ層を能動層と完全に反応
させるための熱処理時間が長くなるばかりでなく、Ｐｔ
層の厚みが大きくなるに従って同じピンチオフ電圧を実
現する時、相互コンダクタンスｇmの立ち上がり急峻性
も低下し、また膜厚が大きくなるとＰｔ層の膜ストレス
が増大してＧａＡｓ基板との密着性も悪くなる。

【００２７】（Ａｕ層及び中間のＰｔ層）最上層のＡｕ
層はゲート電極の抵抗を小さくするための層であって、
最も大きな膜厚を有している。すなわち、上記実施例で
は、３５００Åの膜厚としている。従って、このＡｕ層
の代りに、同じように比抵抗の小さなＡｌなどを用いて
もよい。

【００２８】Ｔｉ層の上の中間Ｐｔ層は、ＴｉとＡｕの
反応を防ぎ、拡散バリアの働きをしている。Ｐｔの代り
にＣｒを用いてもよい。

【００２９】（拡散バリア層の働き）Ｍｏ層は、拡散バ
リア層として働くものであって、Ｐｔ層を能動層と完全
に反応させることを確実ならしめ、かつ、他の金属と能
動層との反応を阻止する。

【００３０】製造ばらつきが小さく、安定したＰｔゲー
トＦＥＴを作製するためには、Ｐｔ層が能動層に完全に
拡散して反応層を形成した時点でゲート電極の能動層へ
の拡散を停止させ、Ｐｔ以外の金属が能動層に拡散しな
いようにする必要がある。まず、ＭｏはＧａＡｓと反応
しにくいので、図４（ｂ）に示すように、Ｐｔ層が能動
層と反応し、その反応層とＭｏ層とが接触した時点でゲ
ート電極と能動層との反応が停止する。また、Ｍｏ層は
他の金属の拡散を阻止する拡散バリア層として働くの
で、ＴｉやＡｕ等が能動層ないし反応層へ拡散してピン
チオフ電圧Ｖp等の素子特性を変化させるのを防止す
る。さらに、Ｍｏ層は最下層のＰｔがＴｉ層へ拡散する
のも防止するので、Ｐｔ層がＴｉ層へ拡散してＧａＡｓ
に拡散する量が変動し、反応層の深さにばらつきが生じ
るのを防止できる。従って、Ｐｔ層の上に一定の厚さを
有するＭｏ層を形成しておくことにより、Ｐｔ層のみを
能動層と完全に反応させるための工程制御や処理時間管
理などの要求精度も緩和される。

【００３１】Ｍｏ層は、膜ストレスが大きいためゲート
長が短い場合、厚い膜を作製すると密着性が悪くなる。
そのため、Ｍｏ層の膜厚は、Ｐｔ層と同様、薄く形成さ
れている。Ｍｏ層の膜厚は、５０〜５００Åが好まし
い。

【００３２】ここでＰｔ、Ｍｏ及び一般的にショットキ
ー電極として用いられているＡｌ、Ｔｉの沸点、ヤング
率、線熱膨張係数を下記の表１に示す。金属の膜応力
（ストレス）は、概略的には、上記３つのパラメータの
積で表わされるので、これも表１に表わしている。

【００３３】

【表１】

【００３４】表１から分かるように、ＰｔやＭｏは、Ａ
ｌやＴｉに比べて膜応力（３つのパラメータの積）が大
きく、Ｍｏに至ってはＡｌやＴｉの膜応力の倍程度の応
力が発生することが分かる。このため、Ｍｏ層の膜厚を
５００Å以上にすると、蒸着等によって成膜中や膜形成
後に膜剥がれが生じ、歩留りの低下につながる。

【００３５】一方、Ｍｏ層の膜厚を５０Å以下にする
と、拡散バリア層としての機能を充分に果たさなくな
り、Ｍｏ層の上下の金属層間（上記実施例の場合はＰｔ
とＴｉ）で相互拡散が発生し、特性の劣化につながる。
従って、Ｍｏ層の膜厚としては、上記のように５０〜５
００Åが好ましい。

【００３６】また、Ｍｏ層の膜厚を５００Å以下にして
も、その下層のＰｔ層の膜厚／Ｍｏ層の膜厚［Ｐｔ／Ｍ
ｏ膜厚比］が０.５以下になると、最下層のＰｔ層を変
形させるに値する応力をＭｏ層が持ち得たとき、Ｐｔ層
やＭｏ層の膜剥がれが発生する。また、Ｐｔ／Ｍｏ膜厚
比に対するピンチオフ電圧Ｖpのばらつきσを測定した
結果を図５に示す。この図５によれば、Ｐｔ／Ｍｏ膜厚
比が０.５未満で急激にピンチオフ電圧Ｖpのばらつきσ
が増大していることが分かる。このため、ピンチオフ電
圧Ｖpを制御するためには、Ｐｔ／Ｍｏ膜厚比を０.５以
上に確保する必要がある。したがって、Ｍｏ層の膜厚に
対するＰｔ層の膜厚は、０.５以上にする必要がある。

【００３７】Ｔｉ層も拡散バリアとして働くものである
が、ＴｉはＰｔと反応し易い半面、膜厚をＭｏ層よりも
厚くすることができる。

【００３８】従って、本発明においては、ゲート電極の
拡散バリア層をＭｏ層とＴｉ層からなる２層構造とし、
互いの長所を生かすようにした。すなわち、合金化し易
いＰｔとＴｉの間にＭｏが介在しているので、ＰｔはＴ
ｉと反応することなくＧａＡｓと反応することができ
る。従って、ピンチオフ電圧Ｖpの制御が容易になり、
ピンチオフ電圧Ｖpのばらつきも小さくなる。また、Ｍ
ｏ層を薄くしてもＴｉ層を厚くすることにより、低抵抗
金属層などの上層の金属がＧａＡｓに拡散してＧａＡｓ
層と反応するのを防止でき、逆に、ＧａとＡｓがＴｉ層
の上層側へ拡散するのも防止でき、素子特性を安定化で
きる。さらに、Ｍｏ層を薄くすることができるので、Ｍ
ｏ層の成膜が容易になり、Ｔｉ層によって密着性が高め
られるので、ゲート電極に膜剥がれが生じることが防止
され、ピンチオフ電圧Ｖpのばらつきを小さくできる。

【００３９】図６は、Ｐｔ層の上に膜厚２００ÅのＭｏ
層と膜厚５００ÅのＴｉ層を形成し、さらにその上に上
層金属を形成しゲート電極を備えた本発明実施例（Ｐｔ
／Ｍｏ／Ｔｉ／＋）のＰｔゲートＦＥＴと、Ｐｔ層の上
に膜厚２００ÅのＭｏ層を形成し、その上に上層金属を
形成した従来例（Ｐｔ／Ｍｏ／＋）と、Ｐｔ層の上に膜
厚５００ÅのＴｉ層を形成し、その上に上層金属を形成
した従来例（Ｐｔ／Ｔｉ／＋）について、Ｐｔ層の厚み
を変えて各々のピンチオフ電圧Ｖpのばらつきを調べた
ものである。この図６から明らかなように、本発明実施
例では、従来例に比較してピンチオフ電圧Ｖpのばらつ
きが非常に小さくなっている。

【００４０】よって、本発明の電界効果トランジスタに
よれば、拡散バリア層を構成するＭｏ層とＴｉ層の各膜
厚の最適化を行なうことにより、Ｍｏ層とＴｉ層を拡散
防止層として充分に働かせることができ、かつ膜剥がれ
が発生せず、高い良品率と信頼性の両立を実現できる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、従来例のＰｔゲートＦＥＴ
の製造工程を示す概略断面図である。

【図２】（ａ）〜（ｈ）は、本発明の一実施例によるＰ
ｔゲートＦＥＴの製造工程を示す概略断面図である。

【図３】能動層の上に形成されたゲート電極を示す概略
拡大断面図である。

【図４】（ａ）（ｂ）は能動層の上のＰｔ層がＧａＡｓ
中に拡散して合金化するようすを模式的に示す図であ
る。

【図５】Ｐｔ／Ｍｏ膜厚比に対するピンチオフ電圧Ｖp
のばらつきσの変化を示す図である。

【図６】本願発明の実施例と従来例において、Ｐｔ層の
種々の膜厚に対するピンチオフ電圧のばらつきを示す図
である。

【符号の説明】

１１半絶縁性ＧａＡｓ基板１３能動層１６ソース電極１７ドレイン電極２１ゲート電極用金属層２２ゲート電極２３反応層

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された能動層の上に、
Ｐｔ層を最下層とするゲート電極を形成し、当該ゲート
電極を熱処理することによってゲート電極と能動層をシ
ョットキー接合させた電界効果トランジスタにおいて、熱処理前の前記ゲート電極は、最下層のＰｔ層の上面に
Ｍｏ層が形成され、当該Ｍｏ層の上面にＴｉ層が形成さ
れ、当該Ｔｉ層の上方に低抵抗金属層が形成されたもの
であることを特徴とする電界効果トランジスタ。
【請求項２】熱処理前における最下層のＰｔ層の膜厚
の、当該Ｐｔ層の上面のＭｏ層の膜厚に対する比が、
０.５以上であることを特徴とする、請求項１に記載の
電界効果トランジスタ。
【請求項３】前記Ｍｏ層の膜厚が、５０Å以上５００
Å以下であることを特徴とする、請求項１に記載の電界
効果トランジスタ。
【請求項４】前記Ｐｔ層は熱処理によって能動層と完
全に反応していることを特徴とする、請求項１に記載の
電界効果トランジスタ。
【請求項５】前記半導体基板が化合物半導体基板であ
ることを特徴とする、請求項１に記載の電界効果トラン
ジスタ。