JP4048284B2 - オーミック電極形成用積層体およびオーミック電極 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 239000002184 metal Substances 0.000 claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 claims abstract description 53
- 239000013078 crystal Substances 0.000 claims abstract description 51
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 150000001875 compounds Chemical class 0.000 claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 239000003870 refractory metal Substances 0.000 claims abstract description 16
- 239000010409 thin film Substances 0.000 claims description 193
- 238000010438 heat treatment Methods 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 14
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 3
- 229910004200 TaSiN Inorganic materials 0.000 claims description 3
- 229910010282 TiON Inorganic materials 0.000 claims description 3
- 229910008482 TiSiN Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910008807 WSiN Inorganic materials 0.000 claims description 3
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 40
- 238000004544 sputter deposition Methods 0.000 abstract description 23
- 239000010410 layer Substances 0.000 description 81
- 239000010408 film Substances 0.000 description 18
- 239000012535 impurity Substances 0.000 description 15
- 229910000673 Indium arsenide Inorganic materials 0.000 description 12
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 6
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000004151 rapid thermal annealing Methods 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 5
- 238000005566 electron beam evaporation Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910052774 Proactinium Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000879 optical micrograph Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
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- Manufacturing & Machinery (AREA)
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- Bipolar Transistors (AREA)
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Description
技術分野
この発明は、オーミック電極形成用積層体およびオーミック電極に関し、特に、III-Ｖ族化合物半導体に対するオーミック電極に適用して好適なものである。
背景技術
化合物半導体を用いたＦＥＴなどのデバイスの高性能化や信頼性の向上を図る上で、オーミック電極の接触抵抗の低減や熱安定性の向上は重要な課題である。しかしながら、化合物半導体、特にＧａＡｓ系半導体などのIII-Ｖ族化合物半導体に対するオーミック電極は、上記の要求を満足するものが得られていないのが現状である。
現在、ＧａＡｓ系半導体に対するオーミック電極の材料として最もよく用いられているものは、ＡｕＧｅ／Ｎｉである。このＡｕＧｅ／Ｎｉをオーミック電極の材料として用いた場合には、４００〜５００℃の熱処理により、ＧａＡｓ系半導体とオーミック接触するオーミック電極を形成することができる。
このようにＡｕＧｅ／Ｎｉをオーミック電極の材料として用いる場合の最も大きな問題は、この材料を用いて形成されるオーミック電極の熱安定性が悪いことである。すなわち、ＡｕＧｅ／Ｎｉ中にＡｕが多量に含まれている（通常用いられるＡｕＧｅ中には８８％のＡｕが含まれている）ことにより、４００℃以上の温度でＧａＡｓとＡｕとが反応してβ−ＡｕＧａ（六方最密（ＨＣＰ）構造で融点Ｔm＝３７５℃）が形成されるため、オーミック電極の接触抵抗は低下するものの、熱安定性は劣化する。その結果、オーミック電極形成後に行われる化学気相成長（ＣＶＤ）などの高温プロセスによりデバイス特性の劣化が引き起こされる。
この問題を第１図に示すＧａＡｓ ＪＦＥＴの製造プロセスを例にとって具体的に説明すると、次のようになる。すなわち、この製造プロセスでは、まず、第１図Ａに示すように、半絶縁性ＧａＡｓ基板１０１中に、ｎ型不純物の選択的なイオン注入およびその後の熱処理によりｎ型チャネル層１０２を形成する。次に、半絶縁性ＧａＡｓ基板１０１の全面にＳｉ3Ｎ4膜のような絶縁性１０３を形成した後、この絶縁膜１０３の所定部分をエッチング除去して開口１０３ａを形成する。この後、この開口１０３ａを通じてｎ型チャネル層１０２中にｐ型不純物としてＺｎを拡散させることによりｐ+型ゲート領域１０４を形成する。次に、ゲート電極材料として全面に例えばＴｉ／Ｐｔ／Ａｕ膜を形成した後、その上にゲート電極に対応する形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＴｉ／Ｐｔ／Ａｕ膜をイオンミリング法によりパターニングする。これによって、第１図Ｂに示すように、ゲート電極１０５が形成される。次に、絶縁膜１０３の所定部分をエッチング除去して開口１０３ｂ、１０３ｃを形成した後、これらの開口１０３ｂ、１０３ｃの部分におけるｎ型チャネル層１０２上に、ＡｕＧｅ／Ｎｉを材料として用いてそれぞれソース電極およびドレイン電極としてのオーミック電極１０６、１０７を形成する。次に、第１図Ｃに示すように、それぞれオーミック電極１０６、１０７と接続された一層目の配線１０８、１０９を形成する。次に、第１図Ｄに示すように、後述の二層目の配線との電気的絶縁のための例えばＳｉ3Ｎ4膜のような層間絶縁膜１１０をＣＶＤ法により全面に形成した後、この層間絶縁膜１１０の所定部分をエッチング除去して開口１１０ａ、１１０ｂを形成する。ここで、この層間絶縁膜１１０をＣＶＤ法により形成する際に４００℃近い高温プロセスを経るため、デバイス特性の劣化が生じるのである。二層目の配線を形成するには、二層目の配線のコンタクト部などを除いた部分の表面に例えばレジスト１１１を形成する。次に、全面に二層目の配線形成用の材料を形成した後、レジスト１１１を除去する。これによって、第１図Ｅに示すように、二層目の配線１１２、１１３がエアーブリッジ配線として形成される。
上述のようにオーミック電極の材料としてＡｕＧｅ／Ｎｉを用いた場合には、上記の問題のほかに、ＧａＡｓとＡｕとの反応によりβ−ＡｕＧａが形成されることにより、オーミック電極の表面の面荒れが生じ、これが後の微細加工を行う上で大きな問題となっている。
これらの問題を解決するため、これまでに種々のオーミック電極材料の研究が行われている。ところで、オーミック接触を考えた場合、最も理想的とされるのは、第２図に示すように、電極金属との界面におけるエネルギー障壁を低下させ、上述のβ−ＡｕＧａのような低融点の化合物を含まない金属でオーミック接触を得ることである。なお、第２図において、ＥcおよびＥvはそれぞれ伝導帯の下端のエネルギーおよび価電子帯の上端のエネルギー、ＥFはフェルミエネルギーを示す。この図２に示す構造のオーミック電極は、有機金属化学気相成長（ＭＯＣＶＤ）法などのエピタキシャル成長法によりＧａＡｓ基板上にＩｎxＧａ1-xＡｓ層を低エネルギー障壁の中間層として形成し、その上に電極金属を形成することにより得られている。しかしながら、このような構造のオーミック電極を得るためにＭＯＣＶＤ装置などのエピタキシャル成長装置を用いることは、プロセスウィンドウを小さくし、また、量産性も悪くする。
このような問題を解決するために、低エネルギー障壁の中間層としてのＩｎＡｓ層をＩｎＡｓをターゲットとして用いたスパッタリング法により形成するとともに、Ｗ薄膜およびＮｉ薄膜は電子ビーム蒸着法を用いて形成して、ＩｎＡｓ／Ｗ構造、ＩｎＡｓ／Ｎｉ／Ｗ構造、Ｎｉ／ＩｎＡｓ／Ｎｉ／Ｗ構造などの積層体をＧａＡｓ基板上に形成し、その後に熱処理を行うことにより、熱安定性が良好なオーミック電極を形成することができることが報告されている（J.Appl.Phys.68,2475(1990)）。第３図はその一例を示し、ｎ型ＧａＡｓ基板２００上にスパッタリング法によりＩｎＡｓ層２０１を形成し、さらにこのＩｎＡｓ層２０１上にＮｉ薄膜２０２およびＷ薄膜２０３を順次形成した後、熱処理を行うことによりオーミック電極を形成する。
この方法は、ＩｎＡｓ層２０１の形成に高速で成膜を行うことができるスパッタリング法を用いているので、非常に量産性に優れている。また、このオーミック電極は、その最上層に高融点金属であるＷ薄膜２０３を用いていることから、このオーミック電極に接続する金属配線の材料としてＡｌ、Ａｕといったあらゆる金属をバリアメタルを用いることなく利用することができるなど、プロセスの自由度も大きい。しかしながら、この方法では、熱処理時に微量のＩｎがＷ薄膜２０３上に拡散することにより、十分に低い接触抵抗を得ることができないという大きな問題を有している。また、熱処理時にＩｎがＷ薄膜２０３上に拡散する結果、オーミック電極の表面が荒れ、モフォロジーが極めて悪くなるという問題もある。
近年、このオーミック電極の表面モフォロジーの問題を解決するために、ＩｎＡｓ／Ｎｉ／ＷＳｉ／Ｗ構造の積層体をＧａＡｓ基板上に形成し、その後熱処理を行うことによりオーミック電極を形成する方法が本出願人により提案されている（特開平７−９４４４４号公報）。しかしながら、この方法により形成されるオーミック電極は、ＡｕＧｅ／Ｎｉを用いて形成される従来のオーミック電極と比べて接触抵抗が高いという問題がある。また、オーミック電極を形成するために必要な熱処理の温度も７００〜８００℃程度と高いことから、この熱処理の際に不純物の拡散が起きやすく、不純物の再分布が引き起こされるという問題がある。これは、例えば、バイポーラトランジスタのように狭い領域に高不純物濃度のベース層を形成するときに問題となる。
上述のように、従来のＧａＡｓ系半導体に対するオーミック電極はいずれも不満足なものであるため、実用上満足しうる特性を有するオーミック電極の実現が望まれていた。
発明の開示
従って、この発明の目的は、ＧａＡｓ系半導体その他のIII-Ｖ族化合物半導体に対する、実用的に満足しうる特性を有するオーミック電極を容易に形成することができるオーミック電極形成用積層体およびそれを用いて得られるオーミック電極を提供することにある。
この発明によるオーミック電極形成用積層体は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成ることを特徴とするものである。
また、この発明によるオーミック電極形成用積層体は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜であって、非単結晶半導体層と薄膜との間のエネルギー障壁の高さはIII-Ｖ族化合物半導体基体と薄膜との間のエネルギー障壁の高さよりも低いものから成ることを特徴とするものである。
この発明によるオーミック電極は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成るオーミック電極形成用積層体を熱処理することによって得られることを特徴とするものである。
また、この発明によるオーミック電極は、
III-Ｖ族化合物半導体基体上に形成されたオーミック電極であって、
非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜を有し、上記非単結晶半導体層と上記薄膜との間のエネルギー障壁の高さは上記III-Ｖ族化合物半導体基体と上記薄膜との間のエネルギー障壁の高さよりも低いものから成るオーミック電極形成用積層体を熱処理することによって得られることを特徴とするものである。
この発明において、III-Ｖ族化合物半導体基体には、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどから成る基板または層が含まれる。また、このIII-Ｖ族化合物半導体基体がｎ型である場合、このIII-Ｖ族化合物半導体基体中にはドナーとなる不純物として、例えばＳｉ、Ｇｅ、Ｔｅ、Ｓｎなどが含まれる。これらのドナーとなる不純物は、例えばイオン注入、液相エピタキシー（ＬＰＥ）、分子線エピタキシー（ＭＢＥ）、有機金属気相エピタキシー（ＭＯＶＰＥ）などの方法によりIII-Ｖ族化合物半導体基体中に導入される。
非単結晶半導体層には非単結晶ＩｎxＧａ1-xＡｓ層（ただし、０＜ｘ≦１）などが含まれる。ここで、「非単結晶」とは、単結晶ではなく、多結晶または非晶質であることを意味する。この非単結晶半導体層は、好適には、スパッタリング法により形成されるが、他の方法、例えば真空蒸着法、特に電子ビーム蒸着法によって形成してもよい。この非単結晶半導体層をスパッタリング法により形成する場合には、ターゲットとしてこの非単結晶半導体層と同一の半導体材料から成る単一のターゲットを用いた通常のスパッタリング法を用いることができるほか、この非単結晶半導体層の各構成元素から成る複数のターゲットを用いた同時スパッタリング法を用いることもできる。
III-Ｖ族化合物半導体基体と非単結晶半導体層との間には、非単結晶半導体層のIII-Ｖ族化合物半導体基体に対する濡れ性を向上させるためなどの目的で、例えばＮｉ薄膜のような金属薄膜を形成してもよい。
この発明の典型的な一実施形態においては、非単結晶半導体層上の薄膜は、金属薄膜およびこの金属薄膜上に形成された窒化金属薄膜を有する。この場合、金属薄膜は、より低い温度での熱処理により低い接触抵抗のオーミック電極を形成することができるようにするためなどの理由により用いられる。また、窒化金属薄膜は、熱処理時に非単結晶半導体層の構成元素、例えばＩｎが電極表面側に拡散するのを防止するために用いられる。この窒化金属薄膜上には、オーミック電極のシート抵抗の低減を図るためや、バリアメタルを用いることなくオーミック電極に金属配線を接続することができるようにするためなどの理由により、好適には、窒化金属薄膜に比べて低抗率が低く、しかも配線に用いられる材料との反応が起こりにくい高融点金属薄膜が形成される。ここで、金属薄膜としては、Ｎｉ薄膜、Ａｌ薄膜、Ｃｏ薄膜などを用いることができる。また、窒化金属薄膜としては、ＷＮ薄膜、ＷＳｉＮ薄膜、ＴａＮ薄膜、ＴａＳｉＮ薄膜、ＴｉＮ薄膜、ＴｉＳｉＮ薄膜、ＴｉＯＮ薄膜などを用いることができる。これらの窒化金属薄膜は、結晶質（多結晶など）であっても非晶質であってもよい。さらに、高融点金属薄膜としては、Ｗ薄膜、Ｍｏ薄膜、Ｔａ薄膜などを用いることができる。
上記の高融点金属薄膜上には、オーミック電極のシート抵抗の低減を図り、このオーミック電極を配線としても用いることができるようにするために、配線用金属薄膜、例えばＡｌ薄膜、Ａｌ合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕなど）薄膜、Ａｕ薄膜、Ａｕ／Ｔｉ薄膜などを形成してもよい。
非単結晶半導体層上の薄膜、すなわち金属薄膜、窒化金属薄膜、高融点金属薄膜などは、スパッタリング法や、真空蒸着法、特に電子ビーム蒸着法によって形成することができる。これらの金属薄膜、窒化金属薄膜、高融点金属薄膜などをスパッタリング法により形成する場合には、ターゲットとしてこれらと同一の材料から成る単一のターゲットを用いた通常のスパッタリング法を用いることができるほか、これらの各構成元素から成る複数のターゲットを用いた同時スパッタリング法を用いることもできる。また、これらの金属薄膜、窒化金属薄膜、高融点金属薄膜などを真空蒸着法により形成する場合には、これらと同一の材料から成る単一の蒸着源またはこれらの各構成元素から成る複数の蒸着源を用いることができる。さらに、高融点金属薄膜は、場合によってはＣＶＤ法により形成してもよい。
この発明によれば、上述のオーミック電極形成用積層体をIII-Ｖ族化合物半導体基体上に形成した後、例えば５００〜６００℃程度の温度で熱処理を行うことにより、実用上デバイスに要求される特性、すなわち熱安定性、低接触抵抗、表面の平坦性などの特性を満足するオーミック電極を容易に形成することができる。また、この場合、オーミック電極の形成に必要な熱処理の温度は５００〜６００℃程度と低いので、この熱処理の際に不純物の拡散が起きるのを防止することができ、不純物の再分布を防止することができる。
【図面の簡単な説明】
第１図はオーミック電極材料としてＡｕＧｅ／Ｎｉを用いる従来のオーミック電極の形成方法をＧａＡｓ ＪＦＥＴの製造プロセスにおけるオーミック電極の形式に用いた場合の問題点を説明するための断面図、第２図は理想的なオーミック電極のエネルギーバンド図、第３図は従来のオーミック電極の形成方法において用いられるＩｎＡｓ／Ｎｉ／Ｗ構造のオーミック電極形成用積層体を示す断面図、第４図はこの発明の第１の実施形態によるオーミック電極の形成方法を説明するための断面図、第５図はこの発明の第１の実施形態によるオーミック電極の形成方法により形成されたオーミック電極の接触抵抗の熱処理温度依存性の測定結果の一例を示すグラフ、第６図はこの発明の第１の実施形態によるオーミック電極の形成方法においてオーミック電極形成用積層体を形成した後に５５０℃で１秒間熱処理を行うことによりオーミック電極を形成し、さらに４００℃で１０時間熱処理を行った後のオーミック電極の表面を撮影した光学顕微鏡写真、第７図はこの発明の第１の実施形態によるオーミック電極の形成方法により形成されたオーミック電極の熱安定性の測定結果の一例を示すグラフ、第８図はこの発明の第２の実施形態によるオーミック電極の形成方法において用いられるオーミック電極形成用積層体を示す断面図、第９図はこの発明の第３の実施形態によるオーミック電極の形成方法において用いられるオーミック電極形成用積層体を示す断面図、第１０図はこの発明の第４の実施形態によるＧａＡｓ ＭＥＳＦＥＴの製造方法を説明するための断面図である。
発明を実施するための最良の形態
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
第４図はこの発明の第１の実施形態によるオーミック電極の形成方法を示す。
この第１の実施形態においては、まず、第４図Ａに示すように、ｎ+型ＧａＡｓ基板１上にフォトレジストを塗布した後、このフォトレジストをフォトソリグラフィー法によりパターニングし、形成すべきオーミック電極に対応する部分に開口を有するレジストパターン２を形成する。このレジストパターン２の厚さは、後述の非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の合計の厚さよりも十分に大きくなるように選ばれる。また、このフォトソリグラフィーにおける露光は、例えば縮小投影露光装置（いわゆるステッパー）のような光学式露光装置を用いて行われる。なお、このレジストパターン２の形成は、電子線レジストと電子ビームソリグラフィー法とを用いて行うようにしてもよい。
次に、第４図Ｂに示すように、まず、例えばＩｎ0.7Ｇａ0.3Ａｓをターゲットとして用いたスパッタリング法（例えば、マグネトロンスパッタリング法）により非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３を全面に形成し、引き続いて例えばスパッタリング法や電子ビーム蒸着法によりＮｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６を順次全面に形成する。ここで、スパッタリング法、例えばマグネトロンスパッタリング法により非単結晶ＩｎO.7Ｇａ0.3Ａｓ層３を形成する場合には、成膜室内を例えばベース圧力２×１０-5Ｐａに真空排気した後、この成膜室内にＡｒガスを例えば圧力３×１０-1Ｐａまで導入し、このＡｒガスをＤＣ放電させる。この場合の使用電力は、例えば１５０Ｗである。また、成膜は例えば室温で行われる。このとき、成膜速度は例えば７ｎｍ／分である。さらにまた、スパッタリング法、例えばマグネトロンスパッタリング法によりＷＮ薄膜５を形成する場合には、成膜室内を例えばベース圧力２×１０-5Ｐａに真空排気した後、この成膜室内にＮ2ガスを例えば圧力３×１０-1Ｐａまで導入し、このＮ2ガスをＤＣ放電させる。この場合の使用電力は例えば１５０Ｗであり、成膜は例えば室温で行われる。なお、Ｎ2ガスの代わりにＮ2ガスとＡｒガスとの混合ガスを用いてもよい。また、上に挙げたスパッタリング法はいわゆるＤＣスパッタリング法であるが、場合によっては、このＤＣスパッタリング法の代わりにＲＦスパッタリング法を用いてもよい。
次に、上述のようにして非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６が形成されたｎ+型ＧａＡｓ基板１を例えばアセトンのような有機溶剤に浸けてレジストパターン２を溶解除去することにより、このレジストパターン２上に形成された非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６を除去する。この結果、第４図Ｃに示すように、レジストパターン２の開口部に対応する部分におけるｎ+型ＧａＡｓ基板１上にのみ非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６が残される。
次に、これらの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６、すなわちオーミック電極形成用積層体が形成されたｎ+型ＧａＡｓ基板１を、例えばＲＴＡ（Rapid Thermal Annealing）法や一般的な電気炉による方法により例えば５００〜６００℃で短時間、例えば１秒〜数分間の熱処理を行う。この熱処理の際の雰囲気としては、例えばＮ2ガスや、微量のＨ2ガスを添加したＮ2ガスから成る雰囲気を用いる。この熱処理の結果、第４図Ｄに示すように、オーミック電極７が形成される。
第５図は、この第１の実施形態による方法により形成されたオーミック電極７の接触抵抗の熱処理温度依存性の測定結果の一例を示す。測定に用いた試料は、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、ＷＮ薄膜５およびＷ薄膜６の厚さをそれぞれ１４ｎｍ、２５ｎｍおよび５０ｎｍに固定し、Ｎｉ薄膜４の厚さを９ｎｍ、１０ｎｍおよび１１ｎｍの３水準に変え、これらの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６をｎ+型ＧａＡｓ基板１上に形成した後、ＲＴＡ法により４５０〜６５５℃の範囲で温度を変えて１秒間熱処理を行うことによりオーミック電極を形成したものである。ただし、これらの熱処理の際の雰囲気としては、５％のＨ2ガスが添加されたＮ2ガス雰囲気を用いた。また、ｎ+型ＧａＡｓ基板１としては、（１００）面方位の半絶縁性ＧａＡｓ基板にＳｉをイオン注入してｎ型化した、不純物濃度が２×１０18ｃｍ-3のものを用いた。接触抵抗の測定はＴＬＭ（Transmission Line Method）法により行った。第５図より、熱処理温度が５５０℃のときに接触抵抗は最も低くなり、約０．２Ωｍｍと極めて低い接触抵抗値が得られていることがわかる。
第６図は、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６から成るオーミック電極形成用積層体をｎ+型ＧａＡｓ基板１上に形成した後、ＲＴＡ法により５５０℃で１秒間熱処理を行ってオーミック電極７を形成し、さらに４００℃で１０時間熱処理を行った後のオーミック電極７の表面を撮影した光学顕微鏡写真を示す。ただし、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の厚さはそれぞれ１４ｎｍ、１０ｎｍ、２５ｎｍおよび２５ｎｍである。第６図より、４００℃で１０時間熱処理を行った後の状態におけるオーミック電極７の表面モフォロジーは極めて良好であることのみならず、熱安定性に関しても極めて良好であることがわかる。このように良好な表面モフォロジーが得られる理由は、オーミック電極形成用積層体におけるＷＮ薄膜５の存在により、熱処理時に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３からＩｎが電極表面側に拡散するのが防止されるためである。
また、オーミック電極７を形成した後に試料を４００℃で１０時間熱処理したときのこのオーミック電極７の接触抵抗の経時変化、すなわちオーミック電極７の熱安定性を測定したところ、第７図に示すような結果が得られた。ただし、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の厚さはそれぞれ２５ｎｍ、１０ｎｍ、２５ｎｍおよび５０ｎｍである。第７図においては、比較のために、ＷＮ薄膜を含まないオーミック電極形成用積層体を用いて形成したオーミック電極、具体的には厚さ２５ｎｍの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極、および、厚さ２３ｎｍの非単結晶ＩｎＡｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の熱安定性の測定結果も示してある。
第７図より、厚さ２５ｎｍの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の接触抵抗は、熱処理開始後１時間程度で増加し始めており、熱安定性が悪いことがわかる。また、厚さ２３ｎｍの非単結晶ＩｎＡｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の接触抵抗は、熱処理開始後１０時間経過しても一定値を維持していて熱安定性は良好であるが、接触抵抗は０．４５Ωｍｍ程度とあまり低くはない。これに対し、ＷＮ薄膜を含むオーミック電極形成用積層体を用いて形成したこの第１の実施形態によるオーミック電極７の接触抵抗は、熱処理開始後１０時間経過しても一定値を維持していて熱安定性が良好である上に、接触抵抗も０．２Ωｍｍ程度と極めて低い。ここで、このように良好な熱安定性が得られる理由は、オーミック電極７中には、ＡｕＧｅ／Ｎｉを用いてオーミック電極を形成した場合にこのオーミック電極中に含まれるβ−ＡｕＧａのような低融点の化合物が含まれていないため、および、ＷＮ薄膜５により非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３からＩｎが電極表面側に拡散するのが防止されるためである。
以上のように、この第１の実施形態によれば、ｎ+型ＧａＡｓ基板１上に、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６から成るオーミック電極形成用積層体を形成した後、例えばＲＴＡ法により５００〜６００℃の熱処理を例えば１秒行うことにより、低接触抵抗かつ低膜抵抗で表面の平坦性あるいは表面モフォロジーも良好でさらに熱安定性も良好なオーミック電極７を容易に形成することができる。このオーミック電極７は、第２図に示す理想的なエネルギーバンド構造に近いエネルギーバンド構造を有する。このオーミック電極７はまた、その最上部が高融点金属であるＷから成るため、バリアメタルを用いることなく、金属配線を直接接続することができる。また、オーミック電極７の形成に用いられる非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３は、高速で成膜を行うことができるスパッタリング法により形成しているので、このオーミック電極７を高い生産性で形成することができる。そして、このオーミック電極７の接触抵抗はＡｕＧｅ／Ｎｉを用いて形成される従来のオーミック電極と同等の低い値であることから、このオーミック電極７を用いた半導体素子の特性を損なうこともない。さらに、オーミック電極７の形成に必要な熱処理の温度は５００〜６００℃と低いので、この熱処理の際に不純物の拡散が起き、不純物の再分布が生じるのを有効に防止することができる。
次に、この発明の第２の実施形態について説明する。
この第２の実施形態においては、第１の実施形態において用いた第４図Ｃに示すようなオーミック電極形成用積層体の代わりに、第８図に示すようなオーミック電極形成用積層体を用いる。この第８図に示すオーミック電極形成用積層体が第４図Ｃに示すオーミック電極形成用積層体と異なる点は、Ｗ薄膜６が形成されていないことである。その他のことは、第１の実施形態と同様であるので、説明を省略する。
この第２の実施形態によっても、第１の実施形態とほぼ同様な良好な特性を有するオーミック電極を容易にしかも高い生産性で形成することができる。
次に、この発明の第３の実施形態について説明する。
この第３の実施形態においては、第１の実施形態において用いた第４図Ｃに示すようなオーミック電極形成用積層体の代わりに、第９図に示すようなオーミック電極形成用積層体を用いる。この第９図に示すオーミック電極形成用積層体が第４図Ｃに示すオーミック電極形成用積層体と異なる点は、Ｗ薄膜６上にさらにＡｌ薄膜８が形成されていることである。
この第３の実施形態においては、第４図Ｂに示すと同様にＷ薄膜６まで形成した後、このＷ薄膜６上にＡｌ薄膜８を例えばスパッタリング法や電子ビーム蒸着法により形成する。そして、その後、第１の実施形態で述べたと同様にしてリフトオフを行うことにより、オーミック電極形成部およびｎ+型ＧａＡｓ基板１上に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５、Ｗ薄膜６およびＡｌ薄膜８から成るオーミック電極形成用積層体を形成する。この場合、リフトオフを行いやすくするために、リフトオフに用いるレジストパターンを２層構造にして厚くし、さらにこのレジストパターンが例えばポジ型レジストからなる場合には、下層のレジストパターンに、より感光しやすいレジストを用いるなどの工夫をしてもよい。
この第３の実施形態によれば、オーミック電極形成用積層体の最上層にＡｌ薄膜８が形成されていることにより、このオーミック電極形成用積層体を用いて形成されるオーミック電極７のシート抵抗の低減を図ることができる。これによって、このオーミック電極７をＩＣの配線やキャパシタの電極として用いることができる。また、このため、配線工程が簡略され、設計の自由度が広がるという利点もある。
次に、この発明の第４の実施形態について説明する。
この第４の実施形態においては、ＧａＡｓ ＭＥＳＦＥＴの製造プロセスにおけるオーミック電極の形成に第２の実施形態によるオーミック電極の形成方法を用い、かつ、オーミック電極の形成と同時にゲート電極をも形成する場合について説明する。
すなわち、この第４の実施形態においては、まず、第１０図Ａに示すように、半絶縁性ＧａＡｓ基板９のｎ型チャネル層形成部にドナーとなる不純物を低濃度に選択的にイオン注入するとともに、半絶縁性ＧａＡｓ基板９のソース領域およびドレイン領域形成部にドナーとなる不純物を高濃度に選択的にイオン注入した後、例えば７００〜８００℃の温度で熱処理を行うことにより注入不純物を電気的に活性化してｎ型チャネル層１０、ｎ+型のソース領域１１およびドレイン領域１２を形成する。
次に、第１０図Ｂに示すように、第１の実施形態で述べたと同様なリフトオフ法により、オーミック電極形成部に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３およびＮｉ薄膜４から成る積層体を形成する。
次に、例えばスパッタリング法により全面にＷＮ薄膜を形成した後、このＷＮ薄膜上に、形成すべきゲート電極およびオーミック電極に対応した形状のレジストパターン（図示せず）をソリグラフィー法により形成し、このレジストパターンをマスクとしてＷＮ薄膜を例えばＣＦ4／Ｏ2系のエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）法によりエッチングする。その後、レジストパターンを除去する。これによって、第１０図Ｃに示すように、オーミック電極形成部に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４およびＷＮ薄膜５から成るオーミック電極形成用積層体が形成されるとともに、ｎ型チャネル層１０上にＷＮ薄膜から成るゲート電極１３が形成される。なお、上記のＷＮ薄膜を用いて配線を形成することも可能である。
次に、例えばＲＴＡ法により５００〜６００℃の温度で熱処理を行う。これによって、第１０図Ｄに示すように、第１の実施形態で述べたと同様にしてソース電極またはドレイン電極として用いられるオーミック電極１４、１５が形成され、目的とするＧａＡｓ ＭＥＳＦＥＴが完成される。
以上のように、この第４の実施形態によれば、ソース電極またはドレイン電極として用いて好適な良好な特性を有するオーミック電極１４、１５を容易に形成することができ、しかもこれらのオーミック電極１４、１５の形成に用いられるオーミック電極形成用積層体の形成時にゲート電極１３を同時に形成することができる。これによって、ＧａＡｓ ＭＥＳＦＥＴの製造工程の簡略化を図ることができる。
次に、この発明の第５の実施形態について説明する。
この第５の実施形態においては、ｎ型III-Ｖ族化合物半導体に対するオーミック電極とｐ型III-Ｖ族化合物半導体に対するオーミック電極とを両方とも必要とする半導体素子を製造する場合に、これらのオーミック電極をこの発明によるオーミック電極形成用積層体を用いて同時に形成する。
具体的には、例えば、ＧａＡｓ ＪＦＥＴの製造において、半絶縁性ＧａＡｓ基板中にｐ+型のゲート領域、ｎ型のソース領域およびドレイン領域を形成した後、これらのゲート領域、ソース領域およびドレイン領域上にそれぞれ例えば第１の実施形態と同様なオーミック電極形成用積層体を形成し、その後例えば５００〜６００℃の温度で熱処理を行うことにより、これらのゲート領域、ソース領域およびドレイン領域上にそれぞれのオーミック電極を同時に形成することができる。
また、III-Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）、例えば、エミッタ層にｎ型ＡｌＧａＡｓ層を用い、ベース層にｐ型ＧａＡｓ層を用い、コレクタ層にｎ型ＧａＡｓ層を用い、これらのエミッタ層、ベース層およびコレクタ層に対するオーミック電極が必要なＨＢＴの製造において、これらのエミッタ層、ベース層およびコレクタ層上のオーミック電極形成部に例えば第１の実施形態と同様なオーミック電極形成用積層体を形成し、その後例えば５００〜６００℃の温度で熱処理を行うことにより、これらのエミッタ層、ベース層およびコレクタ層上にそれぞれのオーミック電極を同時に形成することができる。
以上、この発明の実施形態につき具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の第１の実施形態〜第４の実施形態において用いられたＮｉ薄膜４の代わりに、Ｃｏ薄膜またはＡｌ薄膜を用いてもよい。
また、上述の第１の実施形態〜第３の実施形態においては、オーミック電極形成用積層体をリフトオフ法により形成しているが、このオーミック電極形成用積層体は、ｎ+型ＧａＡｓ基板１の全面にこのオーミック電極形成用積層体を構成する層をスパッタリング法などにより順次形成した後にこれらをエッチング法によりオーミック電極の形状にパターニングすることにより形成するようにしてもよい。
さらに、上述の第１の実施形態〜第４の実施形態においては、ＧａＡｓ基板に対するオーミック電極の形成にこの発明を適用した場合について説明したが、例えばエピタキシャル成長などにより形成されたＧａＡｓ層に対するオーミック電極の形成にこの発明を適用することも可能である。
また、この発明は、III-Ｖ族化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）、例えばＡｌＧａＡｓ／ＧａＡｓＨＥＭＴにおけるソース領域およびドレイン領域に対するオーミック電極の形成に適用することも可能である。
以上述べたように、この発明によれば、III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成るオーミック電極形成用積層体を熱処理することによって、III-Ｖ族化合物半導体に対する、実用的に満足しうる特性を有するオーミック電極を容易に形成することができる。
この発明は、オーミック電極形成用積層体およびオーミック電極に関し、特に、III-Ｖ族化合物半導体に対するオーミック電極に適用して好適なものである。
背景技術
化合物半導体を用いたＦＥＴなどのデバイスの高性能化や信頼性の向上を図る上で、オーミック電極の接触抵抗の低減や熱安定性の向上は重要な課題である。しかしながら、化合物半導体、特にＧａＡｓ系半導体などのIII-Ｖ族化合物半導体に対するオーミック電極は、上記の要求を満足するものが得られていないのが現状である。
現在、ＧａＡｓ系半導体に対するオーミック電極の材料として最もよく用いられているものは、ＡｕＧｅ／Ｎｉである。このＡｕＧｅ／Ｎｉをオーミック電極の材料として用いた場合には、４００〜５００℃の熱処理により、ＧａＡｓ系半導体とオーミック接触するオーミック電極を形成することができる。
このようにＡｕＧｅ／Ｎｉをオーミック電極の材料として用いる場合の最も大きな問題は、この材料を用いて形成されるオーミック電極の熱安定性が悪いことである。すなわち、ＡｕＧｅ／Ｎｉ中にＡｕが多量に含まれている（通常用いられるＡｕＧｅ中には８８％のＡｕが含まれている）ことにより、４００℃以上の温度でＧａＡｓとＡｕとが反応してβ−ＡｕＧａ（六方最密（ＨＣＰ）構造で融点Ｔm＝３７５℃）が形成されるため、オーミック電極の接触抵抗は低下するものの、熱安定性は劣化する。その結果、オーミック電極形成後に行われる化学気相成長（ＣＶＤ）などの高温プロセスによりデバイス特性の劣化が引き起こされる。
この問題を第１図に示すＧａＡｓ ＪＦＥＴの製造プロセスを例にとって具体的に説明すると、次のようになる。すなわち、この製造プロセスでは、まず、第１図Ａに示すように、半絶縁性ＧａＡｓ基板１０１中に、ｎ型不純物の選択的なイオン注入およびその後の熱処理によりｎ型チャネル層１０２を形成する。次に、半絶縁性ＧａＡｓ基板１０１の全面にＳｉ3Ｎ4膜のような絶縁性１０３を形成した後、この絶縁膜１０３の所定部分をエッチング除去して開口１０３ａを形成する。この後、この開口１０３ａを通じてｎ型チャネル層１０２中にｐ型不純物としてＺｎを拡散させることによりｐ+型ゲート領域１０４を形成する。次に、ゲート電極材料として全面に例えばＴｉ／Ｐｔ／Ａｕ膜を形成した後、その上にゲート電極に対応する形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＴｉ／Ｐｔ／Ａｕ膜をイオンミリング法によりパターニングする。これによって、第１図Ｂに示すように、ゲート電極１０５が形成される。次に、絶縁膜１０３の所定部分をエッチング除去して開口１０３ｂ、１０３ｃを形成した後、これらの開口１０３ｂ、１０３ｃの部分におけるｎ型チャネル層１０２上に、ＡｕＧｅ／Ｎｉを材料として用いてそれぞれソース電極およびドレイン電極としてのオーミック電極１０６、１０７を形成する。次に、第１図Ｃに示すように、それぞれオーミック電極１０６、１０７と接続された一層目の配線１０８、１０９を形成する。次に、第１図Ｄに示すように、後述の二層目の配線との電気的絶縁のための例えばＳｉ3Ｎ4膜のような層間絶縁膜１１０をＣＶＤ法により全面に形成した後、この層間絶縁膜１１０の所定部分をエッチング除去して開口１１０ａ、１１０ｂを形成する。ここで、この層間絶縁膜１１０をＣＶＤ法により形成する際に４００℃近い高温プロセスを経るため、デバイス特性の劣化が生じるのである。二層目の配線を形成するには、二層目の配線のコンタクト部などを除いた部分の表面に例えばレジスト１１１を形成する。次に、全面に二層目の配線形成用の材料を形成した後、レジスト１１１を除去する。これによって、第１図Ｅに示すように、二層目の配線１１２、１１３がエアーブリッジ配線として形成される。
上述のようにオーミック電極の材料としてＡｕＧｅ／Ｎｉを用いた場合には、上記の問題のほかに、ＧａＡｓとＡｕとの反応によりβ−ＡｕＧａが形成されることにより、オーミック電極の表面の面荒れが生じ、これが後の微細加工を行う上で大きな問題となっている。
これらの問題を解決するため、これまでに種々のオーミック電極材料の研究が行われている。ところで、オーミック接触を考えた場合、最も理想的とされるのは、第２図に示すように、電極金属との界面におけるエネルギー障壁を低下させ、上述のβ−ＡｕＧａのような低融点の化合物を含まない金属でオーミック接触を得ることである。なお、第２図において、ＥcおよびＥvはそれぞれ伝導帯の下端のエネルギーおよび価電子帯の上端のエネルギー、ＥFはフェルミエネルギーを示す。この図２に示す構造のオーミック電極は、有機金属化学気相成長（ＭＯＣＶＤ）法などのエピタキシャル成長法によりＧａＡｓ基板上にＩｎxＧａ1-xＡｓ層を低エネルギー障壁の中間層として形成し、その上に電極金属を形成することにより得られている。しかしながら、このような構造のオーミック電極を得るためにＭＯＣＶＤ装置などのエピタキシャル成長装置を用いることは、プロセスウィンドウを小さくし、また、量産性も悪くする。
このような問題を解決するために、低エネルギー障壁の中間層としてのＩｎＡｓ層をＩｎＡｓをターゲットとして用いたスパッタリング法により形成するとともに、Ｗ薄膜およびＮｉ薄膜は電子ビーム蒸着法を用いて形成して、ＩｎＡｓ／Ｗ構造、ＩｎＡｓ／Ｎｉ／Ｗ構造、Ｎｉ／ＩｎＡｓ／Ｎｉ／Ｗ構造などの積層体をＧａＡｓ基板上に形成し、その後に熱処理を行うことにより、熱安定性が良好なオーミック電極を形成することができることが報告されている（J.Appl.Phys.68,2475(1990)）。第３図はその一例を示し、ｎ型ＧａＡｓ基板２００上にスパッタリング法によりＩｎＡｓ層２０１を形成し、さらにこのＩｎＡｓ層２０１上にＮｉ薄膜２０２およびＷ薄膜２０３を順次形成した後、熱処理を行うことによりオーミック電極を形成する。
この方法は、ＩｎＡｓ層２０１の形成に高速で成膜を行うことができるスパッタリング法を用いているので、非常に量産性に優れている。また、このオーミック電極は、その最上層に高融点金属であるＷ薄膜２０３を用いていることから、このオーミック電極に接続する金属配線の材料としてＡｌ、Ａｕといったあらゆる金属をバリアメタルを用いることなく利用することができるなど、プロセスの自由度も大きい。しかしながら、この方法では、熱処理時に微量のＩｎがＷ薄膜２０３上に拡散することにより、十分に低い接触抵抗を得ることができないという大きな問題を有している。また、熱処理時にＩｎがＷ薄膜２０３上に拡散する結果、オーミック電極の表面が荒れ、モフォロジーが極めて悪くなるという問題もある。
近年、このオーミック電極の表面モフォロジーの問題を解決するために、ＩｎＡｓ／Ｎｉ／ＷＳｉ／Ｗ構造の積層体をＧａＡｓ基板上に形成し、その後熱処理を行うことによりオーミック電極を形成する方法が本出願人により提案されている（特開平７−９４４４４号公報）。しかしながら、この方法により形成されるオーミック電極は、ＡｕＧｅ／Ｎｉを用いて形成される従来のオーミック電極と比べて接触抵抗が高いという問題がある。また、オーミック電極を形成するために必要な熱処理の温度も７００〜８００℃程度と高いことから、この熱処理の際に不純物の拡散が起きやすく、不純物の再分布が引き起こされるという問題がある。これは、例えば、バイポーラトランジスタのように狭い領域に高不純物濃度のベース層を形成するときに問題となる。
上述のように、従来のＧａＡｓ系半導体に対するオーミック電極はいずれも不満足なものであるため、実用上満足しうる特性を有するオーミック電極の実現が望まれていた。
発明の開示
従って、この発明の目的は、ＧａＡｓ系半導体その他のIII-Ｖ族化合物半導体に対する、実用的に満足しうる特性を有するオーミック電極を容易に形成することができるオーミック電極形成用積層体およびそれを用いて得られるオーミック電極を提供することにある。
この発明によるオーミック電極形成用積層体は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成ることを特徴とするものである。
また、この発明によるオーミック電極形成用積層体は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜であって、非単結晶半導体層と薄膜との間のエネルギー障壁の高さはIII-Ｖ族化合物半導体基体と薄膜との間のエネルギー障壁の高さよりも低いものから成ることを特徴とするものである。
この発明によるオーミック電極は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成るオーミック電極形成用積層体を熱処理することによって得られることを特徴とするものである。
また、この発明によるオーミック電極は、
III-Ｖ族化合物半導体基体上に形成されたオーミック電極であって、
非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜を有し、上記非単結晶半導体層と上記薄膜との間のエネルギー障壁の高さは上記III-Ｖ族化合物半導体基体と上記薄膜との間のエネルギー障壁の高さよりも低いものから成るオーミック電極形成用積層体を熱処理することによって得られることを特徴とするものである。
この発明において、III-Ｖ族化合物半導体基体には、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどから成る基板または層が含まれる。また、このIII-Ｖ族化合物半導体基体がｎ型である場合、このIII-Ｖ族化合物半導体基体中にはドナーとなる不純物として、例えばＳｉ、Ｇｅ、Ｔｅ、Ｓｎなどが含まれる。これらのドナーとなる不純物は、例えばイオン注入、液相エピタキシー（ＬＰＥ）、分子線エピタキシー（ＭＢＥ）、有機金属気相エピタキシー（ＭＯＶＰＥ）などの方法によりIII-Ｖ族化合物半導体基体中に導入される。
非単結晶半導体層には非単結晶ＩｎxＧａ1-xＡｓ層（ただし、０＜ｘ≦１）などが含まれる。ここで、「非単結晶」とは、単結晶ではなく、多結晶または非晶質であることを意味する。この非単結晶半導体層は、好適には、スパッタリング法により形成されるが、他の方法、例えば真空蒸着法、特に電子ビーム蒸着法によって形成してもよい。この非単結晶半導体層をスパッタリング法により形成する場合には、ターゲットとしてこの非単結晶半導体層と同一の半導体材料から成る単一のターゲットを用いた通常のスパッタリング法を用いることができるほか、この非単結晶半導体層の各構成元素から成る複数のターゲットを用いた同時スパッタリング法を用いることもできる。
III-Ｖ族化合物半導体基体と非単結晶半導体層との間には、非単結晶半導体層のIII-Ｖ族化合物半導体基体に対する濡れ性を向上させるためなどの目的で、例えばＮｉ薄膜のような金属薄膜を形成してもよい。
この発明の典型的な一実施形態においては、非単結晶半導体層上の薄膜は、金属薄膜およびこの金属薄膜上に形成された窒化金属薄膜を有する。この場合、金属薄膜は、より低い温度での熱処理により低い接触抵抗のオーミック電極を形成することができるようにするためなどの理由により用いられる。また、窒化金属薄膜は、熱処理時に非単結晶半導体層の構成元素、例えばＩｎが電極表面側に拡散するのを防止するために用いられる。この窒化金属薄膜上には、オーミック電極のシート抵抗の低減を図るためや、バリアメタルを用いることなくオーミック電極に金属配線を接続することができるようにするためなどの理由により、好適には、窒化金属薄膜に比べて低抗率が低く、しかも配線に用いられる材料との反応が起こりにくい高融点金属薄膜が形成される。ここで、金属薄膜としては、Ｎｉ薄膜、Ａｌ薄膜、Ｃｏ薄膜などを用いることができる。また、窒化金属薄膜としては、ＷＮ薄膜、ＷＳｉＮ薄膜、ＴａＮ薄膜、ＴａＳｉＮ薄膜、ＴｉＮ薄膜、ＴｉＳｉＮ薄膜、ＴｉＯＮ薄膜などを用いることができる。これらの窒化金属薄膜は、結晶質（多結晶など）であっても非晶質であってもよい。さらに、高融点金属薄膜としては、Ｗ薄膜、Ｍｏ薄膜、Ｔａ薄膜などを用いることができる。
上記の高融点金属薄膜上には、オーミック電極のシート抵抗の低減を図り、このオーミック電極を配線としても用いることができるようにするために、配線用金属薄膜、例えばＡｌ薄膜、Ａｌ合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕなど）薄膜、Ａｕ薄膜、Ａｕ／Ｔｉ薄膜などを形成してもよい。
非単結晶半導体層上の薄膜、すなわち金属薄膜、窒化金属薄膜、高融点金属薄膜などは、スパッタリング法や、真空蒸着法、特に電子ビーム蒸着法によって形成することができる。これらの金属薄膜、窒化金属薄膜、高融点金属薄膜などをスパッタリング法により形成する場合には、ターゲットとしてこれらと同一の材料から成る単一のターゲットを用いた通常のスパッタリング法を用いることができるほか、これらの各構成元素から成る複数のターゲットを用いた同時スパッタリング法を用いることもできる。また、これらの金属薄膜、窒化金属薄膜、高融点金属薄膜などを真空蒸着法により形成する場合には、これらと同一の材料から成る単一の蒸着源またはこれらの各構成元素から成る複数の蒸着源を用いることができる。さらに、高融点金属薄膜は、場合によってはＣＶＤ法により形成してもよい。
この発明によれば、上述のオーミック電極形成用積層体をIII-Ｖ族化合物半導体基体上に形成した後、例えば５００〜６００℃程度の温度で熱処理を行うことにより、実用上デバイスに要求される特性、すなわち熱安定性、低接触抵抗、表面の平坦性などの特性を満足するオーミック電極を容易に形成することができる。また、この場合、オーミック電極の形成に必要な熱処理の温度は５００〜６００℃程度と低いので、この熱処理の際に不純物の拡散が起きるのを防止することができ、不純物の再分布を防止することができる。
【図面の簡単な説明】
第１図はオーミック電極材料としてＡｕＧｅ／Ｎｉを用いる従来のオーミック電極の形成方法をＧａＡｓ ＪＦＥＴの製造プロセスにおけるオーミック電極の形式に用いた場合の問題点を説明するための断面図、第２図は理想的なオーミック電極のエネルギーバンド図、第３図は従来のオーミック電極の形成方法において用いられるＩｎＡｓ／Ｎｉ／Ｗ構造のオーミック電極形成用積層体を示す断面図、第４図はこの発明の第１の実施形態によるオーミック電極の形成方法を説明するための断面図、第５図はこの発明の第１の実施形態によるオーミック電極の形成方法により形成されたオーミック電極の接触抵抗の熱処理温度依存性の測定結果の一例を示すグラフ、第６図はこの発明の第１の実施形態によるオーミック電極の形成方法においてオーミック電極形成用積層体を形成した後に５５０℃で１秒間熱処理を行うことによりオーミック電極を形成し、さらに４００℃で１０時間熱処理を行った後のオーミック電極の表面を撮影した光学顕微鏡写真、第７図はこの発明の第１の実施形態によるオーミック電極の形成方法により形成されたオーミック電極の熱安定性の測定結果の一例を示すグラフ、第８図はこの発明の第２の実施形態によるオーミック電極の形成方法において用いられるオーミック電極形成用積層体を示す断面図、第９図はこの発明の第３の実施形態によるオーミック電極の形成方法において用いられるオーミック電極形成用積層体を示す断面図、第１０図はこの発明の第４の実施形態によるＧａＡｓ ＭＥＳＦＥＴの製造方法を説明するための断面図である。
発明を実施するための最良の形態
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
第４図はこの発明の第１の実施形態によるオーミック電極の形成方法を示す。
この第１の実施形態においては、まず、第４図Ａに示すように、ｎ+型ＧａＡｓ基板１上にフォトレジストを塗布した後、このフォトレジストをフォトソリグラフィー法によりパターニングし、形成すべきオーミック電極に対応する部分に開口を有するレジストパターン２を形成する。このレジストパターン２の厚さは、後述の非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の合計の厚さよりも十分に大きくなるように選ばれる。また、このフォトソリグラフィーにおける露光は、例えば縮小投影露光装置（いわゆるステッパー）のような光学式露光装置を用いて行われる。なお、このレジストパターン２の形成は、電子線レジストと電子ビームソリグラフィー法とを用いて行うようにしてもよい。
次に、第４図Ｂに示すように、まず、例えばＩｎ0.7Ｇａ0.3Ａｓをターゲットとして用いたスパッタリング法（例えば、マグネトロンスパッタリング法）により非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３を全面に形成し、引き続いて例えばスパッタリング法や電子ビーム蒸着法によりＮｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６を順次全面に形成する。ここで、スパッタリング法、例えばマグネトロンスパッタリング法により非単結晶ＩｎO.7Ｇａ0.3Ａｓ層３を形成する場合には、成膜室内を例えばベース圧力２×１０-5Ｐａに真空排気した後、この成膜室内にＡｒガスを例えば圧力３×１０-1Ｐａまで導入し、このＡｒガスをＤＣ放電させる。この場合の使用電力は、例えば１５０Ｗである。また、成膜は例えば室温で行われる。このとき、成膜速度は例えば７ｎｍ／分である。さらにまた、スパッタリング法、例えばマグネトロンスパッタリング法によりＷＮ薄膜５を形成する場合には、成膜室内を例えばベース圧力２×１０-5Ｐａに真空排気した後、この成膜室内にＮ2ガスを例えば圧力３×１０-1Ｐａまで導入し、このＮ2ガスをＤＣ放電させる。この場合の使用電力は例えば１５０Ｗであり、成膜は例えば室温で行われる。なお、Ｎ2ガスの代わりにＮ2ガスとＡｒガスとの混合ガスを用いてもよい。また、上に挙げたスパッタリング法はいわゆるＤＣスパッタリング法であるが、場合によっては、このＤＣスパッタリング法の代わりにＲＦスパッタリング法を用いてもよい。
次に、上述のようにして非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６が形成されたｎ+型ＧａＡｓ基板１を例えばアセトンのような有機溶剤に浸けてレジストパターン２を溶解除去することにより、このレジストパターン２上に形成された非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６を除去する。この結果、第４図Ｃに示すように、レジストパターン２の開口部に対応する部分におけるｎ+型ＧａＡｓ基板１上にのみ非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６が残される。
次に、これらの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６、すなわちオーミック電極形成用積層体が形成されたｎ+型ＧａＡｓ基板１を、例えばＲＴＡ（Rapid Thermal Annealing）法や一般的な電気炉による方法により例えば５００〜６００℃で短時間、例えば１秒〜数分間の熱処理を行う。この熱処理の際の雰囲気としては、例えばＮ2ガスや、微量のＨ2ガスを添加したＮ2ガスから成る雰囲気を用いる。この熱処理の結果、第４図Ｄに示すように、オーミック電極７が形成される。
第５図は、この第１の実施形態による方法により形成されたオーミック電極７の接触抵抗の熱処理温度依存性の測定結果の一例を示す。測定に用いた試料は、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、ＷＮ薄膜５およびＷ薄膜６の厚さをそれぞれ１４ｎｍ、２５ｎｍおよび５０ｎｍに固定し、Ｎｉ薄膜４の厚さを９ｎｍ、１０ｎｍおよび１１ｎｍの３水準に変え、これらの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６をｎ+型ＧａＡｓ基板１上に形成した後、ＲＴＡ法により４５０〜６５５℃の範囲で温度を変えて１秒間熱処理を行うことによりオーミック電極を形成したものである。ただし、これらの熱処理の際の雰囲気としては、５％のＨ2ガスが添加されたＮ2ガス雰囲気を用いた。また、ｎ+型ＧａＡｓ基板１としては、（１００）面方位の半絶縁性ＧａＡｓ基板にＳｉをイオン注入してｎ型化した、不純物濃度が２×１０18ｃｍ-3のものを用いた。接触抵抗の測定はＴＬＭ（Transmission Line Method）法により行った。第５図より、熱処理温度が５５０℃のときに接触抵抗は最も低くなり、約０．２Ωｍｍと極めて低い接触抵抗値が得られていることがわかる。
第６図は、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６から成るオーミック電極形成用積層体をｎ+型ＧａＡｓ基板１上に形成した後、ＲＴＡ法により５５０℃で１秒間熱処理を行ってオーミック電極７を形成し、さらに４００℃で１０時間熱処理を行った後のオーミック電極７の表面を撮影した光学顕微鏡写真を示す。ただし、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の厚さはそれぞれ１４ｎｍ、１０ｎｍ、２５ｎｍおよび２５ｎｍである。第６図より、４００℃で１０時間熱処理を行った後の状態におけるオーミック電極７の表面モフォロジーは極めて良好であることのみならず、熱安定性に関しても極めて良好であることがわかる。このように良好な表面モフォロジーが得られる理由は、オーミック電極形成用積層体におけるＷＮ薄膜５の存在により、熱処理時に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３からＩｎが電極表面側に拡散するのが防止されるためである。
また、オーミック電極７を形成した後に試料を４００℃で１０時間熱処理したときのこのオーミック電極７の接触抵抗の経時変化、すなわちオーミック電極７の熱安定性を測定したところ、第７図に示すような結果が得られた。ただし、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の厚さはそれぞれ２５ｎｍ、１０ｎｍ、２５ｎｍおよび５０ｎｍである。第７図においては、比較のために、ＷＮ薄膜を含まないオーミック電極形成用積層体を用いて形成したオーミック電極、具体的には厚さ２５ｎｍの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極、および、厚さ２３ｎｍの非単結晶ＩｎＡｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の熱安定性の測定結果も示してある。
第７図より、厚さ２５ｎｍの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の接触抵抗は、熱処理開始後１時間程度で増加し始めており、熱安定性が悪いことがわかる。また、厚さ２３ｎｍの非単結晶ＩｎＡｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の接触抵抗は、熱処理開始後１０時間経過しても一定値を維持していて熱安定性は良好であるが、接触抵抗は０．４５Ωｍｍ程度とあまり低くはない。これに対し、ＷＮ薄膜を含むオーミック電極形成用積層体を用いて形成したこの第１の実施形態によるオーミック電極７の接触抵抗は、熱処理開始後１０時間経過しても一定値を維持していて熱安定性が良好である上に、接触抵抗も０．２Ωｍｍ程度と極めて低い。ここで、このように良好な熱安定性が得られる理由は、オーミック電極７中には、ＡｕＧｅ／Ｎｉを用いてオーミック電極を形成した場合にこのオーミック電極中に含まれるβ−ＡｕＧａのような低融点の化合物が含まれていないため、および、ＷＮ薄膜５により非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３からＩｎが電極表面側に拡散するのが防止されるためである。
以上のように、この第１の実施形態によれば、ｎ+型ＧａＡｓ基板１上に、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６から成るオーミック電極形成用積層体を形成した後、例えばＲＴＡ法により５００〜６００℃の熱処理を例えば１秒行うことにより、低接触抵抗かつ低膜抵抗で表面の平坦性あるいは表面モフォロジーも良好でさらに熱安定性も良好なオーミック電極７を容易に形成することができる。このオーミック電極７は、第２図に示す理想的なエネルギーバンド構造に近いエネルギーバンド構造を有する。このオーミック電極７はまた、その最上部が高融点金属であるＷから成るため、バリアメタルを用いることなく、金属配線を直接接続することができる。また、オーミック電極７の形成に用いられる非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３は、高速で成膜を行うことができるスパッタリング法により形成しているので、このオーミック電極７を高い生産性で形成することができる。そして、このオーミック電極７の接触抵抗はＡｕＧｅ／Ｎｉを用いて形成される従来のオーミック電極と同等の低い値であることから、このオーミック電極７を用いた半導体素子の特性を損なうこともない。さらに、オーミック電極７の形成に必要な熱処理の温度は５００〜６００℃と低いので、この熱処理の際に不純物の拡散が起き、不純物の再分布が生じるのを有効に防止することができる。
次に、この発明の第２の実施形態について説明する。
この第２の実施形態においては、第１の実施形態において用いた第４図Ｃに示すようなオーミック電極形成用積層体の代わりに、第８図に示すようなオーミック電極形成用積層体を用いる。この第８図に示すオーミック電極形成用積層体が第４図Ｃに示すオーミック電極形成用積層体と異なる点は、Ｗ薄膜６が形成されていないことである。その他のことは、第１の実施形態と同様であるので、説明を省略する。
この第２の実施形態によっても、第１の実施形態とほぼ同様な良好な特性を有するオーミック電極を容易にしかも高い生産性で形成することができる。
次に、この発明の第３の実施形態について説明する。
この第３の実施形態においては、第１の実施形態において用いた第４図Ｃに示すようなオーミック電極形成用積層体の代わりに、第９図に示すようなオーミック電極形成用積層体を用いる。この第９図に示すオーミック電極形成用積層体が第４図Ｃに示すオーミック電極形成用積層体と異なる点は、Ｗ薄膜６上にさらにＡｌ薄膜８が形成されていることである。
この第３の実施形態においては、第４図Ｂに示すと同様にＷ薄膜６まで形成した後、このＷ薄膜６上にＡｌ薄膜８を例えばスパッタリング法や電子ビーム蒸着法により形成する。そして、その後、第１の実施形態で述べたと同様にしてリフトオフを行うことにより、オーミック電極形成部およびｎ+型ＧａＡｓ基板１上に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５、Ｗ薄膜６およびＡｌ薄膜８から成るオーミック電極形成用積層体を形成する。この場合、リフトオフを行いやすくするために、リフトオフに用いるレジストパターンを２層構造にして厚くし、さらにこのレジストパターンが例えばポジ型レジストからなる場合には、下層のレジストパターンに、より感光しやすいレジストを用いるなどの工夫をしてもよい。
この第３の実施形態によれば、オーミック電極形成用積層体の最上層にＡｌ薄膜８が形成されていることにより、このオーミック電極形成用積層体を用いて形成されるオーミック電極７のシート抵抗の低減を図ることができる。これによって、このオーミック電極７をＩＣの配線やキャパシタの電極として用いることができる。また、このため、配線工程が簡略され、設計の自由度が広がるという利点もある。
次に、この発明の第４の実施形態について説明する。
この第４の実施形態においては、ＧａＡｓ ＭＥＳＦＥＴの製造プロセスにおけるオーミック電極の形成に第２の実施形態によるオーミック電極の形成方法を用い、かつ、オーミック電極の形成と同時にゲート電極をも形成する場合について説明する。
すなわち、この第４の実施形態においては、まず、第１０図Ａに示すように、半絶縁性ＧａＡｓ基板９のｎ型チャネル層形成部にドナーとなる不純物を低濃度に選択的にイオン注入するとともに、半絶縁性ＧａＡｓ基板９のソース領域およびドレイン領域形成部にドナーとなる不純物を高濃度に選択的にイオン注入した後、例えば７００〜８００℃の温度で熱処理を行うことにより注入不純物を電気的に活性化してｎ型チャネル層１０、ｎ+型のソース領域１１およびドレイン領域１２を形成する。
次に、第１０図Ｂに示すように、第１の実施形態で述べたと同様なリフトオフ法により、オーミック電極形成部に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３およびＮｉ薄膜４から成る積層体を形成する。
次に、例えばスパッタリング法により全面にＷＮ薄膜を形成した後、このＷＮ薄膜上に、形成すべきゲート電極およびオーミック電極に対応した形状のレジストパターン（図示せず）をソリグラフィー法により形成し、このレジストパターンをマスクとしてＷＮ薄膜を例えばＣＦ4／Ｏ2系のエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）法によりエッチングする。その後、レジストパターンを除去する。これによって、第１０図Ｃに示すように、オーミック電極形成部に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４およびＷＮ薄膜５から成るオーミック電極形成用積層体が形成されるとともに、ｎ型チャネル層１０上にＷＮ薄膜から成るゲート電極１３が形成される。なお、上記のＷＮ薄膜を用いて配線を形成することも可能である。
次に、例えばＲＴＡ法により５００〜６００℃の温度で熱処理を行う。これによって、第１０図Ｄに示すように、第１の実施形態で述べたと同様にしてソース電極またはドレイン電極として用いられるオーミック電極１４、１５が形成され、目的とするＧａＡｓ ＭＥＳＦＥＴが完成される。
以上のように、この第４の実施形態によれば、ソース電極またはドレイン電極として用いて好適な良好な特性を有するオーミック電極１４、１５を容易に形成することができ、しかもこれらのオーミック電極１４、１５の形成に用いられるオーミック電極形成用積層体の形成時にゲート電極１３を同時に形成することができる。これによって、ＧａＡｓ ＭＥＳＦＥＴの製造工程の簡略化を図ることができる。
次に、この発明の第５の実施形態について説明する。
この第５の実施形態においては、ｎ型III-Ｖ族化合物半導体に対するオーミック電極とｐ型III-Ｖ族化合物半導体に対するオーミック電極とを両方とも必要とする半導体素子を製造する場合に、これらのオーミック電極をこの発明によるオーミック電極形成用積層体を用いて同時に形成する。
具体的には、例えば、ＧａＡｓ ＪＦＥＴの製造において、半絶縁性ＧａＡｓ基板中にｐ+型のゲート領域、ｎ型のソース領域およびドレイン領域を形成した後、これらのゲート領域、ソース領域およびドレイン領域上にそれぞれ例えば第１の実施形態と同様なオーミック電極形成用積層体を形成し、その後例えば５００〜６００℃の温度で熱処理を行うことにより、これらのゲート領域、ソース領域およびドレイン領域上にそれぞれのオーミック電極を同時に形成することができる。
また、III-Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）、例えば、エミッタ層にｎ型ＡｌＧａＡｓ層を用い、ベース層にｐ型ＧａＡｓ層を用い、コレクタ層にｎ型ＧａＡｓ層を用い、これらのエミッタ層、ベース層およびコレクタ層に対するオーミック電極が必要なＨＢＴの製造において、これらのエミッタ層、ベース層およびコレクタ層上のオーミック電極形成部に例えば第１の実施形態と同様なオーミック電極形成用積層体を形成し、その後例えば５００〜６００℃の温度で熱処理を行うことにより、これらのエミッタ層、ベース層およびコレクタ層上にそれぞれのオーミック電極を同時に形成することができる。
以上、この発明の実施形態につき具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の第１の実施形態〜第４の実施形態において用いられたＮｉ薄膜４の代わりに、Ｃｏ薄膜またはＡｌ薄膜を用いてもよい。
また、上述の第１の実施形態〜第３の実施形態においては、オーミック電極形成用積層体をリフトオフ法により形成しているが、このオーミック電極形成用積層体は、ｎ+型ＧａＡｓ基板１の全面にこのオーミック電極形成用積層体を構成する層をスパッタリング法などにより順次形成した後にこれらをエッチング法によりオーミック電極の形状にパターニングすることにより形成するようにしてもよい。
さらに、上述の第１の実施形態〜第４の実施形態においては、ＧａＡｓ基板に対するオーミック電極の形成にこの発明を適用した場合について説明したが、例えばエピタキシャル成長などにより形成されたＧａＡｓ層に対するオーミック電極の形成にこの発明を適用することも可能である。
また、この発明は、III-Ｖ族化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）、例えばＡｌＧａＡｓ／ＧａＡｓＨＥＭＴにおけるソース領域およびドレイン領域に対するオーミック電極の形成に適用することも可能である。
以上述べたように、この発明によれば、III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成るオーミック電極形成用積層体を熱処理することによって、III-Ｖ族化合物半導体に対する、実用的に満足しうる特性を有するオーミック電極を容易に形成することができる。
Claims (17)
- III-Ｖ族化合物半導体基体上に順次形成された、Ｉｎを含む非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜であって、上記非単結晶半導体層と上記薄膜との間のエネルギー障壁の高さは上記III-Ｖ族化合物半導体基体と上記薄膜との間のエネルギー障壁の高さよりも低いものから成ることを特徴とするオーミック電極形成用積層体。
- 上記III-Ｖ族化合物半導体基体はＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＡｓから成ることを特徴とする請求項１記載のオーミック電極形成用積層体。
- 上記非単結晶半導体層は非単結晶ＩｎxＧａ1-xＡｓ層（０＜ｘ≦１）であることを特徴とする請求項１記載のオーミック電極形成用積層体。
- 上記薄膜は金属薄膜および上記金属薄膜上に形成された窒化金属薄膜を有することを特徴とする請求項１記載のオーミック電極形成用積層体。
- 上記窒化金属薄膜上にさらに高融点金属薄膜が形成されていることを特徴とする請求項４記載のオーミック電極形成用積層体。
- 上記高融点金属薄膜上にさらに配線用金属薄膜が形成されていることを特徴とする請求項５記載のオーミック電極形成用積層体。
- 上記金属薄膜はＮｉ薄膜、Ｃｏ薄膜またはＡｌ薄膜であり、上記窒化金属薄膜はＷＮ薄膜、ＷＳｉＮ薄膜、ＴａＮ薄膜、ＴａＳｉＮ薄膜、ＴｉＮ薄膜、ＴｉＳｉＮ薄膜またはＴｉＯＮ薄膜であることを特徴とする請求項４記載のオーミック電極形成用積層体。
- 上記高融点金属薄膜はＷ薄膜、Ｔａ薄膜またはＭｏ薄膜であることを特徴とする請求項５記載のオーミック電極形成用積層体。
- III-Ｖ族化合物半導体基体上に順次形成された、Ｉｎを含む非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜であって、上記非単結晶半導体層と上記薄膜との間のエネルギー障壁の高さは上記III-Ｖ族化合物半導体基体と上記薄膜との間のエネルギー障壁の高さよりも低いものから成るオーミック電極形成用積層体を熱処理することによって得られることを特徴とするオーミック電極。
- 上記オーミック電極形成用積層体を熱処理する温度は５００〜６００℃であることを特徴とする請求項９記載のオーミック電極。
- 上記III-Ｖ族化合物半導体基体はＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＡｓから成る上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項９記載のオーミック電極。
- 上記非単結晶半導体層は非単結晶Ｉｎ x Ｇａ 1-x Ａｓ層（０＜ｘ≦１）である上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項９記載のオーミック電極。
- 上記薄膜は金属薄膜および上記金属薄膜上に形成された窒化金属薄膜を有することを特徴とする請求項９記載のオーミック電極。
- 上記窒化金属薄膜上にさらに高融点金属薄膜が形成されている上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項１３記載のオーミック電極。
- 上記高融点金属薄膜上にさらに配線用金属薄膜が形成されている上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項１４記載のオーミック電極。
- 上記金属薄膜はＮｉ薄膜、Ｃｏ薄膜またはＡｌ薄膜であり、上記窒化金属薄膜はＷＮ薄膜、ＷＳｉＮ薄膜、ＴａＮ薄膜、ＴａＳｉＮ薄膜、ＴｉＮ薄膜、ＴｉＳｉＮ薄膜またはＴｉＯＮ薄膜である上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項１３記載のオーミック電極。
- 上記高融点金属薄膜はＷ薄膜、Ｔａ薄膜またはＭｏ薄膜である上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項１４記載のオーミック電極。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23912095 | 1995-08-24 | ||
| PCT/JP1996/002318 WO1997008744A1 (fr) | 1995-08-24 | 1996-08-20 | Lamine permettant de former une electrode ohmique et electrode ohmique |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP4048284B2 true JP4048284B2 (ja) | 2008-02-20 |
Family
ID=17040094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51010097A Expired - Fee Related JP4048284B2 (ja) | 1995-08-24 | 1996-08-20 | オーミック電極形成用積層体およびオーミック電極 |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US20040238891A1 (ja) |
| EP (1) | EP0789387B1 (ja) |
| JP (1) | JP4048284B2 (ja) |
| KR (1) | KR970707572A (ja) |
| CN (1) | CN1107339C (ja) |
| AT (1) | ATE209394T1 (ja) |
| AU (1) | AU6709996A (ja) |
| BR (1) | BR9606606A (ja) |
| CA (1) | CA2203557A1 (ja) |
| DE (1) | DE69617192T2 (ja) |
| ES (1) | ES2165515T3 (ja) |
| MY (1) | MY118640A (ja) |
| TW (1) | TW307926B (ja) |
| WO (1) | WO1997008744A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040214417A1 (en) * | 2003-03-11 | 2004-10-28 | Paul Rich | Methods of forming tungsten or tungsten containing films |
| US20050175770A1 (en) * | 2004-02-10 | 2005-08-11 | Eastman Kodak Company | Fabricating an electrode for use in organic electronic devices |
| CN100479102C (zh) * | 2006-08-29 | 2009-04-15 | 中国科学院声学研究所 | 一种图形化铂/钛金属薄膜的剥离制备方法 |
| JP5621228B2 (ja) * | 2009-08-27 | 2014-11-12 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP5437114B2 (ja) * | 2010-03-02 | 2014-03-12 | 次世代パワーデバイス技術研究組合 | 半導体トランジスタの製造方法 |
| JP2011204717A (ja) * | 2010-03-24 | 2011-10-13 | Sanken Electric Co Ltd | 化合物半導体装置 |
| JP5674106B2 (ja) * | 2010-09-30 | 2015-02-25 | 国立大学法人 東京大学 | 半導体デバイス、その製造方法及び集積回路 |
| CN102306626B (zh) * | 2011-09-09 | 2013-06-12 | 电子科技大学 | 半导体异质结场效应晶体管栅结构的制备方法 |
| US9422621B2 (en) | 2013-10-30 | 2016-08-23 | Skyworks Solutions, Inc. | Refractory metal barrier in semiconductor devices |
| EP2881982B1 (en) * | 2013-12-05 | 2019-09-04 | IMEC vzw | Method for fabricating cmos compatible contact layers in semiconductor devices |
| US10096550B2 (en) | 2017-02-21 | 2018-10-09 | Raytheon Company | Nitride structure having gold-free contact and methods for forming such structures |
| US10224285B2 (en) | 2017-02-21 | 2019-03-05 | Raytheon Company | Nitride structure having gold-free contact and methods for forming such structures |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166556A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | ｎ型ＧａＡｓオーム性電極およびその形成方法 |
| US4833042A (en) * | 1988-01-27 | 1989-05-23 | Rockwell International Corporation | Nonalloyed ohmic contacts for n type gallium arsenide |
| SE465211B (sv) * | 1990-01-10 | 1991-08-12 | Bahco Verktyg Ab | Batteridrivet handverktyg |
| US5027187A (en) * | 1990-03-22 | 1991-06-25 | Harris Corporation | Polycrystalline silicon ohmic contacts to group III-arsenide compound semiconductors |
| US5089438A (en) * | 1991-04-26 | 1992-02-18 | At&T Bell Laboratories | Method of making an article comprising a TiNx layer |
| JP3180501B2 (ja) * | 1993-03-12 | 2001-06-25 | ソニー株式会社 | オーミック電極の形成方法 |
| JP3584481B2 (ja) * | 1993-09-21 | 2004-11-04 | ソニー株式会社 | オーミック電極の形成方法およびオーミック電極形成用積層体 |
| JPH1166556A (ja) * | 1997-08-14 | 1999-03-09 | Hightech Syst:Kk | 磁気カード用テープ及び穴開け機 |
-
1996
- 1996-08-20 US US08/809,463 patent/US20040238891A1/en not_active Abandoned
- 1996-08-20 MY MYPI96003429A patent/MY118640A/en unknown
- 1996-08-20 AT AT96927199T patent/ATE209394T1/de not_active IP Right Cessation
- 1996-08-20 BR BR9606606A patent/BR9606606A/pt not_active Application Discontinuation
- 1996-08-20 AU AU67099/96A patent/AU6709996A/en not_active Abandoned
- 1996-08-20 DE DE69617192T patent/DE69617192T2/de not_active Expired - Fee Related
- 1996-08-20 ES ES96927199T patent/ES2165515T3/es not_active Expired - Lifetime
- 1996-08-20 JP JP51010097A patent/JP4048284B2/ja not_active Expired - Fee Related
- 1996-08-20 CN CN96191112A patent/CN1107339C/zh not_active Expired - Fee Related
- 1996-08-20 TW TW085110148A patent/TW307926B/zh active
- 1996-08-20 WO PCT/JP1996/002318 patent/WO1997008744A1/ja not_active Application Discontinuation
- 1996-08-20 EP EP96927199A patent/EP0789387B1/en not_active Expired - Lifetime
- 1996-08-20 CA CA002203557A patent/CA2203557A1/en not_active Abandoned
- 1996-08-20 KR KR1019970702664A patent/KR970707572A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69617192T2 (de) | 2002-07-18 |
| BR9606606A (pt) | 1997-09-16 |
| ES2165515T3 (es) | 2002-03-16 |
| TW307926B (ja) | 1997-06-11 |
| CN1165583A (zh) | 1997-11-19 |
| US20040238891A1 (en) | 2004-12-02 |
| CN1107339C (zh) | 2003-04-30 |
| ATE209394T1 (de) | 2001-12-15 |
| AU6709996A (en) | 1997-03-19 |
| KR970707572A (ko) | 1997-12-01 |
| EP0789387A4 (ja) | 1997-09-03 |
| EP0789387B1 (en) | 2001-11-21 |
| WO1997008744A1 (fr) | 1997-03-06 |
| DE69617192D1 (de) | 2002-01-03 |
| MX9702916A (es) | 1997-09-30 |
| EP0789387A1 (en) | 1997-08-13 |
| CA2203557A1 (en) | 1997-03-06 |
| MY118640A (en) | 2004-12-31 |
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| JPH05160388A (ja) | 化合物半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041224 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070718 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071105 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |