JPH0883896A - ｐ型化合物半導体用オーミック電極及びそれを用いたバイポーラトランジスタ、並びにそれらの製造方法 - Google Patents
ｐ型化合物半導体用オーミック電極及びそれを用いたバイポーラトランジスタ、並びにそれらの製造方法Info
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- JPH0883896A JPH0883896A JP4583695A JP4583695A JPH0883896A JP H0883896 A JPH0883896 A JP H0883896A JP 4583695 A JP4583695 A JP 4583695A JP 4583695 A JP4583695 A JP 4583695A JP H0883896 A JPH0883896 A JP H0883896A
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Abstract
(57)【要約】
【目的】 ｎ型オーミック電極と同じ熱処理条件で形成
できる、低接触抵抗率を備えたｐ型オーミック電極を提
供する。 【構成】 ｐ型ＧａＡｓ層２上にニッケル膜（厚さ：５
ｎｍ）１４、チタン膜（５ｎｍ）１５、白金膜（５ｎ
ｍ）１６、チタン膜（３０ｎｍ）１７、白金膜（１００
ｎｍ）１８を連続して堆積する。その後、４００℃で１
０分程度熱処理することにより、ｐ型オーミック電極４
がｐ型ＧａＡｓ層２上に形成できる。
できる、低接触抵抗率を備えたｐ型オーミック電極を提
供する。 【構成】 ｐ型ＧａＡｓ層２上にニッケル膜（厚さ：５
ｎｍ）１４、チタン膜（５ｎｍ）１５、白金膜（５ｎ
ｍ）１６、チタン膜（３０ｎｍ）１７、白金膜（１００
ｎｍ）１８を連続して堆積する。その後、４００℃で１
０分程度熱処理することにより、ｐ型オーミック電極４
がｐ型ＧａＡｓ層２上に形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、ｐ型の導電性を有する
ＩＩＩ−Ｖ族化合物半導体用の低抵抗オーミック電極及
びこのオーミック電極を用いたバイポーラトランジスタ
に関し、またそれらの製造方法に関する。
ＩＩＩ−Ｖ族化合物半導体用の低抵抗オーミック電極及
びこのオーミック電極を用いたバイポーラトランジスタ
に関し、またそれらの製造方法に関する。
【０００２】
【従来の技術】ｐ型高濃度ＧａＡｓ層用の低抵抗オーミ
ック電極として、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ電極が注目さ
れている(H.Okada他、Japanese Jounal of Applied Phi
sics Vol.30, 1991, pp.L558-L560)。このオーミック電
極はＰｔ膜、Ｔｉ膜、Ｐｔ膜、及びＡｕ膜がｐ型高濃度
ＧａＡｓ基板上に順に積層された構造を備えている。Ｐ
ｔのショットキー障壁高さはｐ型ＧａＡｓに対して低い
ので、この構造において、最下層のＰｔ層は電極の接触
抵抗を下げる働きをする。中間層のＴｉ層及びＰｔ層は
Ｇａ及びＡｓと上層のＡｕ層とが相互に拡散するのを防
止する働きをする。
ック電極として、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ電極が注目さ
れている(H.Okada他、Japanese Jounal of Applied Phi
sics Vol.30, 1991, pp.L558-L560)。このオーミック電
極はＰｔ膜、Ｔｉ膜、Ｐｔ膜、及びＡｕ膜がｐ型高濃度
ＧａＡｓ基板上に順に積層された構造を備えている。Ｐ
ｔのショットキー障壁高さはｐ型ＧａＡｓに対して低い
ので、この構造において、最下層のＰｔ層は電極の接触
抵抗を下げる働きをする。中間層のＴｉ層及びＰｔ層は
Ｇａ及びＡｓと上層のＡｕ層とが相互に拡散するのを防
止する働きをする。
【０００３】この構造の電極をバイポーラトランジスタ
のベース電極として用いて、３５０℃で熱処理すること
により、極めて低いベース抵抗が得られ、その結果、優
れた高周波特性のバイポーラトランジスタが得られるこ
とが報告されている（Extended Abstracts of the 1993
International Conference on Solid State Devicesan
d Materials, pp.1062-1064）。
のベース電極として用いて、３５０℃で熱処理すること
により、極めて低いベース抵抗が得られ、その結果、優
れた高周波特性のバイポーラトランジスタが得られるこ
とが報告されている（Extended Abstracts of the 1993
International Conference on Solid State Devicesan
d Materials, pp.1062-1064）。
【０００４】また、ｎ型Ｓｉ用の低接触抵抗を備えた電
極として、Ｎｉ／Ｔｉ／Ａｇ構造の電極も知られている
（特開昭62-234322号公報）。
極として、Ｎｉ／Ｔｉ／Ａｇ構造の電極も知られている
（特開昭62-234322号公報）。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
オーミック電極では比較的低い温度でアロイすることに
より、低抵抗のオーミック接触を形成することができる
ことが特徴であるため、上述のオーミック電極を約３５
０℃以上の温度に放置した場合、オーミック接触の抵抗
が増大するという問題があった。発明者らの実験によれ
ば、図１０に示すようにＰｔ／Ｔｉ／Ｐｔ／Ａｕ電極は
約３５０℃の熱処理で接触抵抗が最小になり、それ以上
の温度では接触抵抗が増大する。その理由は、４００℃
程度の熱処理でＰｔＡｓ2等の接触抵抗を増加させる化
合物が生成されるからであると考えられる。特に、オー
ミック電極を形成するｐ型半導体層がヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）のベース層のように薄い場
合、ＰｔＡｓ2等がｐ型半導体中の表面から深い部分に
まで生成される。その結果、その下のｐ型半導体層が薄
くなり、接触抵抗は更に大きく増加するという問題が生
じる。
オーミック電極では比較的低い温度でアロイすることに
より、低抵抗のオーミック接触を形成することができる
ことが特徴であるため、上述のオーミック電極を約３５
０℃以上の温度に放置した場合、オーミック接触の抵抗
が増大するという問題があった。発明者らの実験によれ
ば、図１０に示すようにＰｔ／Ｔｉ／Ｐｔ／Ａｕ電極は
約３５０℃の熱処理で接触抵抗が最小になり、それ以上
の温度では接触抵抗が増大する。その理由は、４００℃
程度の熱処理でＰｔＡｓ2等の接触抵抗を増加させる化
合物が生成されるからであると考えられる。特に、オー
ミック電極を形成するｐ型半導体層がヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）のベース層のように薄い場
合、ＰｔＡｓ2等がｐ型半導体中の表面から深い部分に
まで生成される。その結果、その下のｐ型半導体層が薄
くなり、接触抵抗は更に大きく増加するという問題が生
じる。
【０００６】また、バイポーラトランジスタの製造にお
いて以下のような問題が生じる。
いて以下のような問題が生じる。
【０００７】発明者らの実験によれば、ＨＢＴのコレク
タ電極として一般的に用いられるＡｕＧｅ／Ｎｉ系ｎ型
オーミック電極は、図１１に示すように、約４００℃で
接触抵抗が最小となる。従って、ＨＢＴの製造工程にお
いて、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極とＡ
ｕＧｅ／Ｎｉ系コレクタ電極の接触抵抗をそれぞれ最小
にするには、コレクタ電極を形成して４００℃で熱処理
後、ベース電極を形成して３５０℃で熱処理を行う必要
がある。この結果、ＨＢＴの製造工程において、ベース
電極形成後にコレクタ電極を形成することができなくな
り、プロセスの自由度がなくなるという問題と、ベース
電極とコレクタ電極の熱処理工程を個別に行わなくては
ならないという問題がある。
タ電極として一般的に用いられるＡｕＧｅ／Ｎｉ系ｎ型
オーミック電極は、図１１に示すように、約４００℃で
接触抵抗が最小となる。従って、ＨＢＴの製造工程にお
いて、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極とＡ
ｕＧｅ／Ｎｉ系コレクタ電極の接触抵抗をそれぞれ最小
にするには、コレクタ電極を形成して４００℃で熱処理
後、ベース電極を形成して３５０℃で熱処理を行う必要
がある。この結果、ＨＢＴの製造工程において、ベース
電極形成後にコレクタ電極を形成することができなくな
り、プロセスの自由度がなくなるという問題と、ベース
電極とコレクタ電極の熱処理工程を個別に行わなくては
ならないという問題がある。
【０００８】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、従来のＡｕＧ
ｅ／Ｎｉ系のｎ型オーミック電極の最適熱処理条件であ
る温度付近の熱処理で接触抵抗が最小となり、低い接触
抵抗を備えたオーミック電極、及びこのオーミック電極
を用いたバイポーラトランジスタ、ならびにそれらの製
造方法を提供するものである。
たものであり、その目的とするところは、従来のＡｕＧ
ｅ／Ｎｉ系のｎ型オーミック電極の最適熱処理条件であ
る温度付近の熱処理で接触抵抗が最小となり、低い接触
抵抗を備えたオーミック電極、及びこのオーミック電極
を用いたバイポーラトランジスタ、ならびにそれらの製
造方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明のｐ型化合物半導
体用オーミック電極はｐ型ＩＩＩ−Ｖ族化合物半導体層
上に設けられ、該ｐ型ＩＩＩ−Ｖ族化合物半導体との界
面に、ニッケル（Ｎｉ）、チタン（Ｔｉ）、及び白金
（Ｐｔ）を主成分として含んでおり、そのことにより、
上記目的が達成される。
体用オーミック電極はｐ型ＩＩＩ−Ｖ族化合物半導体層
上に設けられ、該ｐ型ＩＩＩ−Ｖ族化合物半導体との界
面に、ニッケル（Ｎｉ）、チタン（Ｔｉ）、及び白金
（Ｐｔ）を主成分として含んでおり、そのことにより、
上記目的が達成される。
【００１０】白金（Ｐｔ）の代わりにパラジウム（Ｐ
ｄ）を含んでいてもよい。
ｄ）を含んでいてもよい。
【００１１】また、本発明のｐ型化合物半導体用オーミ
ック電極の製造方法は、ニッケル、白金、及びチタンを
主成分として含む金属層をｐ型ＩＩＩ−Ｖ族化合物半導
体層上に直接または薄層を介して形成する工程と、熱処
理により、該金属層及び該ｐ型ＩＩＩ−Ｖ族化合物半導
体層の一部を合金化する工程とを包含しており、そのこ
とにより、上記目的が達成される。
ック電極の製造方法は、ニッケル、白金、及びチタンを
主成分として含む金属層をｐ型ＩＩＩ−Ｖ族化合物半導
体層上に直接または薄層を介して形成する工程と、熱処
理により、該金属層及び該ｐ型ＩＩＩ−Ｖ族化合物半導
体層の一部を合金化する工程とを包含しており、そのこ
とにより、上記目的が達成される。
【００１２】前記金属層はニッケル層、チタン層、及び
白金層を含み、該白金層を最上層とする多層膜からな
り、該チタン層の厚さが１０ｎｍ以下であることが好ま
しい。
白金層を含み、該白金層を最上層とする多層膜からな
り、該チタン層の厚さが１０ｎｍ以下であることが好ま
しい。
【００１３】白金の代わりにパラジウムを用いてもよ
い。
い。
【００１４】前記合金化する工程において、３６０℃か
ら４６０℃の温度で熱処理することが好ましい。
ら４６０℃の温度で熱処理することが好ましい。
【００１５】また、本発明のバイポーラトランジスタは
少なくとも一層のｐ型ＩＩＩ−Ｖ族化合物半導体層を含
む半導体積層構造と、該ｐ型ＩＩＩ−Ｖ族化合物半導体
層上に設けられ、ニッケル、チタン、及び白金を主成分
として含むｐ型化合物半導体用オーミック電極とを有し
ており、そのことにより、上記目的が達成される。
少なくとも一層のｐ型ＩＩＩ−Ｖ族化合物半導体層を含
む半導体積層構造と、該ｐ型ＩＩＩ−Ｖ族化合物半導体
層上に設けられ、ニッケル、チタン、及び白金を主成分
として含むｐ型化合物半導体用オーミック電極とを有し
ており、そのことにより、上記目的が達成される。
【００１６】前記半導体積層構造は更に、少なくとも一
層のｎ型ＩＩＩ−Ｖ族化合物半導体層を含み、該ｎ型Ｉ
ＩＩ−Ｖ族化合物半導体層上に設けられ、金、ゲルマニ
ウム、及びニッケルを主成分として含むｎ型化合物半導
体用オーミック電極を更に有していてもよい。
層のｎ型ＩＩＩ−Ｖ族化合物半導体層を含み、該ｎ型Ｉ
ＩＩ−Ｖ族化合物半導体層上に設けられ、金、ゲルマニ
ウム、及びニッケルを主成分として含むｎ型化合物半導
体用オーミック電極を更に有していてもよい。
【００１７】白金の代わりにパラジウムを含でいてもよ
い。
い。
【００１８】また、本発明のバイポーラトランジスタの
製造方法は、ニッケル、チタン、及び白金を主成分とし
て含む第１の金属層をｐ型ＩＩＩ−Ｖ族化合物半導体層
上に直接または薄層を介して形成する工程と、熱処理に
より、該第１の金属層及び該ｐ型ＩＩＩ−Ｖ族化合物半
導体層を合金化する工程とを包含しており、そのことに
より、上記目的が達成される。
製造方法は、ニッケル、チタン、及び白金を主成分とし
て含む第１の金属層をｐ型ＩＩＩ−Ｖ族化合物半導体層
上に直接または薄層を介して形成する工程と、熱処理に
より、該第１の金属層及び該ｐ型ＩＩＩ−Ｖ族化合物半
導体層を合金化する工程とを包含しており、そのことに
より、上記目的が達成される。
【００１９】前記第１の金属層はニッケル層、白金層、
チタン層を含み、該白金層を最上層とする多層膜からな
り、該チタン層及び該ニッケル層の厚さが１０ｎｍ以下
であることが好ましい。
チタン層を含み、該白金層を最上層とする多層膜からな
り、該チタン層及び該ニッケル層の厚さが１０ｎｍ以下
であることが好ましい。
【００２０】前記第１の金属層を形成する工程と前記合
金化する工程との間に、金、ゲルマニウム、及びニッケ
ルを主成分として含む第２の金属層をｎ型ＩＩＩ−Ｖ族
化合物半導体層上に直接または薄層を介して形成する工
程を更に包含していてもよい。
金化する工程との間に、金、ゲルマニウム、及びニッケ
ルを主成分として含む第２の金属層をｎ型ＩＩＩ−Ｖ族
化合物半導体層上に直接または薄層を介して形成する工
程を更に包含していてもよい。
【００２１】前記合金化する工程において、前記第２の
金属層及び前記ｎ型ＩＩＩ−Ｖ族化合物半導体層も同時
に合金化されてもよい。
金属層及び前記ｎ型ＩＩＩ−Ｖ族化合物半導体層も同時
に合金化されてもよい。
【００２２】また、本発明の別なバイポーラトランジス
タの製造方法は第１のｎ型ＩＩＩ−Ｖ族化合物半導体層
と、該第１のｎ型ＩＩＩ−Ｖ族化合物半導体層の上方に
積層されたｐ型ＩＩＩ−Ｖ族化合物半導体層と、該ｐ型
ＩＩＩ−Ｖ族化合物半導体層の上方に積層された第２の
ｎ型ＩＩＩ−Ｖ族化合物半導体層とを含む半導体積層構
造の一部を該ｐ型ＩＩＩ−Ｖ族化合物半導体層が露出す
るまで、もしくは該ｐ型ＩＩＩ−Ｖ族化合物半導体層上
に薄い半導体層を残して該半導体積層構造の上方からエ
ッチングする工程と、該露出したｐ型ＩＩＩ−Ｖ族化合
物半導体層上、もしくは該薄い半導体層上にニッケル
と、チタンと、白金またはパラジウムとを含む第１の金
属膜を形成する工程と、該第１のｎ型ＩＩＩ−Ｖ族化合
物半導体層が露出するまで、もしくは該ｎ型ＩＩＩ−Ｖ
族化合物半導体層上に薄い半導体層を残して該第１の金
属膜及び該ｐ型半導体層を同時にエッチングする工程
と、該露出した第１のｎ型ＩＩＩ−Ｖ族化合物半導体層
上、もしくは該薄い半導体層上に金、ゲルマニウム、及
びニッケルを含む第２の金属膜を形成する工程と、該第
１の金属膜及び該ｐ型ＩＩＩ−Ｖ族化合物半導体層、並
びに該第２の金属膜及び該第１のｎ型ＩＩＩ−Ｖ族化合
物半導体層を熱処理により合金化し、それぞれｐ型オー
ミック電極及びｎ型オーミック電極を同時に形成する工
程とを包含しており、そのことにより、上記目的が達成
される。
タの製造方法は第１のｎ型ＩＩＩ−Ｖ族化合物半導体層
と、該第１のｎ型ＩＩＩ−Ｖ族化合物半導体層の上方に
積層されたｐ型ＩＩＩ−Ｖ族化合物半導体層と、該ｐ型
ＩＩＩ−Ｖ族化合物半導体層の上方に積層された第２の
ｎ型ＩＩＩ−Ｖ族化合物半導体層とを含む半導体積層構
造の一部を該ｐ型ＩＩＩ−Ｖ族化合物半導体層が露出す
るまで、もしくは該ｐ型ＩＩＩ−Ｖ族化合物半導体層上
に薄い半導体層を残して該半導体積層構造の上方からエ
ッチングする工程と、該露出したｐ型ＩＩＩ−Ｖ族化合
物半導体層上、もしくは該薄い半導体層上にニッケル
と、チタンと、白金またはパラジウムとを含む第１の金
属膜を形成する工程と、該第１のｎ型ＩＩＩ−Ｖ族化合
物半導体層が露出するまで、もしくは該ｎ型ＩＩＩ−Ｖ
族化合物半導体層上に薄い半導体層を残して該第１の金
属膜及び該ｐ型半導体層を同時にエッチングする工程
と、該露出した第１のｎ型ＩＩＩ−Ｖ族化合物半導体層
上、もしくは該薄い半導体層上に金、ゲルマニウム、及
びニッケルを含む第２の金属膜を形成する工程と、該第
１の金属膜及び該ｐ型ＩＩＩ−Ｖ族化合物半導体層、並
びに該第２の金属膜及び該第１のｎ型ＩＩＩ−Ｖ族化合
物半導体層を熱処理により合金化し、それぞれｐ型オー
ミック電極及びｎ型オーミック電極を同時に形成する工
程とを包含しており、そのことにより、上記目的が達成
される。
【００２３】前記第１の金属膜を形成する工程の後に、
前記エッチングにより露出した前記半導体構造の側面に
サイドウォールを形成する工程と、前記第１の金属膜上
に低抵抗金属層を形成する工程とを更に包含していても
よい。
前記エッチングにより露出した前記半導体構造の側面に
サイドウォールを形成する工程と、前記第１の金属膜上
に低抵抗金属層を形成する工程とを更に包含していても
よい。
【００２４】前記低抵抗金属層をメッキ法により形成し
てもよい。
てもよい。
【００２５】
【作用】ニッケル、チタン、及び白金を含む金属層をｐ
型のＩＩＩ−Ｖ族化合物半導層上に直接または薄層を介
して形成し、熱処理することにより、ニッケル及びチタ
ンがＰｔＡｓ2等の高抵抗化合物の生成を抑制するよう
に、あるいは白金がｐ型半導体中へ深く拡散するのを抑
制するように機能する結果、オーミック電極とｐ型半導
体との間で低い接触抵抗が得られると考えられる。更
に、ニッケル、チタン、及び白金からなる合金のｐ型半
導体に対するショットキー障壁高さは白金のみの場合に
較べ、低くなっていると考えられる。
型のＩＩＩ−Ｖ族化合物半導層上に直接または薄層を介
して形成し、熱処理することにより、ニッケル及びチタ
ンがＰｔＡｓ2等の高抵抗化合物の生成を抑制するよう
に、あるいは白金がｐ型半導体中へ深く拡散するのを抑
制するように機能する結果、オーミック電極とｐ型半導
体との間で低い接触抵抗が得られると考えられる。更
に、ニッケル、チタン、及び白金からなる合金のｐ型半
導体に対するショットキー障壁高さは白金のみの場合に
較べ、低くなっていると考えられる。
【００２６】低接触抵抗率のオーミック接触が形成され
る熱処理温度は金、ゲルマニウム、及びニッケルを含む
ｎ型オーミック電極の熱処理条件とほぼ等しいので、ｐ
型オーミック電極とｎ型オーミック電極の熱処理とを同
時に一回で行うことができる。
る熱処理温度は金、ゲルマニウム、及びニッケルを含む
ｎ型オーミック電極の熱処理条件とほぼ等しいので、ｐ
型オーミック電極とｎ型オーミック電極の熱処理とを同
時に一回で行うことができる。
【００２７】このオーミック電極をバイポーラトランジ
スタに適用することにより、ｎ型オーミック電極とｐ型
オーミック電極との形成順序を任意に決めることがで
き、製造方法及び素子構造の自由度が増す。
スタに適用することにより、ｎ型オーミック電極とｐ型
オーミック電極との形成順序を任意に決めることがで
き、製造方法及び素子構造の自由度が増す。
【００２８】また、ｎｐｎ型のバイポーラトランジスタ
において、エミッタ層をエッチングしてベース層を露出
させ、ベース電極を形成した後、エミッタ層の側面を覆
うサイドウォールを形成すれば、ベース電極上にエミッ
タ層と電気的短絡を起こさずに低抵抗層を形成できる。
において、エミッタ層をエッチングしてベース層を露出
させ、ベース電極を形成した後、エミッタ層の側面を覆
うサイドウォールを形成すれば、ベース電極上にエミッ
タ層と電気的短絡を起こさずに低抵抗層を形成できる。
【００２９】
【実施例】以下に本発明を実施例について説明する。
【００３０】まず最初に、本発明のオーミック電極及び
その製造方法を説明する。
その製造方法を説明する。
【００３１】図１は本発明によるオーミック電極４を用
いた電極７の断面構造を模式的に示している。半絶縁性
ＧａＡｓ基板１上にｐ型ＧａＡｓ層２が形成されてお
り、その上にｐ型オーミック電極４が形成されている。
ｐ型オーミック電極４はニッケル、チタン、及び白金の
合金層からなる。ｐ型オーミック電極４の下方のｐ型Ｇ
ａＡｓ層２中にはｐ型オーミック電極４を構成するニッ
ケル、チタン、及び白金が拡散した拡散層３が形成され
ていて、ｐ型オーミック電極４とＧａＡｓ層２とが合金
化されている。ｐ型オーミック電極４の上にはチタン層
５が形成されており、更にチタン層５上に白金層６が形
成されている。
いた電極７の断面構造を模式的に示している。半絶縁性
ＧａＡｓ基板１上にｐ型ＧａＡｓ層２が形成されてお
り、その上にｐ型オーミック電極４が形成されている。
ｐ型オーミック電極４はニッケル、チタン、及び白金の
合金層からなる。ｐ型オーミック電極４の下方のｐ型Ｇ
ａＡｓ層２中にはｐ型オーミック電極４を構成するニッ
ケル、チタン、及び白金が拡散した拡散層３が形成され
ていて、ｐ型オーミック電極４とＧａＡｓ層２とが合金
化されている。ｐ型オーミック電極４の上にはチタン層
５が形成されており、更にチタン層５上に白金層６が形
成されている。
【００３２】電極７は例えば以下の方法により形成され
る。
る。
【００３３】図２（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１上にｐ型ＧａＡｓ層２をエピタキシャル成長さ
せる。オーミック電極を形成させる半導体層はｐ型の導
電性を有するＧａＡｓ層であれば不純物濃度及び厚さを
用途に合わせて任意に定めてよい。本実施例ではｐ型Ｇ
ａＡｓ層２は１５０ｎｍの厚さ及び２×１０19ｃｍ-3の
キャリア濃度を有している。更に所望の形状の開口を有
するレジストパターン１３をｐ型ＧａＡｓ層２上に形成
する。
ｓ基板１上にｐ型ＧａＡｓ層２をエピタキシャル成長さ
せる。オーミック電極を形成させる半導体層はｐ型の導
電性を有するＧａＡｓ層であれば不純物濃度及び厚さを
用途に合わせて任意に定めてよい。本実施例ではｐ型Ｇ
ａＡｓ層２は１５０ｎｍの厚さ及び２×１０19ｃｍ-3の
キャリア濃度を有している。更に所望の形状の開口を有
するレジストパターン１３をｐ型ＧａＡｓ層２上に形成
する。
【００３４】次に図２（ｂ）に示すように、電子ビーム
蒸着法により、半絶縁性ＧａＡｓ基板１全体を覆うよう
にニッケル膜（厚さ：５ｎｍ）１４、チタン膜（５ｎ
ｍ）１５、白金膜（５ｎｍ）１６、チタン膜（３０ｎ
ｍ）１７、白金膜（１００ｎｍ）１８を連続して堆積す
る。ニッケル膜１４、チタン膜１５、及び白金膜１６は
ｐ型オーミック電極４となる金属多層膜２１を構成す
る。ニッケル膜（５ｎｍ）１４とチタン膜（５ｎｍ）１
５を入れ替えて、ｐ型ＧａＡｓ層２上に、まずチタン膜
（５ｎｍ）１５を形成し、その上にニッケル膜（５ｎ
ｍ）１４を形成し、白金膜（５ｎｍ）１６、チタン膜
（３０ｎｍ）１７、白金膜（１００ｎｍ）１８を順に形
成してもよい。また、チタン膜（３０ｎｍ）１７、白金
膜（１００ｎｍ）１８はパッドとして機能するので、ｐ
型化合物半導体用オーミック電極としては必ずしも必要
ではない。従って、ｐ型化合物半導体用オーミック電極
としてニッケル膜１４、チタン膜１５、及び白金膜１６
を含み、白金膜１６が最上層となる金属多層膜２１が形
成されていればよい。
蒸着法により、半絶縁性ＧａＡｓ基板１全体を覆うよう
にニッケル膜（厚さ：５ｎｍ）１４、チタン膜（５ｎ
ｍ）１５、白金膜（５ｎｍ）１６、チタン膜（３０ｎ
ｍ）１７、白金膜（１００ｎｍ）１８を連続して堆積す
る。ニッケル膜１４、チタン膜１５、及び白金膜１６は
ｐ型オーミック電極４となる金属多層膜２１を構成す
る。ニッケル膜（５ｎｍ）１４とチタン膜（５ｎｍ）１
５を入れ替えて、ｐ型ＧａＡｓ層２上に、まずチタン膜
（５ｎｍ）１５を形成し、その上にニッケル膜（５ｎ
ｍ）１４を形成し、白金膜（５ｎｍ）１６、チタン膜
（３０ｎｍ）１７、白金膜（１００ｎｍ）１８を順に形
成してもよい。また、チタン膜（３０ｎｍ）１７、白金
膜（１００ｎｍ）１８はパッドとして機能するので、ｐ
型化合物半導体用オーミック電極としては必ずしも必要
ではない。従って、ｐ型化合物半導体用オーミック電極
としてニッケル膜１４、チタン膜１５、及び白金膜１６
を含み、白金膜１６が最上層となる金属多層膜２１が形
成されていればよい。
【００３５】ニッケル膜１４及びチタン膜１５の厚みが
大きすぎると、後で行う熱処理によっても白金膜１６中
の白金原子がｐ型ＧａＡｓ層２内に入り込めず、図２
（ｃ）に示す拡散層３が形成されないことがある。従っ
て、ニッケル膜１４及びチタン膜１５の厚さは１ｎｍか
ら５０ｎｍであることが好ましく、２ｎｍから１０ｎｍ
であることが更に好ましい。
大きすぎると、後で行う熱処理によっても白金膜１６中
の白金原子がｐ型ＧａＡｓ層２内に入り込めず、図２
（ｃ）に示す拡散層３が形成されないことがある。従っ
て、ニッケル膜１４及びチタン膜１５の厚さは１ｎｍか
ら５０ｎｍであることが好ましく、２ｎｍから１０ｎｍ
であることが更に好ましい。
【００３６】その後、アセトンによりレジストパターン
１３を溶解させリフトオフを行い、各金属膜を所望の形
状にパターニングする。
１３を溶解させリフトオフを行い、各金属膜を所望の形
状にパターニングする。
【００３７】図２（ｃ）に示すように、４００℃、１０
分の熱処理を行うことにより、ニッケル膜１４、チタン
膜１５、及び白金膜１６が合金化されｐ型オーミック電
極４が形成される。また、ニッケル膜１４、チタン膜１
５、及び白金膜１６を構成していたニッケル、チタン、
及び白金の一部がｐ型ＧａＡｓ層２へ拡散し、拡散層３
が形成される。熱処理温度及び時間はｐ型オーミック電
極を適用する素子に要求される特性に合わせて必要な接
触抵抗が得られるように選択できる。しかし、低接触抵
抗率を備えたｐ型オーミック電極を形成するために、熱
処理温度は３６０℃から４６０℃の範囲にあることが好
ましく、３７０℃から４２０℃の範囲であることが更に
好ましい。この範囲の温度であれば、金、ゲルマニウ
ム、及びニッケルからなるｎ型オーミック電極を形成す
るための熱処理温度にほぼ一致しており、ｎ型オーミッ
ク電極のための熱処理とｐ型オーミック電極のための熱
処理を同一温度で、同時に行うことができる。
分の熱処理を行うことにより、ニッケル膜１４、チタン
膜１５、及び白金膜１６が合金化されｐ型オーミック電
極４が形成される。また、ニッケル膜１４、チタン膜１
５、及び白金膜１６を構成していたニッケル、チタン、
及び白金の一部がｐ型ＧａＡｓ層２へ拡散し、拡散層３
が形成される。熱処理温度及び時間はｐ型オーミック電
極を適用する素子に要求される特性に合わせて必要な接
触抵抗が得られるように選択できる。しかし、低接触抵
抗率を備えたｐ型オーミック電極を形成するために、熱
処理温度は３６０℃から４６０℃の範囲にあることが好
ましく、３７０℃から４２０℃の範囲であることが更に
好ましい。この範囲の温度であれば、金、ゲルマニウ
ム、及びニッケルからなるｎ型オーミック電極を形成す
るための熱処理温度にほぼ一致しており、ｎ型オーミッ
ク電極のための熱処理とｐ型オーミック電極のための熱
処理を同一温度で、同時に行うことができる。
【００３８】なお、最上層のＰｔ層１８の上には電極自
身の抵抗を下げる目的で金等からなる金属層を設けても
良い。
身の抵抗を下げる目的で金等からなる金属層を設けても
良い。
【００３９】このようにして作製されたｐ型オーミック
電極４を含む電極７の接触抵抗率を測定した結果を図３
及び図４に示す。図３及び図４はそれぞれ３５０℃及び
４００℃において熱処理して得られた電極の熱処理時間
と接触抵抗率との関係を示している。比較のために、従
来のＰｔ／Ｔｉ／Ｐｔからなるオーミック電極の結果を
あわせて示している。
電極４を含む電極７の接触抵抗率を測定した結果を図３
及び図４に示す。図３及び図４はそれぞれ３５０℃及び
４００℃において熱処理して得られた電極の熱処理時間
と接触抵抗率との関係を示している。比較のために、従
来のＰｔ／Ｔｉ／Ｐｔからなるオーミック電極の結果を
あわせて示している。
【００４０】図３に示されるように、本実施例による電
極７では３５０℃で１０分熱処理することにより、約
３．８×１０-7Ω・cm2の接触抵抗率が得られ、更に長
時間熱処理して接触抵抗率はほとんど上昇しない。約８
０分間熱処理しても４．２×１０-7Ω・cm2の接触抵抗
率が得られる。
極７では３５０℃で１０分熱処理することにより、約
３．８×１０-7Ω・cm2の接触抵抗率が得られ、更に長
時間熱処理して接触抵抗率はほとんど上昇しない。約８
０分間熱処理しても４．２×１０-7Ω・cm2の接触抵抗
率が得られる。
【００４１】一方、従来のＰｔ／Ｔｉ／Ｐｔからなるオ
ーミック電極では３５０℃で１０分熱処理することによ
り、３．６×１０-7Ω・cm2の接触抵抗率が得られる
が、更に長時間熱処理を行うと接触抵抗率は大きくな
る。約８０分間熱処理を行うと、約７．０×１０-7Ω・
cm2に接触抵抗率は上昇する。この結果は本発明のオー
ミック電極が高い耐熱性を備えていることを示してい
る。
ーミック電極では３５０℃で１０分熱処理することによ
り、３．６×１０-7Ω・cm2の接触抵抗率が得られる
が、更に長時間熱処理を行うと接触抵抗率は大きくな
る。約８０分間熱処理を行うと、約７．０×１０-7Ω・
cm2に接触抵抗率は上昇する。この結果は本発明のオー
ミック電極が高い耐熱性を備えていることを示してい
る。
【００４２】４００℃の熱処理ではこの本発明の特徴が
より明らかとなる。図４に示されるように、本実施例に
よる電極７では４００℃で１０分熱処理することによ
り、約２．１×１０-7Ω・cm2の接触抵抗率が得られ
る。長時間熱処理することにより、接触抵抗率は上昇す
るが、約８０分間熱処理しても５．６×１０-7Ω・cm2
の接触抵抗率が得られる。
より明らかとなる。図４に示されるように、本実施例に
よる電極７では４００℃で１０分熱処理することによ
り、約２．１×１０-7Ω・cm2の接触抵抗率が得られ
る。長時間熱処理することにより、接触抵抗率は上昇す
るが、約８０分間熱処理しても５．６×１０-7Ω・cm2
の接触抵抗率が得られる。
【００４３】一方、従来のＰｔ／Ｔｉ／Ｐｔからなるオ
ーミック電極では４００℃で１０分熱処理することによ
り、接触抵抗率は７．０×１０-7Ω・cm2程度になり、
約８０分間熱処理を行うと、８．４×１０-7Ω・cm2に
接触抵抗率は上昇する。
ーミック電極では４００℃で１０分熱処理することによ
り、接触抵抗率は７．０×１０-7Ω・cm2程度になり、
約８０分間熱処理を行うと、８．４×１０-7Ω・cm2に
接触抵抗率は上昇する。
【００４４】従って、本発明の電極７によれば、４００
℃程度の熱処理で接触抵抗が最小となり、従来のｐ型オ
ーミック電極であるＰｔ／Ｔｉ／Ｐｔ／Ａｕ電極よりも
低い接触抵抗率を達成することができる。
℃程度の熱処理で接触抵抗が最小となり、従来のｐ型オ
ーミック電極であるＰｔ／Ｔｉ／Ｐｔ／Ａｕ電極よりも
低い接触抵抗率を達成することができる。
【００４５】本実施例による電極７及び従来のＰｔ／Ｔ
ｉ／Ｐｔからなるオーミック電極に対して高温放置試験
を行った結果を図５に示す。図５は４００℃で１０分間
熱処理して得られた本実施例による電極７と、３５０℃
で１０分間熱処理することにより得られた従来のオーミ
ック電極とを３００℃から４００℃の間の温度で放置し
た結果を示している。図５において、平均劣化時間は接
触抵抗率の値が５０％増加する平均時間と定義してい
る。
ｉ／Ｐｔからなるオーミック電極に対して高温放置試験
を行った結果を図５に示す。図５は４００℃で１０分間
熱処理して得られた本実施例による電極７と、３５０℃
で１０分間熱処理することにより得られた従来のオーミ
ック電極とを３００℃から４００℃の間の温度で放置し
た結果を示している。図５において、平均劣化時間は接
触抵抗率の値が５０％増加する平均時間と定義してい
る。
【００４６】図５に示すように、本実施例による電極７
の結果を示す直線の傾きは従来のオーミック電極の結果
を示す直線の傾きとほぼ等しく、これらの傾きから、オ
ーミック電極の劣化反応の活性化エネルギーは約１．６
ｅＶと推定される。これは本実施例による電極７及び従
来のオーミック電極は同じ劣化機構によって劣化してゆ
く可能性があることを示している。しかしながら、同じ
保管温度で２つの電極を比較した場合、本実施例の電極
７は従来のオーミック電極に較べて劣化時間が長くなっ
ている。例えば、本実施例の電極７の１５０℃における
劣化時間は６．５×１０6時間であるのに対して、従来
のオーミック電極は１．３×１０6時間であり、約５倍
長くなっている。従って、信頼性の点でも本実施例の電
極７が優れていることが分かる。
の結果を示す直線の傾きは従来のオーミック電極の結果
を示す直線の傾きとほぼ等しく、これらの傾きから、オ
ーミック電極の劣化反応の活性化エネルギーは約１．６
ｅＶと推定される。これは本実施例による電極７及び従
来のオーミック電極は同じ劣化機構によって劣化してゆ
く可能性があることを示している。しかしながら、同じ
保管温度で２つの電極を比較した場合、本実施例の電極
７は従来のオーミック電極に較べて劣化時間が長くなっ
ている。例えば、本実施例の電極７の１５０℃における
劣化時間は６．５×１０6時間であるのに対して、従来
のオーミック電極は１．３×１０6時間であり、約５倍
長くなっている。従って、信頼性の点でも本実施例の電
極７が優れていることが分かる。
【００４７】上述の結果などから本発明のオーミック電
極において、ニッケル及びチタンは４００℃程度の温度
においてＰｔＡｓ2等の高抵抗化合物の生成を抑制する
ように、あるいは白金がｐ型半導体中へ深く拡散するの
を抑制するように働き、このため、本発明のオーミック
電極とｐ型半導体との間で低い接触抵抗が得られると考
えられる。更に、ニッケル、チタン、及び白金からなる
合金は白金のみの場合に較べてｐ型半導体に対するショ
ットキー障壁高さが低くなっていると考えられる。
極において、ニッケル及びチタンは４００℃程度の温度
においてＰｔＡｓ2等の高抵抗化合物の生成を抑制する
ように、あるいは白金がｐ型半導体中へ深く拡散するの
を抑制するように働き、このため、本発明のオーミック
電極とｐ型半導体との間で低い接触抵抗が得られると考
えられる。更に、ニッケル、チタン、及び白金からなる
合金は白金のみの場合に較べてｐ型半導体に対するショ
ットキー障壁高さが低くなっていると考えられる。
【００４８】上記実施例では図２（ｂ）に示されるよう
に、金属多層膜２１をｐ型ＧａＡｓ層２上に直接設けて
いるが、熱処理による合金化によって、金属多層膜２１
のニッケル、チタン、及び白金がｐ型ＧａＡｓ層２内へ
拡散し図２（ｃ）に示されるように拡散層３が形成され
れば、金属多層膜２１とｐ型ＧａＡｓ層２との間に薄い
半導体層が介在していてもよい。例えば、図２（ｄ）に
示すように、ｐ型ＧａＡｓ層２上に薄い半導体層１９を
設け、半導体層１９上に金属多層膜２１を形成する。そ
の後、熱処理すれば図２（ｅ）に示すように、金属多層
膜２１中のニッケル、チタン、及び白金が半導体層１９
を介してあるいは半導体層１９とともにｐ型ＧａＡｓ層
２へ拡散し、拡散層３が形成される。また金属多層膜２
１が合金化されｐ型ＧａＡｓ層２上にｐ型オーミック電
極４が形成される。
に、金属多層膜２１をｐ型ＧａＡｓ層２上に直接設けて
いるが、熱処理による合金化によって、金属多層膜２１
のニッケル、チタン、及び白金がｐ型ＧａＡｓ層２内へ
拡散し図２（ｃ）に示されるように拡散層３が形成され
れば、金属多層膜２１とｐ型ＧａＡｓ層２との間に薄い
半導体層が介在していてもよい。例えば、図２（ｄ）に
示すように、ｐ型ＧａＡｓ層２上に薄い半導体層１９を
設け、半導体層１９上に金属多層膜２１を形成する。そ
の後、熱処理すれば図２（ｅ）に示すように、金属多層
膜２１中のニッケル、チタン、及び白金が半導体層１９
を介してあるいは半導体層１９とともにｐ型ＧａＡｓ層
２へ拡散し、拡散層３が形成される。また金属多層膜２
１が合金化されｐ型ＧａＡｓ層２上にｐ型オーミック電
極４が形成される。
【００４９】また、上記実施例ではｐ型化合物半導体用
オーミック電極としてニッケル膜、チタン膜、及び白金
膜を含み、白金膜が最上層となる金属多層膜を用いる
が、白金膜は同族元素であるパラジウム膜に置き換えて
もよい。また、ニッケル膜、チタン膜、及び白金膜をそ
れぞれ形成する代わりに、ニッケル、チタン、及び白金
からなる合金膜を形成してもよい。例えば、図６（ａ）
に示されるように、ｐ型ＧａＡｓ層２上に直接または薄
い半導体層（図示せず）を介してニッケル、チタン、及
び白金からなる合金膜２２を形成し、リフトオフ後、図
６（ｂ）に示されるように、熱処理を行ってｐ型オーミ
ック電極４を形成してもよい。合金膜２２はそれぞれの
金属を同時に蒸発させて堆積してもよいし、あらかじめ
ニッケル、チタン、及び白金を上記割合で含む合金を用
意し、その合金を蒸着してもよい。
オーミック電極としてニッケル膜、チタン膜、及び白金
膜を含み、白金膜が最上層となる金属多層膜を用いる
が、白金膜は同族元素であるパラジウム膜に置き換えて
もよい。また、ニッケル膜、チタン膜、及び白金膜をそ
れぞれ形成する代わりに、ニッケル、チタン、及び白金
からなる合金膜を形成してもよい。例えば、図６（ａ）
に示されるように、ｐ型ＧａＡｓ層２上に直接または薄
い半導体層（図示せず）を介してニッケル、チタン、及
び白金からなる合金膜２２を形成し、リフトオフ後、図
６（ｂ）に示されるように、熱処理を行ってｐ型オーミ
ック電極４を形成してもよい。合金膜２２はそれぞれの
金属を同時に蒸発させて堆積してもよいし、あらかじめ
ニッケル、チタン、及び白金を上記割合で含む合金を用
意し、その合金を蒸着してもよい。
【００５０】また、ｐ型ＧａＡｓ以外にその他のｐ型Ｉ
ＩＩ−Ｖ族半導体基板に対しても本発明のｐ型オーミッ
ク電極を適用できる。ＩＩＩ−Ｖ族半導体として、Ａｌ
ＧａＡｓ、ＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓ、ＡｌＧ
ａＡｓＳｂ、ＩｎＡｓＳｂＰ、ＡｌＧａＩｎＰ、ＧａＡ
ｌＮなどを用いることが好ましい。
ＩＩ−Ｖ族半導体基板に対しても本発明のｐ型オーミッ
ク電極を適用できる。ＩＩＩ−Ｖ族半導体として、Ａｌ
ＧａＡｓ、ＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓ、ＡｌＧ
ａＡｓＳｂ、ＩｎＡｓＳｂＰ、ＡｌＧａＩｎＰ、ＧａＡ
ｌＮなどを用いることが好ましい。
【００５１】以下に本発明のｐ型オーミック電極をバイ
ポーラトランジスタのベース電極に用いた例を説明す
る。
ポーラトランジスタのベース電極に用いた例を説明す
る。
【００５２】図７に示すように本発明のバイポーラトラ
ンジスタ４１は半絶縁性ＧａＡｓ基板３１に形成された
半導体積層構造４２を含んでいる。半導体積層構造４２
はｎ+−ＧａＡｓからなるコレクタコンタクト層３２
と、ｎ-−ＧａＡｓからなるコレクタ層３３と、ｐ+−Ｇ
ａＡｓからなるベース層３４と、ｎ−ＡｌＧａＡｓから
なるエミッタ層３５と、ｎ+−ＩｎＧａＡｓからなるエ
ミッタコンタクト層３６とを含んでいる。エミッタ層３
５を構成するＡｌＧａＡｓはベース層３２を構成するＧ
ａＡｓよりも大きい禁制帯幅を有しており、バイポーラ
トランジスタ４１はヘテロ接合構造を備えている。
ンジスタ４１は半絶縁性ＧａＡｓ基板３１に形成された
半導体積層構造４２を含んでいる。半導体積層構造４２
はｎ+−ＧａＡｓからなるコレクタコンタクト層３２
と、ｎ-−ＧａＡｓからなるコレクタ層３３と、ｐ+−Ｇ
ａＡｓからなるベース層３４と、ｎ−ＡｌＧａＡｓから
なるエミッタ層３５と、ｎ+−ＩｎＧａＡｓからなるエ
ミッタコンタクト層３６とを含んでいる。エミッタ層３
５を構成するＡｌＧａＡｓはベース層３２を構成するＧ
ａＡｓよりも大きい禁制帯幅を有しており、バイポーラ
トランジスタ４１はヘテロ接合構造を備えている。
【００５３】コレクタコンタクト層３２の一部上にはｎ
型オーミック電極として、金、ゲルマニウム、及びニッ
ケルの合金からなるコレクタ電極３７が形成されてい
る。ベース層３４の一部上にはｐ型オーミック電極とし
てベース電極３８が形成されている。ベース電極３８は
上記実施例で説明したように、ニッケル、チタン、及び
白金の合金からなり、ベース電極３８の下方のベース層
３４中には拡散層３９が形成されている。更に、エミッ
タコンタクト層３６上にはエミッタ電極４０が形成され
ている。
型オーミック電極として、金、ゲルマニウム、及びニッ
ケルの合金からなるコレクタ電極３７が形成されてい
る。ベース層３４の一部上にはｐ型オーミック電極とし
てベース電極３８が形成されている。ベース電極３８は
上記実施例で説明したように、ニッケル、チタン、及び
白金の合金からなり、ベース電極３８の下方のベース層
３４中には拡散層３９が形成されている。更に、エミッ
タコンタクト層３６上にはエミッタ電極４０が形成され
ている。
【００５４】図８（ａ）から図８（ｆ）を参照しなが
ら、バイポーラトランジスタ４１の製造方法を説明す
る。
ら、バイポーラトランジスタ４１の製造方法を説明す
る。
【００５５】図８（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板３１上に、ｎ+−ＧａＡｓからなるコレクタコン
タクト層３２、ｎ-−ＧａＡｓからなるコレクタ層３
３、ｐ+−ＧａＡｓからなるベース層３４、ｎ−ＡｌＧ
ａＡｓからなるエミッタ層３５、ｎ+−ＩｎＧａＡｓか
らなるエミッタコンタクト層３６を順にエピタキシャル
成長させる。次に、図８（ｂ）に示すようにタングステ
ンシリサイド（ＷＳｉ）膜５７をスパッタ法によりエミ
ッタコンタクト層３６上に形成した後、フォトリソグラ
フィーにより、レジストパターン５８をタングステンシ
リサイド（ＷＳｉ）膜５７上に形成する。
ｓ基板３１上に、ｎ+−ＧａＡｓからなるコレクタコン
タクト層３２、ｎ-−ＧａＡｓからなるコレクタ層３
３、ｐ+−ＧａＡｓからなるベース層３４、ｎ−ＡｌＧ
ａＡｓからなるエミッタ層３５、ｎ+−ＩｎＧａＡｓか
らなるエミッタコンタクト層３６を順にエピタキシャル
成長させる。次に、図８（ｂ）に示すようにタングステ
ンシリサイド（ＷＳｉ）膜５７をスパッタ法によりエミ
ッタコンタクト層３６上に形成した後、フォトリソグラ
フィーにより、レジストパターン５８をタングステンシ
リサイド（ＷＳｉ）膜５７上に形成する。
【００５６】レジストパターン５８をマスクとして、反
応性イオンエッチング（ＲＩＥ）によりタングステンシ
リサイド膜５７をエッチングすることにより、図８
（ｃ）に示すように電極５９を形成する。ｎ+−ＩｎＧ
ａＡｓとタングステンシリサイドとの接触により形成さ
れるショットキー障壁高さは小さいので、電極５９は熱
処理を行わなくともエミッタコンタクト層３６と低い接
触抵抗で接合される。
応性イオンエッチング（ＲＩＥ）によりタングステンシ
リサイド膜５７をエッチングすることにより、図８
（ｃ）に示すように電極５９を形成する。ｎ+−ＩｎＧ
ａＡｓとタングステンシリサイドとの接触により形成さ
れるショットキー障壁高さは小さいので、電極５９は熱
処理を行わなくともエミッタコンタクト層３６と低い接
触抵抗で接合される。
【００５７】続いて、電極５９をマスクとして、ウエッ
トエッチングによりエミッタコンタクト層３６及びエミ
ッタ層３５をエッチングし、ベース層３４の表面を露出
する。ベース層３４の表面を露出させずにエミッタ層３
６の一部からなる薄い半導体層が残るようにエッチング
してもよい。エミッタコンタクト層３６及びエミッタ層
３５は等方的にエッチングされるため、電極５９の幅Ｗ
１に較べて、エミッタコンタクト層３６及びエミッタ層
３５の幅Ｗ２は小さくなる。
トエッチングによりエミッタコンタクト層３６及びエミ
ッタ層３５をエッチングし、ベース層３４の表面を露出
する。ベース層３４の表面を露出させずにエミッタ層３
６の一部からなる薄い半導体層が残るようにエッチング
してもよい。エミッタコンタクト層３６及びエミッタ層
３５は等方的にエッチングされるため、電極５９の幅Ｗ
１に較べて、エミッタコンタクト層３６及びエミッタ層
３５の幅Ｗ２は小さくなる。
【００５８】その後、図８（ｄ）に示すように、ニッケ
ル層（厚さ：５ｎｍ）／チタン層（５ｎｍ）／白金層
（５ｎｍ）／チタン層（３０ｎｍ）／白金層（１００ｎ
ｍ）からなる金属多層膜６０を半絶縁性ＧａＡｓ基板３
１全体を覆うように電子ビーム法により蒸着する。
ル層（厚さ：５ｎｍ）／チタン層（５ｎｍ）／白金層
（５ｎｍ）／チタン層（３０ｎｍ）／白金層（１００ｎ
ｍ）からなる金属多層膜６０を半絶縁性ＧａＡｓ基板３
１全体を覆うように電子ビーム法により蒸着する。
【００５９】図８（ｅ）に示すように、レジストパター
ン６１をエミッタコンタクト層３６及びエミッタ層３５
及びベース電極となる金属多層膜６０の一部分を覆って
形成し、レジストパターン６１をマスクとして、イオン
ミリング法により、コレクタ層３３が露出するまで金属
多層膜６０及びベース層３４を同時にエッチングし、更
に、コレクタ層３３の一部をエッチングする。
ン６１をエミッタコンタクト層３６及びエミッタ層３５
及びベース電極となる金属多層膜６０の一部分を覆って
形成し、レジストパターン６１をマスクとして、イオン
ミリング法により、コレクタ層３３が露出するまで金属
多層膜６０及びベース層３４を同時にエッチングし、更
に、コレクタ層３３の一部をエッチングする。
【００６０】図８（ｆ）に示すように、レジストパター
ン６１を除去後、フォトリソグラフィーとウエットエッ
チングによりコレクタコンタクト層３２を露出させて、
金−ゲルマニウム層（厚さ：１００ｎｍ）／ニッケル層
（２０ｎｍ）／金層（２００ｎｍ）からなる金属多層膜
６４をリフトオフ法で形成する。
ン６１を除去後、フォトリソグラフィーとウエットエッ
チングによりコレクタコンタクト層３２を露出させて、
金−ゲルマニウム層（厚さ：１００ｎｍ）／ニッケル層
（２０ｎｍ）／金層（２００ｎｍ）からなる金属多層膜
６４をリフトオフ法で形成する。
【００６１】最後に、４００℃で１０分間、一回熱処理
を行うことにより、金属多層膜６４及びコレクタ層３３
が合金化され、金、ゲルマニウム、及びニッケルの合金
からなるコレクタ電極３７が形成される。また同時に、
金属多層膜６０及ベース層３４が合金化され、ニッケ
ル、チタン、及び白金の合金からなるベース電極３８が
形成される。コレクタ電極３７及びベース電極３８はそ
れぞれｎ型オーミック電極及びｐ型オーミック電極とし
て４００℃において最適に合金化されるため、コレクタ
電極３７及びベース電極３８共に極めて低い接触抵抗が
得られる。金属多層膜６０及び電極５９はエミッタ電極
４０を構成する。エミッタコンタクト層３６と電極５９
もこの熱処理により加熱されるが、エミッタコンタクト
層３６と電極５９とはノンアロイオーミック接触により
良好なオーミック接触が形成されているので特にこの熱
処理工程は必要ではない。
を行うことにより、金属多層膜６４及びコレクタ層３３
が合金化され、金、ゲルマニウム、及びニッケルの合金
からなるコレクタ電極３７が形成される。また同時に、
金属多層膜６０及ベース層３４が合金化され、ニッケ
ル、チタン、及び白金の合金からなるベース電極３８が
形成される。コレクタ電極３７及びベース電極３８はそ
れぞれｎ型オーミック電極及びｐ型オーミック電極とし
て４００℃において最適に合金化されるため、コレクタ
電極３７及びベース電極３８共に極めて低い接触抵抗が
得られる。金属多層膜６０及び電極５９はエミッタ電極
４０を構成する。エミッタコンタクト層３６と電極５９
もこの熱処理により加熱されるが、エミッタコンタクト
層３６と電極５９とはノンアロイオーミック接触により
良好なオーミック接触が形成されているので特にこの熱
処理工程は必要ではない。
【００６２】上述のバイポーラトランジスタの製造方法
において、ベース電極３８となる金属多層膜６０をベー
ス層３４上に形成した後、レジストパターン６１をマス
クとして金属多層膜６０及びベース層３４は同時にエッ
チングされる。このため、ベース電極３８はベース層３
４に対して自己整合的にされることになる。従って、ベ
ース電極３８とベース層３４の接触面積が最大となり、
かつベース・コレクタ間容量が小さくできる。その結
果、高周波特性に優れたバイポーラトランジスタを製造
することができる。また、コレクタ電極とベース電極と
の形成順序を任意に変えることができるので、素子構造
を設計する上で自由度が増す。
において、ベース電極３８となる金属多層膜６０をベー
ス層３４上に形成した後、レジストパターン６１をマス
クとして金属多層膜６０及びベース層３４は同時にエッ
チングされる。このため、ベース電極３８はベース層３
４に対して自己整合的にされることになる。従って、ベ
ース電極３８とベース層３４の接触面積が最大となり、
かつベース・コレクタ間容量が小さくできる。その結
果、高周波特性に優れたバイポーラトランジスタを製造
することができる。また、コレクタ電極とベース電極と
の形成順序を任意に変えることができるので、素子構造
を設計する上で自由度が増す。
【００６３】一方、従来のＰｔ／Ｔｉ／Ｐｔ／Ａｕベー
ス電極を用いたバイポーラトランジスタを製造する場
合、熱処理温度の高いプロセスを先に行う必要があるた
め、ベース層を確定し、コレクター層上にコレクター電
極を形成してから、ベース電極を形成しなければならな
い。このため、ベース電極をベース層に対して自己整合
的に形成することは非常に困難であり、複雑な工程が必
要となる。
ス電極を用いたバイポーラトランジスタを製造する場
合、熱処理温度の高いプロセスを先に行う必要があるた
め、ベース層を確定し、コレクター層上にコレクター電
極を形成してから、ベース電極を形成しなければならな
い。このため、ベース電極をベース層に対して自己整合
的に形成することは非常に困難であり、複雑な工程が必
要となる。
【００６４】なお、バイポーラトランジスタ４１にベー
ス電極３８の抵抗を低下させる目的でベース電極３８上
に低抵抗の金属層７１を設けてもよい。この場合、エミ
ッタ層３５及びエミッタコンタクト層３６の側面を絶縁
膜７２で覆っておくことが好ましい。
ス電極３８の抵抗を低下させる目的でベース電極３８上
に低抵抗の金属層７１を設けてもよい。この場合、エミ
ッタ層３５及びエミッタコンタクト層３６の側面を絶縁
膜７２で覆っておくことが好ましい。
【００６５】図８（ｄ）を参照しながら説明したよう
に、金属多層膜６０を半絶縁性ＧａＡｓ基板３１全体を
覆うように蒸着したあと、図９（ａ）に示すように、酸
化ケイ素などからなる絶縁膜７３を半絶縁性ＧａＡｓ基
板３１全体を覆うように堆積する。図９（ｂ）に示すよ
うに、異方性エッチングにより、金属多層膜６０の表面
が露出するまで絶縁膜７３をエッチングし、エミッタ層
３５及びエミッタコンタクト層３６の側面を覆うサイド
ウォール７４として残す。
に、金属多層膜６０を半絶縁性ＧａＡｓ基板３１全体を
覆うように蒸着したあと、図９（ａ）に示すように、酸
化ケイ素などからなる絶縁膜７３を半絶縁性ＧａＡｓ基
板３１全体を覆うように堆積する。図９（ｂ）に示すよ
うに、異方性エッチングにより、金属多層膜６０の表面
が露出するまで絶縁膜７３をエッチングし、エミッタ層
３５及びエミッタコンタクト層３６の側面を覆うサイド
ウォール７４として残す。
【００６６】続いて、図９（ｃ）に示すように、金属多
層膜６０を電極としてメッキ法により金からなる金属層
７１を金属多層膜６０上に形成する。その後、図９
（ｄ）に示すように、レジストパターン６１を形成し、
イオンミリング法により金層７１、金属多層膜６０、及
びベース層３４をエッチングし、更に、コレクタ層３３
の一部をエッチングする。この後、図８（ｆ）を参照し
ながら説明した工程を引き続いて行う。
層膜６０を電極としてメッキ法により金からなる金属層
７１を金属多層膜６０上に形成する。その後、図９
（ｄ）に示すように、レジストパターン６１を形成し、
イオンミリング法により金層７１、金属多層膜６０、及
びベース層３４をエッチングし、更に、コレクタ層３３
の一部をエッチングする。この後、図８（ｆ）を参照し
ながら説明した工程を引き続いて行う。
【００６７】この構造によれば、エミッタ層３５、エミ
ッタコンタクト層３６、あるいはエミッタ電極４０と電
気的短絡を起こさずに厚いＡｕ層７１をベース電極３８
上に形成でき、ベース電極の金属抵抗も低減することが
できる。従って、ベース・コレクタ間容量を下げるため
に、ベース電極を微細化した場合に特に効果が大きい。
ッタコンタクト層３６、あるいはエミッタ電極４０と電
気的短絡を起こさずに厚いＡｕ層７１をベース電極３８
上に形成でき、ベース電極の金属抵抗も低減することが
できる。従って、ベース・コレクタ間容量を下げるため
に、ベース電極を微細化した場合に特に効果が大きい。
【００６８】また、高周波デバイスの高周波特性を改善
することができる。
することができる。
【００６９】上記実施例ではエミッタを上部に配置する
エミッタアップ型構造について説明したが、コレクタを
上部に配置するコレクタアップ型構造についても同様に
適用できる。また、ｎｐｎ型バイポーラトランジスタに
ついて説明したが、ｐｎｐ型バイポーラトランジスタに
おいてコレクタ、またはエミッタ電極として本発明の電
極を使用することも可能である。
エミッタアップ型構造について説明したが、コレクタを
上部に配置するコレクタアップ型構造についても同様に
適用できる。また、ｎｐｎ型バイポーラトランジスタに
ついて説明したが、ｐｎｐ型バイポーラトランジスタに
おいてコレクタ、またはエミッタ電極として本発明の電
極を使用することも可能である。
【００７０】また、上記実施例から明らかなように、本
発明バイポーラトランジスタにおいて、ｎ型オーミック
電極及び本発明のｐ型オーミック電極は必ずしもベース
層、エミッタ層、あるいはコレクタ層に直接形成しなく
てもよく、必要に応じてこれらの半導体層に接して設け
られたコンタクト層に形成してよい。
発明バイポーラトランジスタにおいて、ｎ型オーミック
電極及び本発明のｐ型オーミック電極は必ずしもベース
層、エミッタ層、あるいはコレクタ層に直接形成しなく
てもよく、必要に応じてこれらの半導体層に接して設け
られたコンタクト層に形成してよい。
【００７１】更に、上記実施例では垂直型トランジスタ
について説明したが、ｐ型オーミック電極を備えたその
他の化合物半導体素子に適用できることは容易に理解さ
れる。
について説明したが、ｐ型オーミック電極を備えたその
他の化合物半導体素子に適用できることは容易に理解さ
れる。
【００７２】また、本発明のオーミック電極はｐ型半導
体に対してショットキー障壁高さが低いので、ｎ型半導
体に対してはショットキー障壁高さが高く、特性のよい
ショットキー電極となる。従って、このＮｉ、Ｔｉ、Ｐ
ｔまたはＰｄを含む金属層をｎチャネルＭＥＳＦＥＴの
ゲートにも応用が可能である。この場合、白金をｎ型半
導体層へ拡散させるため熱処理を行う必要がある。
体に対してショットキー障壁高さが低いので、ｎ型半導
体に対してはショットキー障壁高さが高く、特性のよい
ショットキー電極となる。従って、このＮｉ、Ｔｉ、Ｐ
ｔまたはＰｄを含む金属層をｎチャネルＭＥＳＦＥＴの
ゲートにも応用が可能である。この場合、白金をｎ型半
導体層へ拡散させるため熱処理を行う必要がある。
【００７３】
【発明の効果】本発明によれば、低接触抵抗率を備え、
信頼性の高いｐ型オーミック電極を得ることができる。
信頼性の高いｐ型オーミック電極を得ることができる。
【００７４】また、バイポーラトランジスタの製造にお
いて、ｐ型オーミック電極とｎ型オーミック電極の熱処
理を一度にかつ同じ温度で行うことができるため、製造
工程が簡略化される。ｐ型オーミック電極とｎ型オーミ
ック電極との形成順序はいずれを先にしてもよいので、
製造工程に規制されずに自由な構造のトランジスタを製
造することができる。更に、ベース電極となるｐ型オー
ミック電極上に低抵抗層を設けることにより、ベース抵
抗がより一層低減され、高速で動作するデバイスの高周
波特性が改善される。
いて、ｐ型オーミック電極とｎ型オーミック電極の熱処
理を一度にかつ同じ温度で行うことができるため、製造
工程が簡略化される。ｐ型オーミック電極とｎ型オーミ
ック電極との形成順序はいずれを先にしてもよいので、
製造工程に規制されずに自由な構造のトランジスタを製
造することができる。更に、ベース電極となるｐ型オー
ミック電極上に低抵抗層を設けることにより、ベース抵
抗がより一層低減され、高速で動作するデバイスの高周
波特性が改善される。
【図１】図１は本発明のオーミック電極の構造を模式的
に示している。
に示している。
【図２】図２（ａ）から（ｅ）はそれぞれ本発明のｐ型
オーミック電極の製造方法を説明する断面図である。
オーミック電極の製造方法を説明する断面図である。
【図３】図３は３５０℃における本発明のｐ型オーミッ
ク電極及び従来のｐ型オーミック電極の熱処理時間と接
触抵抗率との関係を示すグラフである。
ク電極及び従来のｐ型オーミック電極の熱処理時間と接
触抵抗率との関係を示すグラフである。
【図４】図４は４００℃における本発明のｐ型オーミッ
ク電極及び従来のｐ型オーミック電極の熱処理時間と接
触抵抗率との関係を示すグラフである。
ク電極及び従来のｐ型オーミック電極の熱処理時間と接
触抵抗率との関係を示すグラフである。
【図５】図５は本発明のｐ型オーミック電極及び従来の
ｐ型オーミック電極の保管温度と平均劣化時間との関係
を示すグラフである。
ｐ型オーミック電極の保管温度と平均劣化時間との関係
を示すグラフである。
【図６】図６（ａ）及び（ｂ）はそれぞれ本発明のｐ型
オーミック電極の別な製造方法の製造工程説明する断面
図である。
オーミック電極の別な製造方法の製造工程説明する断面
図である。
【図７】本発明のバイポーラトランジスタの構造を示す
断面図である。
断面図である。
【図８】図８（ａ）から（ｆ）は図７に示されるバイポ
ーラトランジスタの製造方法を説明する断面図である。
ーラトランジスタの製造方法を説明する断面図である。
【図９】図９（ａ）から（ｄ）は図７に示されるバイポ
ーラトランジスタのｐ型オーミック電極上に金層を形成
する方法を説明する断面図である。
ーラトランジスタのｐ型オーミック電極上に金層を形成
する方法を説明する断面図である。
【図１０】図１０は従来のｐ型オーミック電極の熱処理
温度と接触抵抗率との関係を本願発明者が実験により求
めたグラフである。
温度と接触抵抗率との関係を本願発明者が実験により求
めたグラフである。
【図１１】図１１はｎ型オーミック電極の熱処理温度と
接触抵抗率との関係を本願発明者が実験により求めたグ
ラフである。
接触抵抗率との関係を本願発明者が実験により求めたグ
ラフである。
１ 半絶縁性ＧａＡｓ基板 ２ ｐ型ＧａＡｓ層 ３ 拡散層 ４ ｐ型オーミック電極 ５ チタン層 ６ 白金層 ７ 電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/205 21/331 29/73 Ｈ０１Ｌ 29/46 Ｈ 29/72
Claims (16)
- 【請求項１】 ｐ型ＩＩＩ−Ｖ族化合物半導体層上に設
けられ、該ｐ型ＩＩＩ−Ｖ族化合物半導体との界面に、
ニッケル（Ｎｉ）、チタン（Ｔｉ）、及び白金（Ｐｔ）
を主成分として含む、ｐ型化合物半導体用オーミック電
極。 - 【請求項２】 白金（Ｐｔ）の代わりにパラジウム（Ｐ
ｄ）を含む、請求項１に記載のｐ型化合物半導体用オー
ミック電極。 - 【請求項３】 ニッケル、白金、及びチタンを主成分と
して含む金属層をｐ型ＩＩＩ−Ｖ族化合物半導体層上に
直接または薄層を介して形成する工程と、 熱処理により、該金属層及び該ｐ型ＩＩＩ−Ｖ族化合物
半導体層の一部を合金化する工程とを包含する、ｐ型化
合物半導体用オーミック電極の製造方法。 - 【請求項４】 前記金属層はニッケル層、チタン層、及
び白金層を含み、該白金層を最上層とする多層膜からな
り、該チタン層の厚さが１０ｎｍ以下である、請求項３
に記載のｐ型化合物半導体用オーミック電極の製造方
法。 - 【請求項５】 白金の代わりにパラジウムを用いる、請
求項３または４に記載のｐ型化合物半導体用オーミック
電極の製造方法。 - 【請求項６】 前記合金化する工程において、３６０℃
から４６０℃の温度で熱処理する、請求項３または４に
記載のｐ型化合物半導体用オーミック電極の製造方法。 - 【請求項７】 少なくとも一層のｐ型ＩＩＩ−Ｖ族化合
物半導体層を含む半導体積層構造と、 該ｐ型ＩＩＩ−Ｖ族化合物半導体層上に設けられ、ニッ
ケル、チタン、及び白金を主成分として含むｐ型化合物
半導体用オーミック電極とを有するバイポーラトランジ
スタ。 - 【請求項８】 前記半導体積層構造は更に、少なくとも
一層のｎ型ＩＩＩ−Ｖ族化合物半導体層を含み、該ｎ型
ＩＩＩ−Ｖ族化合物半導体層上に設けられ、金、ゲルマ
ニウム、及びニッケルを主成分として含むｎ型化合物半
導体用オーミック電極を更に有する請求項７に記載のバ
イポーラトランジスタ。 - 【請求項９】 白金の代わりにパラジウムを含む、請求
項７または８に記載のバイポーラトランジスタ。 - 【請求項１０】 ニッケル、チタン、及び白金を主成分
として含む第１の金属層をｐ型ＩＩＩ−Ｖ族化合物半導
体層上に直接または薄層を介して形成する工程と、 熱処理により、該第１の金属層及び該ｐ型ＩＩＩ−Ｖ族
化合物半導体層を合金化する工程とを包含する、バイポ
ーラトランジスタの製造方法。 - 【請求項１１】 前記第１の金属層はニッケル層、白金
層、チタン層を含み、該白金層を最上層とする多層膜か
らなり、該チタン層及び該ニッケル層の厚さが１０ｎｍ
以下である請求項１０に記載のバイポーラトランジスタ
の製造方法。 - 【請求項１２】 前記第１の金属層を形成する工程と前
記合金化する工程との間に、金、ゲルマニウム、及びニ
ッケルを主成分として含む第２の金属層をｎ型ＩＩＩ−
Ｖ族化合物半導体層上に直接または薄層を介して形成す
る工程を更に包含する請求項１０または１１に記載のバ
イポーラトランジスタの製造方法。 - 【請求項１３】 前記合金化する工程において、前記第
２の金属層及び前記ｎ型ＩＩＩ−Ｖ族化合物半導体層も
同時に合金化される請求項１２に記載のバイポーラトラ
ンジスタの製造方法。 - 【請求項１４】 第１のｎ型ＩＩＩ−Ｖ族化合物半導体
層と、該第１のｎ型ＩＩＩ−Ｖ族化合物半導体層の上方
に積層されたｐ型ＩＩＩ−Ｖ族化合物半導体層と、該ｐ
型ＩＩＩ−Ｖ族化合物半導体層の上方に積層された第２
のｎ型ＩＩＩ−Ｖ族化合物半導体層とを含む半導体積層
構造の一部を該ｐ型ＩＩＩ−Ｖ族化合物半導体層が露出
するまで、もしくは該ｐ型ＩＩＩ−Ｖ族化合物半導体層
上に薄い半導体層を残して該半導体積層構造の上方から
エッチングする工程と、 該露出したｐ型ＩＩＩ−Ｖ族化合物半導体層上、もしく
は該薄い半導体層上にニッケルと、チタンと、白金また
はパラジウムとを含む第１の金属膜を形成する工程と、 該第１のｎ型ＩＩＩ−Ｖ族化合物半導体層が露出するま
で、もしくは該ｎ型ＩＩＩ−Ｖ族化合物半導体層上に薄
い半導体層を残して該第１の金属膜及び該ｐ型半導体層
を同時にエッチングする工程と、 該露出した第１のｎ型ＩＩＩ−Ｖ族化合物半導体層上、
もしくは該薄い半導体層上に金、ゲルマニウム、及びニ
ッケルを含む第２の金属膜を形成する工程と、 該第１の金属膜及び該ｐ型ＩＩＩ−Ｖ族化合物半導体
層、並びに該第２の金属膜及び該第１のｎ型ＩＩＩ−Ｖ
族化合物半導体層を熱処理により合金化し、それぞれｐ
型オーミック電極及びｎ型オーミック電極を同時に形成
する工程とを包含するバイポーラトランジスタの製造方
法。 - 【請求項１５】 前記第１の金属膜を形成する工程の後
に、前記エッチングにより露出した前記半導体構造の側
面にサイドウォールを形成する工程と、 前記第１の金属膜上に低抵抗金属層を形成する工程とを
更に包含する請求項１４に記載のバイポーラトランジス
タの製造方法。 - 【請求項１６】 前記低抵抗金属層をメッキ法により形
成する請求項１５に記載のバイポーラトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045836A JP2713697B2 (ja) | 1994-03-09 | 1995-03-06 | ｐ型化合物半導体用オーミック電極及びそれを用いたバイポーラトランジスタ、並びにそれらの製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3824794 | 1994-03-09 | ||
| JP6-163754 | 1994-07-15 | ||
| JP16375494 | 1994-07-15 | ||
| JP6-38247 | 1994-07-15 | ||
| JP7045836A JP2713697B2 (ja) | 1994-03-09 | 1995-03-06 | ｐ型化合物半導体用オーミック電極及びそれを用いたバイポーラトランジスタ、並びにそれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883896A true JPH0883896A (ja) | 1996-03-26 |
| JP2713697B2 JP2713697B2 (ja) | 1998-02-16 |
Family
ID=27289756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045836A Expired - Fee Related JP2713697B2 (ja) | 1994-03-09 | 1995-03-06 | ｐ型化合物半導体用オーミック電極及びそれを用いたバイポーラトランジスタ、並びにそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713697B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069777A (ja) * | 2010-09-24 | 2012-04-05 | Sumitomo Electric Ind Ltd | 半導体発光素子の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567605A (ja) * | 1991-09-09 | 1993-03-19 | Nippon Telegr & Teleph Corp <Ntt> | オーミツク電極 |
| JPH05136159A (ja) * | 1991-11-12 | 1993-06-01 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
| JPH05335267A (ja) * | 1992-05-28 | 1993-12-17 | Sony Corp | オーミック電極及びその形成方法 |
-
1995
- 1995-03-06 JP JP7045836A patent/JP2713697B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567605A (ja) * | 1991-09-09 | 1993-03-19 | Nippon Telegr & Teleph Corp <Ntt> | オーミツク電極 |
| JPH05136159A (ja) * | 1991-11-12 | 1993-06-01 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
| JPH05335267A (ja) * | 1992-05-28 | 1993-12-17 | Sony Corp | オーミック電極及びその形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069777A (ja) * | 2010-09-24 | 2012-04-05 | Sumitomo Electric Ind Ltd | 半導体発光素子の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2713697B2 (ja) | 1998-02-16 |
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