JP3292193B2 - オーミック電極の製造方法及び半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーミック電極の
製造方法及び半導体装置の製造方法に関し、特に３−５
族化合物半導体に使用されるオーミック電極の製造方法
及び半導体装置の製造方法に関する。なお、本明細書中
においては、周期律表の族を示す数字を便宜上通常のロ
ーマ数字ではなく、英数字で表わす。

【０００２】

【従来の技術】ＧａＡｓ等の３−５族化合物半導体を使
用したヘテロ接合バイポーラトランジスタ（以下、ＨＢ
Ｔという）等のデバイスにおいて、特にＰ型ＧａＡｓに
対するオーミック電極におけるコンタクト抵抗の低減
は、その特性向上のために極めて重要である。また、デ
バイスの長期動作の更なる信頼性向上のためには、オー
ミック電極の熱安定性の向上も重要である。更に、その
製造工程において、オーミック電極を形成した後に行わ
れる配線工程等のプロセスウィンドウを広げるためにも
オーミック電極の熱安定性の向上は重要である。

【０００３】Ｐ型ＧａＡｓ層へのオーミック電極とし
て、ＡｕＺｎ/Ａｕ積層電極、ＡｕＢｅ/Ａｕ積層電極、
ＡｕＭｎ/Ａｕ積層電極、ＡｕＭｇ/Ａｕ積層電極又はＣ
ｒ/Ａｕ積層電極等のＡｕ系オーミックが従来から使用
されている。しかし、これらのオーミック電極はコンタ
クト抵抗が高く、しかもＧａＡｓとの反応性が高いＡｕ
を使用しているため、熱的に不安定であった。

【０００４】そこで、より低抵抗なオーミック電極の製
造方法が、例えば高橋によって特開平５−２５９４３５
号公報に開示されている。図９（ａ）及び（ｂ）は従来
のオーミック電極の製造方法を工程順に示す断面図であ
る。

【０００５】従来のオーミック電極の製造方法について
図９に基づいて説明する。図９（ａ）に示すように、先
ず、半絶縁性ＧａＡｓ基板１００の上にＰ型ＧａＡｓ層
１０１を形成する。この上にＰｄ層１０２、Ｚｎ層１０
３、Ｐｔ層１０４及びＡｕ層１０５を順に形成する。

【０００６】次に、図９（ｂ）に示すように、３００℃
の温度で熱処理を行うことにより、Ｐｄ₄ＧａＡｓ合金
層１０６を形成する。次に、Ｐ型ＧａＡｓ層１０１にＺ
ｎが拡散してＰ⁺型ＧａＡｓ層１０７が形成され、コン
タクト抵抗が低いオーミック電極が形成される。Ａｕ層
１０５中のＡｕのＰ型ＧａＡｓ層１０１への拡散に対し
ては、Ｐｔ層１０４がバリア層となるため、熱的安定性
が改善される。

【０００７】また、更に優れたＰ型ＧａＡｓへの低コン
タクト抵抗オーミック電極の製造方法が、岡田らによっ
てJapanese Journal of Applied Physics, 30, L558-L5
60(1991)に報告されている。図１０（ａ）及び（ｂ）は
他の従来のオーミック電極の製造方法を工程順に示す断
面図である。

【０００８】他の従来のオーミック電極の製造方法につ
いて図１０に基づいて説明する。図１０（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１００の上にＰ型ＧａＡｓ
層１０１を形成する。この上にＰｔ層１０８、Ｔｉ層１
０９、Ｐｔ層１０８ａ及びＡｕ層１１０を順に形成す
る。

【０００９】次に、図１０（ｂ）に示すように、４００
℃の温度で１分間熱処理を行い、Ｐｔ−ＧａＡｓ合金層
１１１を形成する。Ｐ型ＧａＡｓ層１０１とＰｔ層１０
８とのショットキーバリアは低いため、コンタクト抵抗
が低いオーミック電極が形成される。また、ＡｕのＰ型
ＧａＡｓ層１０１への拡散に対して、Ｐｔ層１０８ａが
バリア層となるため、熱的安定性が改善される。

【００１０】更に、本願発明者は３−５族化合物半導体
基板に対してＮ型不純物となる第１の元素からなる薄
膜、３−５族化合物半導体層と金属膜との間のエネルギ
ー障壁の高さを低下させる第２の元素からなる薄膜及び
第１の元素との反応により高融点合金を形成する第３の
元素からなる薄膜を、３−５族化合物基板の上に、下か
ら第３の元素からなる薄膜、第２の元素からなる薄膜及
び第１の元素からなる薄膜の順に堆積し、これらの薄膜
が形成された３−５族化合物半導体基板を還元性ガス雰
囲気中で熱処理することにより、Ｎ型ＧａＡｓに対して
接触抵抗が小さく、かつ接触抵抗の基板面内均一性及び
ロット間均一性が優れたオーミック電極を得ることがで
きる製造方法を開示した（特開平１０−１４４６２２号
公報）。

【００１１】

【発明が解決しようとする課題】しかし、上述の高橋又
は岡田等によるオーミック電極の製造方法では、ＧａＡ
ｓに対して反応性が高いＡｕを使用しているため、熱的
安定性が悪いという問題点がある。

【００１２】また、高橋又は岡田等による従来の方法に
おいて製造されたオーミック電極においても、Ｐｔ層１
０８ａをバリア層として使用しているが、デバイスの長
時間動作により、ＡｕがＰｔ層１０８ａを突き抜けてＰ
型ＧａＡｓ層１０１中まで拡散し、コンタクト抵抗が増
大するという問題点がある。更に、ＨＢＴのベース電極
に使用した場合、薄いベース層を突き抜けてコレクタ層
までＡｕが拡散し、コレクタ耐圧が低下するという問題
点もある。

【００１３】更に、高橋又は岡田等による従来のオーミ
ック電極の製造方法は、金属の膜厚又はアニール温度を
最適化しても、１×１０^-7Ω・ｃｍ²以下のコンタクト抵
抗を得ることが困難であるという問題点がある。

【００１４】更にまた、従来のオーミック電極の製造方
法では、貴金属であるＡｕ又はＰｔを多く使用するの
で、コスト低減の妨げとなるという問題点がある。

【００１５】一方、特開平１０−１４４６２２号公報に
記載のオーミック電極の製造方法は、所期の目的は達成
できるものの、Ｎ型ＧａＡｓに対して適用できるもので
あり、Ｐ型ＧａＡｓへは適用できないという問題点があ
る。

【００１６】本発明はかかる問題点に鑑みてなされたも
のであって、Ｐ型ＧａＡｓ基板及びＮ型ＧａＡｓ基板に
コンタクト抵抗が低く、かつ高耐熱性を有するオーミッ
ク電極を歩留まり良く、低コストで製造することができ
るオーミック電極の製造方法及び半導体装置の製造方法
を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明に係るオーミック
電極の製造方法は、Ｐ型３−５族化合物半導体層と金属
膜とのエネルギー障壁高さを低下させる第１の元素、前
記第１の元素との反応により高融点合金を形成する第２
の元素及び前記Ｐ型３−５族化合物半導体層に対してＰ
型不純物となる第３の元素の全ての元素を含む薄膜を、
Ｐ型３−５族化合物半導体層の上のＰ型オーミック電極
形成予定領域に形成する工程と、前記薄膜及び前記Ｐ型
３−５族化合物半導体層を熱処理してＰ型オーミック電
極を形成する工程と、を有することを特徴とする。

【００１８】

【００１９】

【００２０】

【００２１】なお、前記薄膜は、前記第１の元素からな
る第１の薄膜と前記第３の元素からなる第３の薄膜との
積層膜と、前記積層膜の上に形成された第２の元素から
なる第２の薄膜と、から構成することができる。この場
合、例えば、前記第１の元素はＰｄ、Ｎｉ及びＰｔから
なる群から選択された１種の元素であり、前記第２の元
素はＩｎであり、前記第３の元素はＺｎ及びＭｎからな
る群から選択された１種の元素である。

【００２２】また、本発明においては、前記薄膜は、各
層の厚さが５ｎｍ以下であることが好ましい。

【００２３】更に、本発明においては、前記熱処理の工
程を還元性ガス雰囲気中で行うことが好ましい。

【００２４】

【００２５】

【００２６】本発明に係る半導体装置の製造方法は、前
述の本発明に係るオーミック電極の製造方法を１工程と
して含むものである。

【００２７】また、本発明においては、前記半導体装置
は、例えば金属・半導体電界効果トランジスタ、ヘテロ
接合電界効果トランジスタ又はヘテロ接合バイポーラト
ランジスタである。

【００２８】

【発明の実施の形態】以下、本発明の実施例及び参考例
に係るオーミック電極の製造方法及び半導体装置の製造
方法について添付の図面を参照して詳細に説明する。図
１（ａ）及び（ｂ）は本発明の参考例に係るオーミック
電極の製造方法を工程順に示す断面図、図２（ａ）及び
（ｂ）はその次の工程を工程順に示す断面図である。本
参考例においては、第１の元素をＰｄとし、第２の元素
をＩｎとする。

【００２９】本参考例の製造方法は、先ず、図１（ａ）
に示すように、３−５族化合物半導体である半絶縁性Ｇ
ａＡｓ層１の上に、例えば分子線エピタキシャル法（以
下、ＭＢＥ法という）又は有機金属気相成長法（以下、
ＭＯＶＰＥ法という）等により、例えばＰ型ドーパント
であるＣを４×１０¹⁹ｃｍ^-3ドープしたＰ型ＧａＡｓ層
２を形成する。このＰ型ＧａＡｓ層２の上に、例えばフ
ォトリソグラフィー法によりオーミック電極形成予定領
域部分が開口されたフォトレジストパターン３を形成す
る。

【００３０】次に、図１（ｂ）に示すように、Ｐ型Ｇａ
Ａｓ層２及びフォトレジストパターン３の上に、例えば
真空蒸着法又はスパッタ法等により、例えば膜厚が０．
５ｎｍの第１の元素からなるＰｄ層４、膜厚が２ｎｍの
第２の元素からなるＩｎ層５及び膜厚が０．５ｎｍの第
１の元素からなるＰｄ層４ａの順に形成する。

【００３１】次に、電極金属のシート抵抗を低減するた
め、電気抵抗率が低く、熱的に安定な金属膜として、例
えば厚さが３０ｎｍのＴｉ層３１、厚さが３０ｎｍのＰ
ｔ層３２及び厚さが３００ｎｍのＡｕ層３３をＰｄ層４
ａの上に、例えば真空蒸着法又はスパッタ法等により順
に形成する。

【００３２】次に、図２（ａ）に示すように、例えば有
機溶剤でフォトレジストパターン３を除去し、不要な金
属膜をリフトオフしてオーミック電極パターンを形成す
る。

【００３３】次に、図２（ｂ）に示すように、雰囲気ガ
スとして、例えば窒素ガスを使用し、Rapid Thermal
Annealing法（急速加熱法、以下、ＲＴＡ法という）に
より３５０℃の温度で５秒間の熱処理を行う。この熱処
理により、Ｐｄ層４とＰ型ＧａＡｓ層２とが反応しＰｄ
₄ＧａＡｓ層６が形成される。また、この上にＰｄＩｎ
合金層７が形成される。このようにしてオーミック電極
が形成される。この熱処理においては、Ｔｉ層３１、Ｐ
ｔ層３２及びＡｕ層３３は合金化反応を起こさない。な
お、このオーミック電極においては、２×１０^-8Ω・ｃ
ｍ²と低いコンタクト抵抗を得ることができる。

【００３４】本参考例においては、Ｐｄ₄ＧａＡｓ層６
を形成することにより、Ｐ型ＧａＡｓ層２とＰｄＩｎ合
金層７との間のエネルギー障壁が低下し、コンタクト抵
抗が低いオーミック電極を形成することができる。例え
ば３００乃至６００℃の広いアニール温度範囲におい
て、従来のＰｔとＴｉとＰｔとＡｕとからなるオーミッ
ク電極と比べてコンタクト抵抗が１桁以上低いオーミッ
ク電極を得ることができる。

【００３５】また、本参考例においては、窒素ガス雰囲
気中でアニールを行っているが、これに限定されるもの
ではなく、水素ガス等の還元性雰囲気中でアニールする
ことができ、この場合には、更にコンタクト抵抗が低い
オーミック電極を得ることができる。

【００３６】更に、熱処理によって形成されるＰｄＩｎ
合金層７は、融点が１２８５℃と高い融点を有する。こ
のため、窒素ガス又は水素ガスのいずれの雰囲気でアニ
ールを行う場合にも良好な耐熱性を示す。例えば４００
℃の温度で１０時間熱処理を行った場合でも、コンタク
ト抵抗の増加は、従来のＰｔとＴｉとＰｔとＡｕとから
なるオーミック電極に比べて小さく、表面モフォロジー
も殆ど変化しない。更に、オーミック電極はコンタクト
抵抗の基板面内均一性及びロット間均一性も良好であ
る。

【００３７】更に、本参考例においては、オーミック電
極として、Ｐｄ層４とＩｎ層５とＰｄ層４ａとの積層膜
を使用したが、Ｐｄ層４とＩｎ層５との積層膜を使用す
ることもできる。また、Ｐｄ層４とＩｎ層５の膜厚を薄
くして積層回数を増やした積層膜又はＰｄとＩｎとを同
時に蒸着したＰｄ−Ｉｎ層を使用することにより、Ｐｄ
層４とＩｎ層５とＰｄ層４ａとの積層膜を使用した場合
に比べて、Ｉｎが凝集して島状に堆積されることが少な
くなり、表面モフォロジーが良好なオーミック電極が得
られる。更に、Ｉｎの蒸着工程を低い基板温度で行うこ
とにより、更にＩｎの凝集反応を抑制することができ、
より一層平坦性が良好な表面モフォロジーのオーミック
電極が得られる。

【００３８】更にまた、本参考例においては、Ｐ型Ｇａ
Ａｓ層の外、Ｐ型ＧａＡｓ層とＮ型ＧａＡｓ層との両方
に対しても、コンタクト抵抗が低いオーミック電極を形
成することが可能である。例えば上述した温度よりも高
い５５０℃の温度で５秒間の熱処理を行うことにより、
ＰｄＩｎ合金層７とＧａＡｓ層２との間に、Ｐｄ₄Ｇａ
Ａｓ層とＩｎＧａＡｓ再成長層とからなるＩｎＧａＡｓ
層が形成される。このＩｎＧａＡｓ層は固相エピタキシ
ャル成長により部分的に再成長し、Ｐｄ₄ＧａＡｓ層６
と共存する。

【００３９】また、Ｐｄ₄ＧａＡｓ層６によりＰｄＩｎ
合金層７とＰ型ＧａＡｓ層２との間のエネルギー障壁が
低下すると共に、ＩｎＧａＡｓ層によりＰｄＩｎ合金層
７とＮ型ＧａＡｓ層との間のエネルギー障壁も低下す
る。これにより、コンタクト抵抗が低いＰ型オーミック
電極及びＮ型オーミック電極が同時に得られる。従っ
て、同じ合金構成の膜又は積層膜であっても、Ｐ型Ｇａ
Ａｓ層に対しても、Ｎ型ＧａＡｓ層に対してもコンタク
ト抵抗が低いオーミック電極を得ることができる。

【００４０】即ち、Ｐ型ＧａＡｓ層及びＮ型ＧａＡｓ層
の上にオーミック電極を有する半導体装置において、Ｐ
型ＧａＡｓ層及びＮ型ＧａＡｓ層の上にオーミック電極
を同時に形成できるため、工程数の大幅な削減が可能と
なる。

【００４１】次に、本発明の第１実施例について説明す
る。図３（ａ）及び（ｂ）は本発明の第１実施例に係る
オーミック電極の製造方法を工程順に示す断面図、図４
（ａ）及び（ｂ）はその次の工程を示す断面図である。
なお、図１（ａ）及び（ｂ）及び図２（ａ）及び（ｂ）
に示す参考例と同一構成物には同一符号を付してその詳
細な説明は省略する。本実施例においては、第１の元素
をＰｄとし、第２の元素をＩｎとし、第３の元素をＺｎ
とする。

【００４２】本実施例の製造方法は、先ず、図３（ａ）
に示すように、３−５族化合物半導体である半絶縁性Ｇ
ａＡｓ基板１の上に、例えばＭＢＥ法又はＭＯＶＰＥ法
等によりＰ型ＧａＡｓ層２を成長させる。Ｐ型ＧａＡｓ
層２は、例えばＰ型ドーパントであるＣが４×１０¹⁹ｃ
ｍ^-3ドープされている。この上に、フォトリソグラフィ
ー法によりオーミック電極形成部分が開口されたフォト
レジストパターン３を形成する工程までは、前述の参考
例の工程と同様である。

【００４３】次に、図３（ｂ）に示すように、Ｐ型Ｇａ
Ａｓ層２及びフォトレジストパターン３の上に、例えば
真空蒸着法又はスパッタ法等により、例えば膜厚が０．
３ｎｍの第１の元素からなるＰｄ層４、膜厚が０．３ｎ
ｍの第３の元素からなるＺｎ層８、膜厚が０．３ｎｍの
第１の元素からなるＰｄ層４ａ、膜厚が２ｎｍの第２の
元素からなるＩｎ層５及び膜厚が０．４ｎｍの第１の元
素からなるＰｄ層４ｂの順に形成する。次に、電極金属
のシート抵抗を低減するため、電気抵抗率が低く熱的に
安定な金属膜として、例えば厚さが３０ｎｍのＴｉ層３
１、厚さが３０ｎｍのＰｔ層３２及び厚さが３００ｎｍ
のＡｕ層３３をＰｄ層４ｂの上に真空蒸着法又はスパッ
タ法等により順に形成する。

【００４４】次に、図４（ａ）に示すように、例えば有
機溶剤でフォトレジストパターン３を除去し、不要な金
属膜をリフトオフしてオーミック電極パターンを形成す
る。

【００４５】次に、図４（ｂ）に示すように、例えば雰
囲気ガスとして窒素ガスを使用し、例えばＲＴＡ法によ
り３５０℃の温度で５秒間の熱処理を行う。この熱処理
により、Ｐｄ層４とＰ型ＧａＡｓ層２とが反応してＰｄ
₄ＧａＡｓ層６が再成長し、その上にＰｄＩｎ合金層７
が形成される。更に、Ｐ型ＧａＡｓ層２中へＺｎが拡散
し、Ｐ⁺型ＧａＡｓ層９が形成される。これにより、オ
ーミック電極が形成される。なお、この熱処理において
は、Ｔｉ層３１、Ｐｔ層３２及びＡｕ層３３は合金化反
応を起こさない。

【００４６】本実施例においては、熱処理を行い、Ｐ型
ＧａＡｓ層２中へＺｎを拡散させて、Ｐ⁺型ＧａＡｓ層
９を形成することにより、前述の参考例よりもＰ型Ｇａ
Ａｓ層２に対するコンタクト抵抗が低いオーミック電極
を得ることができる。即ち、コンタクト抵抗値が１×１
０^-8Ω・ｃｍ²とコンタクト抵抗が極めて低いオーミック
電極を得ることができる。

【００４７】また、本実施例においては、３−５族化合
物半導体層に対してＰ型不純物となる第３の元素として
Ｚｎを使用したが、特に、これに限定されるものではな
く、他に、例えばＭｎ、Ｍｇ、Ｂｅ、Ｃ、Ｇｅ及びＳｉ
等が挙げられる。特に、Ｚｎ又はＭｎは、蒸着等により
容易に成膜でき、かつ比較的低い温度の熱処理によりＰ
型不純物となるため好ましい。

【００４８】更に、本実施例においては、窒素雰囲気中
でアニールを行った場合について述べたが、水素ガス雰
囲気中でアニールを行った場合には、更にコンタクト抵
抗が低いオーミック電極が得られる。いずれの雰囲気で
アニールを行う場合も良好な耐熱性を示し、例えば４０
０℃の温度で１０時間熱処理を行った場合でも、コンタ
クト抵抗の増加は従来のＰｔとＴｉとＰｔとＡｕとから
なるオーミック電極と比べて小さく、表面モフォロジー
は殆ど変化しない。更に、オーミック電極はコンタクト
抵抗の基板面内均一性及びロット間均一性も良好であ
る。

【００４９】更にまた、本実施例においては、オーミッ
ク電極として、Ｐｄ層４、Ｚｎ層８、Ｐｄ層４ａ、Ｉｎ
層５及びＰｄ層４ｂからなる積層膜を使用したが、Ｐｄ
及びＺｎを同時に蒸着したＰｄ−Ｚｎ層、Ｉｎ層５及び
Ｐｄ層４からなる積層膜又はＰｄ層４、Ｚｎ層８及びＩ
ｎ層５からなる積層膜等を使用することもできる。ま
た、Ｐｄ層４、Ｚｎ層８及びＩｎ層５の膜厚を薄くして
積層回数を増やした積層膜又はＰｄ、Ｚｎ及びＩｎを同
時に蒸着したＰｄ−Ｚｎ−Ｉｎ層を使用することによ
り、Ｐｄ層４、Ｚｎ層８、Ｐｄ層４ａ、Ｉｎ層５及びＰ
ｄ層４ｂからなる積層膜を使用した場合に比べて、Ｉｎ
が凝集して島状に堆積されることが少なくなるので、表
面モフォロジーが良好なオーミック電極が得られる。ま
た、Ｉｎの蒸着工程を低い基板温度で行うことにより、
更にＩｎの凝集反応を抑制することができるので、より
一層平坦性が良好な表面モフォロジーのオーミック電極
が得られる。

【００５０】上述の第１実施例においては、３−５族化
合物半導体層としては、Ｐ型ＧａＡｓ層２を使用した
が、本発明は特にこれに限定されるものではなく、例え
ばＧａＡｓ又はＳｉ等からなる基板の上に形成されたＧ
ａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ及びＩｎＰ等から
なるエピタキシャル層を挙げることができる。これらの
層は、必要に応じてＰ型不純物を含んでいてもよい。ま
た、ＧａＡｓ又はＩｎＰ等からなる基板そのものを使用
してもよい。

【００５１】また、Ｐ型３−５族化合物半導体層と金属
膜との間のエネルギー障壁の高さを低下させる第１の元
素としてＰｄを使用したが、本発明はこれに限定される
ものではなく、他に第１の元素として、例えばＰｔ、Ｎ
ｉ及びＣｏ等を挙げることができる。この中でも、特に
３−５族化合物半導体との反応性が大きいＰｄ及びＰｔ
が好ましい。

【００５２】更に、第１の元素と反応して高融点合金を
形成し、かつＮ型３−５族化合物半導体層と金属膜との
間のエネルギー障壁の高さを低下させる第２の元素とし
ては、層をなす３−５族化合物半導体と混晶を形成する
ものが好ましく、例えばＩｎ及びＳｂ等を挙げることが
できる。特にＩｎは、ＧａＡｓと反応してＩｎＧａＡｓ
を形成するのでエネルギー障壁高さを極めて小さくする
ことが可能であるので好ましい。

【００５３】更に、上述の参考例及び第１実施例におい
ては、熱処理中にＰ型ＧａＡｓ層２とＰｄ層４とが反応
してＰｄ₄ＧａＡｓ層６が形成される。Ｐｄ₄ＧａＡｓ層
６の上にはＰｄＩｎ合金層７が形成される。Ｐｄ層４、
４ａは殆どＩｎ層５と反応して融点が１２８５℃である
ＰｄＩｎ合金層７を形成するため、ＧａＡｓ層２中への
合金層７のシンターは３ｎｍ以下と極めて浅く、良好な
熱的安定性が得られる。例えば４００℃で１０時間熱処
理を行ってもコンタクト抵抗及び表面モフォロジーの変
化は殆ど見られない。

【００５４】更にまた、上述の参考例及び第１実施例に
おいては、窒素雰囲気中でアニールを行っているが、還
元性ガス雰囲気が好ましい。この還元性ガスとしては、
例えばＨ₂、ＨＩ、ＣＯ、ＳＯ₂、Ｎ₂Ｈ₄、ＮＨ₃、Ｓｉ
Ｈ₄、Ｓｉ₂Ｈ₆、ＰＨ₃、Ｈ₂Ｓ、ＡｓＨ₃及びＨ₂Ｓｅ等
のガスを挙げることができる。これらの還元性ガスは、
必要に応じて不活性ガスで希釈して使用してもよい。特
に、還元性ガスとしては、本発明で使用する半導体層等
に対して悪影響がなく、かつ扱いが容易なＨ₂ガスが好
ましい。また、上述の参考例及び第１実施例において
は、熱処理工程に電気炉を使用することができる。

【００５５】また、上述の参考例及び第１実施例におい
ては、Ｐｄ層４ａの上に電極金属のシート抵抗を低減す
るために堆積したＴｉ層３１、Ｐｔ層３２及びＡｕ層３
３は、特にこれに限定されるものではなく、Ｔｉ膜とＡ
ｕ膜との積層膜又はこれらの層とＭｏ、Ｗ、ＷＳｉ若し
くはＴｉＮ等からなるバリア膜とを組み合わせた積層膜
とすることが可能である。また、電極金属のシート抵抗
を低減するために堆積した膜は、Ｐｄ層４とＩｎ層５と
Ｐｄ層４ａとを熱処理した後、これらの層の上にめっき
法等により堆積することも可能である。

【００５６】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例に係るヘテロ接合バイポ
ーラトランジスタを示す断面図である。なお、図３
（ａ）及び（ｂ）並びに図４（ａ）及び（ｂ）に示す第
１実施例と同一構成物には同一符号を付してその詳細な
説明は省略する。

【００５７】本実施例においては、半絶縁性ＧａＡｓ基
板１の上にＮ⁺型ＧａＡｓサブコレクタ層１０が形成さ
れている。このＮ⁺型ＧａＡｓサブコレクタ層１０の上
には、中央にＮ^-型ＧａＡｓコレクタ層１１及びＰ⁺型Ｇ
ａＡｓベース層１２が形成されている。このＰ⁺型Ｇａ
Ａｓベース層１２の上には、中央にＮ型ＡｌＧａＡｓエ
ミッタ層１３及びＮ⁺型ＩｎＧａＡｓエミッタキャップ
層１４が形成されている。このＮ⁺型ＩｎＧａＡｓエミ
ッタキャップ層１４の上に、エミッタ電極１７が形成さ
れている。

【００５８】コレクタ電極１５がＮ⁺型ＧａＡｓサブコ
レクタ層１０の上の両側に形成されている。また、Ｎ型
ＡｌＧａＡｓエミッタ層１３の両側にはＴｉ層とＰｔ層
とＡｕ層とからなる金属層３４、ＰｄＩｎ合金層７及び
Ｐｄ₄ＧａＡｓ層６からなるベース電極１６がＰ⁺型Ｇａ
Ａｓベース層１２の上に形成されている。ベース電極１
６は前述の第１実施例（図４（ｄ）参照）に示すＴｉ層
３１、Ｐｔ層３２、Ａｕ層３３、Ｐｄ ₄ ＧａＡｓ層６、
ＰｄＩｎ合金層７からなるベース電極と同一のものであ
る。金属層３４により、電極金属のシート抵抗が低減さ
れる。

【００５９】本実施例においては、コンタクト抵抗が低
く、かつ高耐熱性を有するオーミック電極を歩留まり良
く製造できるため、ＨＢＴの高性能化、高信頼化、歩留
まりの向上及びコスト低減が可能になる。

【００６０】また、本実施例においては、エミッタ電極
１７として、ＷＳｉ等の高融点金属を使用して熱処理に
より合金化することがないノンアロイ電極を、例えばス
パッタ法、リソグラフィー法及びドライエッチング法等
の組み合わせにより形成することができる。コレクタ電
極１５は、例えばＡｕＧｅ膜とＮｉ膜との積層膜等をリ
ソグラフィー法、蒸着法及びリフトオフ法等の組み合わ
せにより堆積し、熱処理により合金化して形成すること
ができる。

【００６１】次に、本発明の第３実施例について説明す
る。図６は本発明の第３実施例に係るＨＢＴを示す断面
図である。なお、図５に示す第２実施例と同一構成物に
は同一符号を付してその詳細な説明は省略する。

【００６２】本実施例においては、第２実施例と比較し
て、エミッタ電極２０、ベース電極１６ａ及びコレクタ
電極１９が電極金属のシート抵抗を低減するためのＴｉ
層とＰｔ層とＡｕ層とからなる金属層３４、ＰｄＩｎ合
金層７、Ｐｄ₄ＧａＡｓ層及びＩｎＧａＡｓ再成長層か
らなる合金層１８からなる点が異なり、これら以外は第
２実施例と同様の構成である。

【００６３】コレクタ電極１９及びエミッタ電極２０の
形成には、参考例に示したオーミック電極の製造方法を
使用する。これにより、Ｐｄ₄ＧａＡｓ層及びＩｎＧａ
Ａｓ再成長層からなる合金層１８が形成されるのでＰｄ
Ｉｎ合金層７とのショットキー障壁が下がり、コンタク
ト抵抗が低いオーミック電極を得ることができる。

【００６４】また、コレクタ電極１９、ベース電極１６
ａ及びエミッタ電極２０に参考例のオーミック電極の製
造方法を使用することにより、全ての電極をまとめて形
成することができる。従って、製造工程の大幅な削減が
可能となり、ＨＢＴの製造コストを低減することができ
る。

【００６５】上述のことから、本実施例においては、コ
ンタクト抵抗が低く、かつ高耐熱性を有するオーミック
電極を歩留まり良く製造でき、ＨＢＴの高性能化、高信
頼化、歩留まりの向上及びコスト低減が可能になる。

【００６６】上述の第２及び第３実施例においては、ベ
ース電極１６、１６ａの形成には、参考例又は第１実施
例のオーミック電極の製造方法を使用することができ
る。

【００６７】次に、本発明の第４実施例について説明す
る。図７は本発明の第４実施例に係る相補型ヘテロ接合
電界効果トランジスタ（以下、ＨＪＦＥＴという）を示
す断面図である。なお、図３（ａ）及び（ｂ）並びに図
４（ａ）及び（ｂ）に示す第１実施例と同一構成物には
同一符号を付してその詳細な説明は省略する。

【００６８】本実施例においては、Ｐ型ＨＪＦＥＴ形成
領域２９とＮ型ＨＪＦＥＴ形成領域３０とを備えてい
る。半絶縁性ＧａＡｓ基板１の上にノンドープＩｎＧａ
Ａｓチャネル層２１及びＰ型ＡｌＧａＡｓ正孔供給層２
２が順次形成されている。このＰ型ＡｌＧａＡｓ正孔供
給層２２の上にＮ型ＨＪＦＥＴを形成するためのノンド
ープＧａＡｓ層２３、ノンドープＩｎＧａＡｓチャネル
層２４、Ｎ型ＡｌＧａＡｓ電子供給層２５及びＮ⁺型Ｇ
ａＡｓキャップ層２６が形成されている。

【００６９】Ｐ型ＨＪＦＥＴ形成領域２９においては、
Ｐ型ＡｌＧａＡｓ正孔供給層２２から上の層は選択的に
エッチングして除去されており、Ｐ型ＡｌＧａＡｓ正孔
供給層２２の上にソース・ドレイン電極２７が形成され
ている。このソース・ドレイン電極２７の間には断面Ｔ
字形のゲート電極２８ａがＰ型ＡｌＧａＡｓ正孔供給層
２２の上に形成されている。

【００７０】Ｎ型ＨＪＦＥＴ形成領域３０においては、
Ｎ⁺型ＧａＡｓキャップ層２６の上にはＮ型ＡｌＧａＡ
ｓ電子供給層２５に達する開口部が形成されている。こ
の開口部のＮ型ＡｌＧａＡｓ電子供給層２５の上には断
面Ｔ字形のゲート電極２８ａが形成されている。また、
Ｎ⁺型ＧａＡｓキャップ層２６の上にはソース・ドレイ
ン電極２７ａが形成されている。

【００７１】本実施例においては、Ｐ型ＡｌＧａＡｓ正
孔供給層２２より上の層のエッチング及びＮ⁺型ＧａＡ
ｓキャップ層２６の開口部のエッチングには、例えば塩
素系ガスを使用したドライエッチング法又は燐酸若しく
はクエン酸等を使用したウェットエッチング法を使用す
ることができる。

【００７２】Ｐ型ＨＪＦＥＴ形成領域２９のソース・ド
レイン電極２７は、Ｔｉ層とＰｔ層とＡｕ層とからなる
金属層３４、ＰｄＩｎ合金層７及びＰｄ₄ＧａＡｓ層６
から形成されている。この金属層３４により、電極金属
のシート抵抗が低減される。ソース・ドレイン電極２７
は、参考例又は第１実施例のオーミック電極の製造方法
を使用することにより形成することができる。また、Ｎ
型ＨＪＦＥＴ形成領域３０のソース・ドレイン電極２７
ａは、ＡｕＧｅ膜とＮｉ膜とからなる積層膜等をリソグ
ラフィー法、蒸着法及びリフトオフ法等を組み合わせ、
更に熱処理することにより合金化して形成することがで
きる。ゲート電極２８、２８ａは、例えばＴｉ膜とＡｌ
膜とからなる積層膜等を使用し、例えば真空蒸着法、リ
ソグラフィー法及びリフトオフ法等を組み合わせること
により形成することができる。また、例えばＷＳｉ等の
高融点金属を使用し、例えばスパッタ法、リソグラフィ
ー法及びドライエッチング法等を組み合わせて形成する
ことにより、より一層信頼性が高いゲート電極２８，２
８ａを得ることができる。

【００７３】本実施例においては、コンタクト抵抗が低
く、かつ高耐熱性を有するオーミック電極を歩留まり良
く製造できるため、相補型ＨＪＦＥＴの高性能化、高信
頼化、歩留まりの向上及びコスト低減が可能になる。

【００７４】次に、本発明の第５実施例について説明す
る。図８は本発明の第５実施例に係る相補型ＨＪＦＥＴ
を示す断面図である。なお、図７に示す第４実施例と同
一構成物には同一符号を付してその詳細な説明は省略す
る。

【００７５】本実施例においては、第４実施例と比較し
て、Ｐ型ＨＪＦＥＴ形成領域２９ａ及びＮ型ＨＪＦＥＴ
形成領域３０ａに形成されているソース・ドレイン電極
２７ｂ、２７ｃの構成が、電極金属のシート抵抗を低減
するためのＴｉ層とＰｔ層とＡｕ層とからなる金属層３
４、ＰｄＩｎ合金層７並びにＰｄ₄ＧａＡｓ層及びＩｎ
ＧａＡｓ再成長層からなる合金層１８からなる点が異な
り、これら以外の構成は、第４実施例と同様の構成であ
る。

【００７６】Ｐ型ＨＪＦＥＴ形成領域２９ａにおいて
は、Ｐ型ＡｌＧａＡｓ正孔供給層２２より上の層は選択
的にエッチングして除去され、Ｐ型ＡｌＧａＡｓ正孔供
給層２２の上にゲート電極２８及びソース・ドレイン電
極２７ｂが形成されている。また、Ｎ型ＨＪＦＥＴ形成
領域３０ａにおいては、Ｎ⁺型ＧａＡｓキャップ層２６
の上にソース・ドレイン電極２７ｃが形成され、その間
の開口部のＮ型ＡｌＧａＡｓ電子供給層２５の上にはゲ
ート電極２８ａが形成されている。

【００７７】Ｐ型ＡｌＧａＡｓ正孔供給層２２より上の
層のエッチング又はＮ⁺型ＧａＡｓキャップ層２６の開
口部のエッチングには、例えば塩素系ガスを使用したド
ライエッチング法又は燐酸若しくはクエン酸等を使用し
たウェットエッチング法を使用することができる。

【００７８】ゲート電極２８及び２８ａは、ＴｉとＡｌ
とからなる積層金属等を使用し、例えば真空蒸着法、リ
ソグラフィー法及びリフトオフ法等の組み合わせにより
形成することができる。また、例えばＷＳｉ等の高融点
金属を使用し、例えばスパッタ法、リソグラフィー法及
びドライエッチング法等を組み合わせて形成することに
より、より一層信頼性が高いゲート電極２８，２８ａを
得ることができる。

【００７９】また、Ｐ型ＨＪＦＥＴ形成領域２９ａのソ
ース・ドレイン電極２７ｂの形成には、参考例又は第１
実施例のオーミック電極の製造方法を使用することがで
きる。Ｎ型ＨＪＦＥＴ形成領域３０ａのソース・ドレイ
ン電極２７ｃの形成に、第１実施例のオーミック電極の
製造方法を使用することにより、Ｐｄ₄ＧａＡｓ層及び
ＩｎＧａＡｓ再成長層からなる合金層１８が形成されて
ＰｄＩｎ合金層７とのショットキー障壁が下がるため、
コンタクト抵抗が低いオーミック電極を得ることができ
る。

【００８０】更に、Ｐ型ＨＪＦＥＴ形成領域２９ａのソ
ース・ドレイン電極２７ｂ及びＮ型ＨＪＦＥＴ形成領域
３０ａのソース・ドレイン電極２７ｃの全てを参考例に
示したオーミック電極の製造方法を使用して製造するこ
とにより、１度に全てのソース・ドレイン電極２７ｂ、
２７ｃを形成することができる。このため、製造工程の
大幅な削減が可能となり、デバイスのコストを低減する
ことができる。

【００８１】本実施例においては、コンタクト抵抗が低
く、かつ高耐熱性を有するオーミック電極を歩留まり良
く製造できるので、相補型ＨＪＦＥＴの高性能化、高信
頼化、歩留まりの向上及びコスト低減が可能になる。

【００８２】上述の第１乃至５の実施例においては、従
来のＰｔとＴｉとＰｔとＡｕとからなるオーミック電極
と比べて、貴金属であるＰｔの使用量を減らすことがで
きるので、従来よりもコストの低減が可能である。

【００８３】また、上述の第１乃至５の実施例において
は、従来のオーミック電極の製造方法で使用されている
真空蒸着法及びリフトオフ法を使用することができ、従
来の製造工程を大幅に変更する必要はなく、本発明を実
施することができる。

【００８４】更に、上述の第１乃至５の実施例において
は、薄膜の各層の厚さは５ｎｍ以下にすることが好まし
い。各層の膜厚が５ｎｍよりも厚い場合には、熱処理し
たときに、Ｐｄ₄ＧａＡｓ層６の他にＰｄＧａ層又はＰ
ｄＡｓ₂層等の合金層が形成される。このＰｄＧａ層又
はＰｄＡｓ₂層等の合金層はＧａＡｓ層２に対してショ
ットキー障壁が高いため、コンタクト抵抗が増大してし
まう。一方、薄膜の各層の厚さが５ｎｍ以下であると、
熱処理してもＰｄ₄ＧａＡｓ層６のみが形成され、Ｐｄ
Ｇａ層又はＰｄＡｓ₂層等は殆ど形成されない。このた
め、更に一層コンタクト抵抗が低いオーミック電極を形
成することができる。

【００８５】

【発明の効果】以上詳述したように本発明によれば、Ｐ
型３−５族化合物半導体層と金属膜とのエネルギー障壁
高さを低下させる第１の元素、前記第１の元素との反応
により高融点合金を形成する第２の元素及び前記Ｐ型３
−５族化合物半導体層に対してＰ型不純物となる第３の
元素の全ての元素を含む薄膜を、Ｐ型３−５族化合物半
導体層の上のＰ型オーミック電極形成予定領域に形成
し、前記薄膜及び前記Ｐ型３−５族化合物半導体層を熱
処理してＰ型オーミック電極を形成することにより、Ｐ
型３−５族化合物半導体層と金属膜とのエネルギー障壁
を低下させることができるため、コンタクト抵抗が低い
Ｐ型オーミック電極を得ることができる。

【００８６】また、本発明の製造方法により製造された
オーミック電極を使用することにより、ＨＪＦＥＴ、Ｈ
ＢＴ等のデバイスの高性能化、高信頼化、歩留まりの向
上及びコスト低減が可能になる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は本発明の参考例に係るオー
ミック電極の製造方法を工程順に示す断面図である。

【図２】（ａ）及び（ｂ）はその次の工程を工程順に示
す断面図である。

【図３】（ａ）及び（ｂ）は本発明の第１実施例に係る
オーミック電極の製造方法を工程順に示す断面図であ
る。

【図４】（ａ）及び（ｂ）はその次の工程を工程順に示
す断面図である。

【図５】本発明の第２実施例に係るヘテロ接合バイポー
ラトランジスタを示す断面図である。

【図６】本発明の第３実施例に係るヘテロ接合バイポー
ラトランジスタを示す断面図である。

【図７】本発明の第４実施例に係る相補型ヘテロ接合電
界効果トランジスタを示す断面図である。

【図８】本発明の第５実施例に係る相補型ヘテロ接合電
界効果トランジスタを示す断面図である。

【図９】（ａ）及び（ｂ）は従来のオーミック電極の製
造方法を工程順に示す断面図である。

【図１０】（ａ）及び（ｂ）は他の従来のオーミック電
極の製造方法を工程順に示す断面図である。

【符号の説明】

１、１００；半絶縁性ＧａＡｓ基板 ２、１０１；Ｐ型ＧａＡｓ層 ３；フォトレジストパターン ４、４ａ、４ｂ、１０２；Ｐｄ層 ５；Ｉｎ層 ６、１０６；Ｐｄ₄ＧａＡｓ層 ７；ＰｄＩｎ合金層 ８、１０３；Ｚｎ層 ９、１０７；Ｐ⁺型ＧａＡｓ層 １０；Ｎ⁺型ＧａＡｓサブコレクタ層 １１；Ｎ^-型ＧａＡｓコレクタ層 １２；Ｐ⁺型ＧａＡｓベース層 １３；Ｎ型ＡｌＧａＡｓエミッタ層 １４；Ｎ⁺型ＩｎＧａＡｓエミッタキャップ層 １５；コレクタ電極 １６、１６ａ；ベース電極 １７；エミッタ電極 １８；合金層 １９；コレクタ電極 ２０；エミッタ電極 ２１；ノンドープＩｎＧａＡｓチャネル層 ２２；Ｐ型ＡｌＧａＡｓ正孔供給層 ２３；ノンドープＧａＡｓ層 ２４；ノンドープＩｎＧａＡｓチャネル層 ２５；Ｎ型ＡｌＧａＡｓ電子供給層 ２６；Ｎ⁺型ＧａＡｓキャップ層 ２７、２７ａ、２７ｂ；ソース・ドレイン電極 ２８、２８ａ；ゲート電極 ２９、２９ａ；Ｐ型ＨＪＦＥＴ形成領域 ３０、３０ａ；Ｎ型ＨＪＦＥＴ形成領域３ ２、１０４、１０８、１０８ａ；Ｐｔ層 ３３、１０５、１１０；Ａｕ層 ３４；金属層３１、 １０９；Ｔｉ層 １１１；Ｐｔ−ＧａＡｓ合金層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/73 29/812 (56)参考文献 特開 平10−144622（ＪＰ，Ａ) 特開 平11−274468（ＪＰ，Ａ) 特開 平11−220119（ＪＰ，Ａ) 特開 平11−54453（ＪＰ，Ａ) 特開 平10−303460（ＪＰ，Ａ) 特開 平７−14776（ＪＰ，Ａ) 特開 平６−310706（ＪＰ，Ａ) 特開 平６−267887（ＪＰ，Ａ) 特開 平５−259435（ＪＰ，Ａ) 特開 平３−24722（ＪＰ，Ａ) 特開 平２−46773（ＪＰ，Ａ) 特開 昭63−237470（ＪＰ，Ａ) 特開2000−77786（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 301 H01L 21/331 H01L 21/338 H01L 29/205 H01L 29/73 H01L 29/812

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 Ｐ型３−５族化合物半導体層と金属膜と
   のエネルギー障壁高さを低下させる第１の元素、前記第
   １の元素との反応により高融点合金を形成する第２の元
   素及び前記Ｐ型３−５族化合物半導体層に対してＰ型不
   純物となる第３の元素の全ての元素を含む薄膜を、Ｐ型
   ３−５族化合物半導体層の上のＰ型オーミック電極形成
   予定領域に形成する工程と、前記薄膜及び前記Ｐ型３−
   ５族化合物半導体層を熱処理してＰ型オーミック電極を
   形成する工程と、を有することを特徴とするオーミック
   電極の製造方法。
2. 【請求項２】 前記薄膜は、前記第１の元素からなる第
   １の薄膜と前記第３の元素からなる第３の薄膜との積層
   膜と、前記積層膜の上に形成された第２の元素からなる
   第２の薄膜と、を有することを特徴とする請求項１に記
   載のオーミック電極の製造方法。
3. 【請求項３】 前記第１の元素はＰｄ、Ｎｉ及びＰｔか
   らなる群から選択された１種の元素であり、前記第２の
   元素はＩｎであり、前記第３の元素はＺｎ及びＭｎから
   なる群から選択された１種の元素であることを特徴とす
   る請求項１又は２に記載のオーミック電極の製造方法。
4. 【請求項４】 前記薄膜は、各層の厚さが５ｎｍ以下で
   あることを特徴とする請求項１乃至３のいずれか１項に
   記載のオーミック電極の製造方法。
5. 【請求項５】 前記熱処理の工程を還元性ガス雰囲気中
   で行うことを特徴とする請求項１乃至４のいずれか１項
   に記載のオーミック電極の製造方法。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   オーミック電極の製造方法を１工程として含むことを特
   徴とする半導体装置の製造方法。
7. 【請求項７】 前記半導体装置が金属・半導体電界効果
   トランジスタであることを特徴とする請求項６に記載の
   半導体装置の製造方法。
8. 【請求項８】 前記半導体装置がヘテロ接合電界効果ト
   ランジスタであることを特徴とする請求項６に記載の半
   導体装置の製造方法。
9. 【請求項９】 前記半導体装置がヘテロ接合バイポーラ
   トランジスタであることを特徴とする請求項６に記載の
   半導体装置の製造方法。