JP3450242B2 - 化合物半導体集積回路の製造方法 - Google Patents
化合物半導体集積回路の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体集積
回路の製造方法に関し、特に、III−Ｖ族化合物半導体
ヘテロ接合バイポーラトランジスタと抵抗体、キャパシ
タを同一基板上に設置したモノリシックマイクロ波集積
回路の製造方法に関する。
回路の製造方法に関し、特に、III−Ｖ族化合物半導体
ヘテロ接合バイポーラトランジスタと抵抗体、キャパシ
タを同一基板上に設置したモノリシックマイクロ波集積
回路の製造方法に関する。
【０００２】
【従来の技術】今日、携帯電話や光通信システム等の普
及に伴ない、ＧＨｚ帯の高周波領域で動作する高出力素
子の開発が、活発に行われている。III−Ｖ族化合物半
導体を用いたヘテロ接合バイポーラトランジスタ（以
下、ＨＢＴと省略する）は、優れた高周波特性と高い電
流駆動能力を有し、しかも単一正電源動作が可能なた
め、これらの要求に答える素子として有望視され、すで
に一部実用化されている。
及に伴ない、ＧＨｚ帯の高周波領域で動作する高出力素
子の開発が、活発に行われている。III−Ｖ族化合物半
導体を用いたヘテロ接合バイポーラトランジスタ（以
下、ＨＢＴと省略する）は、優れた高周波特性と高い電
流駆動能力を有し、しかも単一正電源動作が可能なた
め、これらの要求に答える素子として有望視され、すで
に一部実用化されている。
【０００３】ＨＢＴを携帯電話等に応用する場合には、
素子の高性能化とともにチップの小型化が必須であり、
トランジスタと抵抗体やキャパシタ等の受動素子とを同
一基板上に形成するモノリシックマイクロ波集積回路
（ＭＭＩＣ）の開発が重要になる。
素子の高性能化とともにチップの小型化が必須であり、
トランジスタと抵抗体やキャパシタ等の受動素子とを同
一基板上に形成するモノリシックマイクロ波集積回路
（ＭＭＩＣ）の開発が重要になる。
【０００４】このようなＨＢＴを用いたＭＭＩＣを製造
する場合、従来はＨＢＴを作製した後、キャパシタや抵
抗体等の受動素子をＨＢＴとは独立に作製していた。
する場合、従来はＨＢＴを作製した後、キャパシタや抵
抗体等の受動素子をＨＢＴとは独立に作製していた。
【０００５】もっとも典型的なＨＢＴを用いたＭＭＩＣ
構造を図６に示す。この半導体集積回路は、ＨＢＴ素子
を作成後、抵抗体やＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａ
ｔｏｒ−Ｍｅｔａｌ）キャパシタを作製しているため、
抵抗体やＭＩＭキャパシタは、ＨＢＴ素子を埋め込んだ
層間絶縁膜のＳｉＯ２上に設けられている。ＭＩＭキャ
パシタは、第一層配線と第二層配線の間にＳｉＯ２やＳ
ｉＮ等のキャパシタ絶縁膜を挟んで、形成している。ま
た、抵抗体は、サブコレクタ層を所望の抵抗値の得られ
る大きさに加工するエピタキシャル抵抗を用いる場合
（特開平１０−１０７０４２号公報）と、ＷＳｉＮやＮ
ｉＣｒ等の抵抗体メタルを蒸着もしくはスパッタリング
で形成する場合がある。
構造を図６に示す。この半導体集積回路は、ＨＢＴ素子
を作成後、抵抗体やＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａ
ｔｏｒ−Ｍｅｔａｌ）キャパシタを作製しているため、
抵抗体やＭＩＭキャパシタは、ＨＢＴ素子を埋め込んだ
層間絶縁膜のＳｉＯ２上に設けられている。ＭＩＭキャ
パシタは、第一層配線と第二層配線の間にＳｉＯ２やＳ
ｉＮ等のキャパシタ絶縁膜を挟んで、形成している。ま
た、抵抗体は、サブコレクタ層を所望の抵抗値の得られ
る大きさに加工するエピタキシャル抵抗を用いる場合
（特開平１０−１０７０４２号公報）と、ＷＳｉＮやＮ
ｉＣｒ等の抵抗体メタルを蒸着もしくはスパッタリング
で形成する場合がある。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た従来構造では、以下のような問題がある。すなわち、
まずＨＢＴ素子とＭＩＭキャパシタを別々に作製する場
合は、それぞれを作製するためのマスクが必要になり、
マスク、工程数とも多くなる。特に、ＨＢＴを作製する
場合は、エミッタ、ベース、コレクタに最適な３種類の
メタルを用いるため、それだけでもプロセスが複雑にな
るので、さらなる工程増加は、避けることが望ましい。
ＷＳｉＮやＮｉＣｒ等の抵抗体を作製する場合も、同様
に抵抗体を作製するプロセスが加わるので、工程数が増
加する。エピタキシャル抵抗を用いる場合は、加工形状
で抵抗値が決定されるので、抵抗値の制御が困難な上、
周波数により抵抗値が変化するというエピタキシャル抵
抗独特の問題がある。
た従来構造では、以下のような問題がある。すなわち、
まずＨＢＴ素子とＭＩＭキャパシタを別々に作製する場
合は、それぞれを作製するためのマスクが必要になり、
マスク、工程数とも多くなる。特に、ＨＢＴを作製する
場合は、エミッタ、ベース、コレクタに最適な３種類の
メタルを用いるため、それだけでもプロセスが複雑にな
るので、さらなる工程増加は、避けることが望ましい。
ＷＳｉＮやＮｉＣｒ等の抵抗体を作製する場合も、同様
に抵抗体を作製するプロセスが加わるので、工程数が増
加する。エピタキシャル抵抗を用いる場合は、加工形状
で抵抗値が決定されるので、抵抗値の制御が困難な上、
周波数により抵抗値が変化するというエピタキシャル抵
抗独特の問題がある。
【０００７】本発明は、上記問題点にかんがみてなされ
たものであり、ＨＢＴ素子を用いたＭＭＩＣを作製する
場合に、プロセスを簡略化できる化合物半導体集積回路
の製造方法を提供することを目的とする。
たものであり、ＨＢＴ素子を用いたＭＭＩＣを作製する
場合に、プロセスを簡略化できる化合物半導体集積回路
の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の化合物半導体集積回路の製造方法
は、III−Ｖ族化合物半導体を用いたヘテロ接合バイポ
ーラトランジスタと、下部電極と上部電極間にキャパシ
タ絶縁膜が介在するＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａ
ｔｏｒ−Ｍｅｔａｌ）キャパシタとを同一半導体基板上
に形成する化合物半導体集積回路の製造方法において、
前記ＭＩＭキャパシタを構成する前記下部電極と前記上
部電極とが、それぞれ前記ヘテロ接合バイポーラトラン
ジスタのコンタクト電極のエミッタ電極、ベース電極及
びコレクタ電極のいずれかの電極の形成と同一工程で形
成されるようにしてある。
め、請求項１記載の化合物半導体集積回路の製造方法
は、III−Ｖ族化合物半導体を用いたヘテロ接合バイポ
ーラトランジスタと、下部電極と上部電極間にキャパシ
タ絶縁膜が介在するＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａ
ｔｏｒ−Ｍｅｔａｌ）キャパシタとを同一半導体基板上
に形成する化合物半導体集積回路の製造方法において、
前記ＭＩＭキャパシタを構成する前記下部電極と前記上
部電極とが、それぞれ前記ヘテロ接合バイポーラトラン
ジスタのコンタクト電極のエミッタ電極、ベース電極及
びコレクタ電極のいずれかの電極の形成と同一工程で形
成されるようにしてある。
【０００９】このような発明によれば、ＨＢＴのコンタ
クト電極とＭＩＭ素子の構成電極を共通化することによ
り、ＨＢＴとＭＩＭ素子の工程の共通化が可能になり、
プロセスの簡略化を図ることができ、マスクやプロセス
工程数を削減できる。
クト電極とＭＩＭ素子の構成電極を共通化することによ
り、ＨＢＴとＭＩＭ素子の工程の共通化が可能になり、
プロセスの簡略化を図ることができ、マスクやプロセス
工程数を削減できる。
【００１０】請求項２記載の化合物半導体集積回路の製
造方法は、請求項１記載の化合物半導体集積回路の製造
方法において、前記ＭＩＭキャパシタの前記キャパシタ
絶縁膜が、前記ヘテロ接合バイポーラトランジスタを覆
うパッシベーション膜の成膜と同一工程で成膜されるよ
うにしてある。
造方法は、請求項１記載の化合物半導体集積回路の製造
方法において、前記ＭＩＭキャパシタの前記キャパシタ
絶縁膜が、前記ヘテロ接合バイポーラトランジスタを覆
うパッシベーション膜の成膜と同一工程で成膜されるよ
うにしてある。
【００１１】このような発明によれば、ＨＢＴのパッシ
ベーション膜とＭＩＭ素子のキャパシタ絶縁膜を共通化
することにより、ＨＢＴとキャパシタの工程の共通化が
可能になり、プロセスの簡略化を図ることができ、マス
クやプロセス工程数を削減できる。
ベーション膜とＭＩＭ素子のキャパシタ絶縁膜を共通化
することにより、ＨＢＴとキャパシタの工程の共通化が
可能になり、プロセスの簡略化を図ることができ、マス
クやプロセス工程数を削減できる。
【００１２】請求項３記載の化合物半導体集積回路の製
造方法は、請求項２記載の化合物半導体集積回路の製造
方法において、前記パッシベーション膜として、Ｓｉ
Ｎ，ＳｉＯ２あるいはＳｉＯＮを用いるようにしてあ
る。
造方法は、請求項２記載の化合物半導体集積回路の製造
方法において、前記パッシベーション膜として、Ｓｉ
Ｎ，ＳｉＯ２あるいはＳｉＯＮを用いるようにしてあ
る。
【００１３】このような発明によれば、パッシベーショ
ン膜を、絶縁膜として用いることもでき、しかも成膜プ
ロセスが容易である。
ン膜を、絶縁膜として用いることもでき、しかも成膜プ
ロセスが容易である。
【００１４】請求項４記載の化合物半導体集積回路の製
造方法は、III−Ｖ族化合物半導体を用いたヘテロ接合
バイポーラトランジスタと抵抗体とを同一半導体基板上
に形成する化合物半導体集積回路の製造方法において、
前記抵抗体が、前記ヘテロ接合バイポーラトランジスタ
を構成するコンタクト電極層の成膜と同一工程で成膜さ
れ、かつ前記コンタクト電極層を高抵抗処理されて形成
されるようにしてある。
造方法は、III−Ｖ族化合物半導体を用いたヘテロ接合
バイポーラトランジスタと抵抗体とを同一半導体基板上
に形成する化合物半導体集積回路の製造方法において、
前記抵抗体が、前記ヘテロ接合バイポーラトランジスタ
を構成するコンタクト電極層の成膜と同一工程で成膜さ
れ、かつ前記コンタクト電極層を高抵抗処理されて形成
されるようにしてある。
【００１５】このような発明によれば、ＨＢＴのコンタ
クト電極と抵抗体の成膜化工程を共通化することによ
り、ＨＢＴと抵抗体の工程の共通化が可能になり、別の
メタルを抵抗体として作製する工程が削減され、プロセ
スの簡略化を図ることができ、マスクやプロセス工程数
を削減できる。
クト電極と抵抗体の成膜化工程を共通化することによ
り、ＨＢＴと抵抗体の工程の共通化が可能になり、別の
メタルを抵抗体として作製する工程が削減され、プロセ
スの簡略化を図ることができ、マスクやプロセス工程数
を削減できる。
【００１６】請求項５記載の化合物半導体集積回路の製
造方法は、請求項４記載の化合物半導体集積回路の製造
方法において、前記高抵抗処理が、コンタクト電極層を
窒化又は酸化するようにしてある。
造方法は、請求項４記載の化合物半導体集積回路の製造
方法において、前記高抵抗処理が、コンタクト電極層を
窒化又は酸化するようにしてある。
【００１７】このような発明によれば、コンタクト電極
を構成する導電材料を窒化物又は酸化物とすることによ
り高抵抗化し、抵抗体とすることができる。
を構成する導電材料を窒化物又は酸化物とすることによ
り高抵抗化し、抵抗体とすることができる。
【００１８】請求項６記載の化合物半導体集積回路の製
造方法は、請求項５記載の化合物半導体集積回路の製造
方法において、前記コンタクト電極層の窒化又は酸化
を、窒素又は酸素を含む気体をプラズマ又は熱分解によ
って反応させることによって行うようにしてある。
造方法は、請求項５記載の化合物半導体集積回路の製造
方法において、前記コンタクト電極層の窒化又は酸化
を、窒素又は酸素を含む気体をプラズマ又は熱分解によ
って反応させることによって行うようにしてある。
【００１９】このような発明によれば、コンタクト電極
を容易に窒化もしくは酸化することができる。
を容易に窒化もしくは酸化することができる。
【００２０】
【発明の実施の形態】以下、本発明の化合物半導体集積
回路の製造方法の実施形態について図面を参照しつつ説
明する。
回路の製造方法の実施形態について図面を参照しつつ説
明する。
【００２１】図１に、本発明の化合物半導体集積回路に
用いるＨＢＴの断面構造の一例を示す。このＨＢＴは、
半絶縁性ＧａＡｓ基板上に、コレクタ層、ベース層、エ
ミッタ層がこの順序で積層され、基板面と垂直方向にキ
ャリアが流れる構造である。図１に示すＨＢＴは、半絶
縁性ＧａＡｓ基板１０上に、ｉ−ＧａＡｓまたはｉ−Ａ
ｌＧａＡｓからなるバッファ層１１（例えば厚さ５００
ｎｍ）が形成されており、このバッファ層１１上にＳｉ
を１×１０１８ｃｍ−３以上ドーピングしたｎ＋−Ｇａ
Ａｓサブコレクタ層１２（例えば厚さ５００ｎｍ）、更
にサブコレクタ層１２の上にＳｉを５×１０１６ｃｍ
−３ドーピングしたｎ−ＧａＡｓコレクタ層１３（例え
ば厚さ５００ｎｍ）が形成されている。
用いるＨＢＴの断面構造の一例を示す。このＨＢＴは、
半絶縁性ＧａＡｓ基板上に、コレクタ層、ベース層、エ
ミッタ層がこの順序で積層され、基板面と垂直方向にキ
ャリアが流れる構造である。図１に示すＨＢＴは、半絶
縁性ＧａＡｓ基板１０上に、ｉ−ＧａＡｓまたはｉ−Ａ
ｌＧａＡｓからなるバッファ層１１（例えば厚さ５００
ｎｍ）が形成されており、このバッファ層１１上にＳｉ
を１×１０１８ｃｍ−３以上ドーピングしたｎ＋−Ｇａ
Ａｓサブコレクタ層１２（例えば厚さ５００ｎｍ）、更
にサブコレクタ層１２の上にＳｉを５×１０１６ｃｍ
−３ドーピングしたｎ−ＧａＡｓコレクタ層１３（例え
ば厚さ５００ｎｍ）が形成されている。
【００２２】また、コレクタ層１３上に、Ｃを３×１０
１９ｃｍ−３ドーピングしたｐ＋−ＧａＡｓベース層１
４（例えば厚さ８０ｎｍ）が形成されている。さらに、
ベース層１４上には、Ｓｉを３×１０１７ｃｍ−３ドー
ピングしたｎ−ＡｌＧａＡｓまたはｎ−ＩｎＧａＰエミ
ッタ層１５（例えば厚さ１００ｎｍ）が形成されてい
る。
１９ｃｍ−３ドーピングしたｐ＋−ＧａＡｓベース層１
４（例えば厚さ８０ｎｍ）が形成されている。さらに、
ベース層１４上には、Ｓｉを３×１０１７ｃｍ−３ドー
ピングしたｎ−ＡｌＧａＡｓまたはｎ−ＩｎＧａＰエミ
ッタ層１５（例えば厚さ１００ｎｍ）が形成されてい
る。
【００２３】エミッタ層１５上には、エミッタ電極をと
るために、Ｓｉを高濃度（１×１０ １８ｃｍ−３以上）
にドーピングしたｎ＋−ＧａＡｓ層１６（例えば厚さ１
００ｎｍ）とｎ＋−ＩｎＧａＡｓ層１７（例えば厚さ１
００ｎｍ）からなるエミッタキャップ層が形成されてい
る。
るために、Ｓｉを高濃度（１×１０ １８ｃｍ−３以上）
にドーピングしたｎ＋−ＧａＡｓ層１６（例えば厚さ１
００ｎｍ）とｎ＋−ＩｎＧａＡｓ層１７（例えば厚さ１
００ｎｍ）からなるエミッタキャップ層が形成されてい
る。
【００２４】これらの構造は、分子線エピタキシ法（Ｍ
ＢＥ）もしくは有機金属気相成長法（ＭＯＶＰＥ）を用
いて成長する。また、コンタクト電極として、ＷＳｉエ
ミッタ電極２０、Ｔｉ／Ｐｔ／Ａｕベース電極２１、Ｎ
ｉ／ＡｕＧｅ／Ａｕコレクタ電極２２を用い、それぞれ
の電極を構成する材料の種類が異なるコンタクト電極を
用いている。ただし、エミッタ電極とベース電極及びコ
レクタ電極の全部あるいは二つの電極を共通の材料で構
成することもできる。
ＢＥ）もしくは有機金属気相成長法（ＭＯＶＰＥ）を用
いて成長する。また、コンタクト電極として、ＷＳｉエ
ミッタ電極２０、Ｔｉ／Ｐｔ／Ａｕベース電極２１、Ｎ
ｉ／ＡｕＧｅ／Ａｕコレクタ電極２２を用い、それぞれ
の電極を構成する材料の種類が異なるコンタクト電極を
用いている。ただし、エミッタ電極とベース電極及びコ
レクタ電極の全部あるいは二つの電極を共通の材料で構
成することもできる。
【００２５】図２に、本発明にかかる化合物半導体集積
回路の一実施形態を示す。この化合物半導体集積回路
は、図１に示したＨＢＴ素子に加えてＭＩＭキャパシタ
部が絶縁膜３０を介して同一のＧａＡｓ基板１０上に形
成され、かつ、ＨＢＴ素子のベース電極２１とＭＩＭキ
ャパシタ部の下部電極３１とが共通化され、ＨＢＴ素子
のパッシベーション膜１９とキャパシタ部のキャパシタ
絶縁膜３２とが共通化され、更に、ＨＢＴ素子のコレク
タ電極２２とキャパシタ部の上部電極３３とが共通化さ
れている。そのため、ＨＢＴ素子とＭＩＭキャパシタ部
は、同一の図示しない層間絶縁膜に被覆されている構造
を有する。
回路の一実施形態を示す。この化合物半導体集積回路
は、図１に示したＨＢＴ素子に加えてＭＩＭキャパシタ
部が絶縁膜３０を介して同一のＧａＡｓ基板１０上に形
成され、かつ、ＨＢＴ素子のベース電極２１とＭＩＭキ
ャパシタ部の下部電極３１とが共通化され、ＨＢＴ素子
のパッシベーション膜１９とキャパシタ部のキャパシタ
絶縁膜３２とが共通化され、更に、ＨＢＴ素子のコレク
タ電極２２とキャパシタ部の上部電極３３とが共通化さ
れている。そのため、ＨＢＴ素子とＭＩＭキャパシタ部
は、同一の図示しない層間絶縁膜に被覆されている構造
を有する。
【００２６】次に、図２に示した化合物半導体集積回路
の製造方法の第１実施形態について図３を参照して説明
する。半絶縁性ＧａＡｓ基板１０上に、有機金属気相成
長法（ＭＯＶＰＥ）を用いて、図１に示したバッファ層
１１（図示せず）、サブコレクタ層１２、コレクタ層１
３、ベース層１４、エミッタ層１５、エミッタキャップ
層１６、１７の順序で成長する。次にＷＳｉからなるエ
ミッタ電極２０をスパッタリングで形成し、フォトレジ
スト（ＰＲ）でマスクして、ドライエッチングで電極形
状に加工する。
の製造方法の第１実施形態について図３を参照して説明
する。半絶縁性ＧａＡｓ基板１０上に、有機金属気相成
長法（ＭＯＶＰＥ）を用いて、図１に示したバッファ層
１１（図示せず）、サブコレクタ層１２、コレクタ層１
３、ベース層１４、エミッタ層１５、エミッタキャップ
層１６、１７の順序で成長する。次にＷＳｉからなるエ
ミッタ電極２０をスパッタリングで形成し、フォトレジ
スト（ＰＲ）でマスクして、ドライエッチングで電極形
状に加工する。
【００２７】さらに、ウェットエッチングを用いて、エ
ミッタキャップ層１６，１７とｎ−ＡｌＧａＡｓエミッ
タ層１５をエッチングしてベース層１４を表出させる。
次に、ＰＲで表出した部分をマスクし、不要ベース層を
ウェットエッチングして、サブコレクタ層１２を露出さ
せる。ここで、素子間分離のＢ＋イオン注入を行い、Ｍ
ＩＭキャパシタを形成する部分に、ＳｉＯ２膜３０を２
００ｎｍ成膜する（図３（ａ））。
ミッタキャップ層１６，１７とｎ−ＡｌＧａＡｓエミッ
タ層１５をエッチングしてベース層１４を表出させる。
次に、ＰＲで表出した部分をマスクし、不要ベース層を
ウェットエッチングして、サブコレクタ層１２を露出さ
せる。ここで、素子間分離のＢ＋イオン注入を行い、Ｍ
ＩＭキャパシタを形成する部分に、ＳｉＯ２膜３０を２
００ｎｍ成膜する（図３（ａ））。
【００２８】次に、ＰＲによりマスクして、ベース電極
部とキャパシタ部の窓開けを行う。Ｔｉ／Ｐｔ／Ａｕか
らなるベース電極２１を蒸着したのち、リフトオフ法に
よりベース電極２１とキャパシタ下部電極３１を形成す
る（図３（ｂ））。
部とキャパシタ部の窓開けを行う。Ｔｉ／Ｐｔ／Ａｕか
らなるベース電極２１を蒸着したのち、リフトオフ法に
よりベース電極２１とキャパシタ下部電極３１を形成す
る（図３（ｂ））。
【００２９】続いて、ＳｉＮ膜１９を用いてＨＢＴ素子
全体にパッシベーション膜を施す。膜厚は、１５０ｎｍ
とする。次に、ＰＲとウェットエッチングによりＨＢＴ
部とキャパシタ部のみＳｉＮを残し、キャパシタ絶縁膜
３２を形成する（図３（ｃ））。このとき、パッシベー
ション膜（キャパシタ絶縁膜）として、ＳｉＮ膜の他
に、ＳｉＯ２膜またはＳｉＯＮ膜を用いても良い。
全体にパッシベーション膜を施す。膜厚は、１５０ｎｍ
とする。次に、ＰＲとウェットエッチングによりＨＢＴ
部とキャパシタ部のみＳｉＮを残し、キャパシタ絶縁膜
３２を形成する（図３（ｃ））。このとき、パッシベー
ション膜（キャパシタ絶縁膜）として、ＳｉＮ膜の他
に、ＳｉＯ２膜またはＳｉＯＮ膜を用いても良い。
【００３０】最後にＰＲマスクをかけて、コレクタ電極
部とキャパシタ部を窓開けし、Ｎｉ／ＡｕＧｅ／Ａｕか
らなるコレクタ電極２２と上部電極３２をリフトオフ法
により形成して、図２に示した構造を得ることができ
る。
部とキャパシタ部を窓開けし、Ｎｉ／ＡｕＧｅ／Ａｕか
らなるコレクタ電極２２と上部電極３２をリフトオフ法
により形成して、図２に示した構造を得ることができ
る。
【００３１】本製造方法において、ＨＢＴの成長方法、
成長条件、それぞれの層の組成、膜厚、ドーピング濃
度、さらにｎ型不純物、ｐ型不純物の種類、電極に用い
る合金等も、その目的に適合するものならば、すべて任
意性がある。またプロセスにおいても、その順序やエッ
チング方法等の手段は、本発明の目的に適合するものな
らば、すべて使用可能である。
成長条件、それぞれの層の組成、膜厚、ドーピング濃
度、さらにｎ型不純物、ｐ型不純物の種類、電極に用い
る合金等も、その目的に適合するものならば、すべて任
意性がある。またプロセスにおいても、その順序やエッ
チング方法等の手段は、本発明の目的に適合するものな
らば、すべて使用可能である。
【００３２】次に、図４を参照して図２に示した化合物
半導体集積回路の製造方法の第２実施形態について説明
する。この製造方法で製造する化合物半導体集積回路の
エミッタ電極２０とベース電極２１とは同時に形成され
るため、エミッタ電極２０とベース電極２１とが同一の
材料（Ｔｉ／Ｐｔ／Ａｕ）で構成される点で図２の構造
と異なる。
半導体集積回路の製造方法の第２実施形態について説明
する。この製造方法で製造する化合物半導体集積回路の
エミッタ電極２０とベース電極２１とは同時に形成され
るため、エミッタ電極２０とベース電極２１とが同一の
材料（Ｔｉ／Ｐｔ／Ａｕ）で構成される点で図２の構造
と異なる。
【００３３】この実施の形態では、最初にＳｉＯ２でダ
ミーエミッタを作製し、ダミーエミッタをマスクとして
エミッタメサを形成し、ベース層１４の面出しをする。
その後、図３（ａ）と同様に、サブコレクタ層１２の面
出し、素子間分離Ｂ＋イオン注入、キャパシタ部ＳｉＯ
２成膜を行う（図４（ａ））。
ミーエミッタを作製し、ダミーエミッタをマスクとして
エミッタメサを形成し、ベース層１４の面出しをする。
その後、図３（ａ）と同様に、サブコレクタ層１２の面
出し、素子間分離Ｂ＋イオン注入、キャパシタ部ＳｉＯ
２成膜を行う（図４（ａ））。
【００３４】次に、Ｔｉ／Ｐｔ／Ａｕにより、エミッタ
とベースに同時に電極を形成する。このとき、キャパシ
タ下部電極３１も形成する（図４（ｂ））。エミッタキ
ャップにｎ＋−ＩｎＧａＡｓを用いているので、電極と
してＴｉ／Ｐｔ／Ａｕを用いても、ノンアロイコンタク
トが可能である。その後のプロセスは、図３（ｃ）以降
と同じである。
とベースに同時に電極を形成する。このとき、キャパシ
タ下部電極３１も形成する（図４（ｂ））。エミッタキ
ャップにｎ＋−ＩｎＧａＡｓを用いているので、電極と
してＴｉ／Ｐｔ／Ａｕを用いても、ノンアロイコンタク
トが可能である。その後のプロセスは、図３（ｃ）以降
と同じである。
【００３５】本プロセスでは電極が２種類のため、ＨＢ
Ｔ素子のエミッタ電極２０とベース電極２１及びＭＩＭ
キャパシタ部の下部電極３０とが共通化され、さらにプ
ロセスの簡略化を図ることができる。その他、コレクタ
電極２２をキャパシタ下部電極３１として、エミッタ電
極２０もしくはベース電極２１を上部電極３３とする構
造も、プロセスの順序を入れ替えることにより可能であ
る。
Ｔ素子のエミッタ電極２０とベース電極２１及びＭＩＭ
キャパシタ部の下部電極３０とが共通化され、さらにプ
ロセスの簡略化を図ることができる。その他、コレクタ
電極２２をキャパシタ下部電極３１として、エミッタ電
極２０もしくはベース電極２１を上部電極３３とする構
造も、プロセスの順序を入れ替えることにより可能であ
る。
【００３６】次に、図５を参照してＨＢＴ素子と抵抗体
を同一基板上に形成する化合物半導体集積回路の製造方
法の第３実施形態について説明する。
を同一基板上に形成する化合物半導体集積回路の製造方
法の第３実施形態について説明する。
【００３７】まず、半絶縁性ＧａＡｓ基板１０上に、有
機金属気相成長法（ＭＯＶＰＥ）を用いて、バッファ層
１１（図示せず）、サブコレクタ層１２、コレクタ層１
３、ベース層１４、エミッタ層１５、エミッタキャップ
層１６、１７の順序で成長する。次に、抵抗体を形成す
る部分のエピタキシャル成長層をウェットエッチングで
除去し、基板１０面を露出させ、その後、ＳｉＯ２を受
動素子を形成する箇所に選択的に例えば２００ｎｍ成膜
する（図５（ａ））。
機金属気相成長法（ＭＯＶＰＥ）を用いて、バッファ層
１１（図示せず）、サブコレクタ層１２、コレクタ層１
３、ベース層１４、エミッタ層１５、エミッタキャップ
層１６、１７の順序で成長する。次に、抵抗体を形成す
る部分のエピタキシャル成長層をウェットエッチングで
除去し、基板１０面を露出させ、その後、ＳｉＯ２を受
動素子を形成する箇所に選択的に例えば２００ｎｍ成膜
する（図５（ａ））。
【００３８】次に、ＷＳｉからなるエミッタ電極２０を
スパッタリングで形成し、フォトレジスト（ＰＲ）でマ
スクして、ドライエッチングで加工してエミッタ電極２
０を形成する。このとき、抵抗体となる部分にもＷＳｉ
をスパッタリングし、加工を行って抵抗体前駆体４１ａ
形成する。さらに抵抗体部をＰＲで覆い、ウェットエッ
チングを用いて、エミッタキャップ層１６，１７とｎ−
ＡｌＧａＡｓエミッタ層１５をエッチングして、ベース
層１４を表出させる。次に、ＰＲでマスクし、不要ベー
ス層をウェットエッチングして、サブコレクタ層１２を
露出させる（図５（ｂ））。
スパッタリングで形成し、フォトレジスト（ＰＲ）でマ
スクして、ドライエッチングで加工してエミッタ電極２
０を形成する。このとき、抵抗体となる部分にもＷＳｉ
をスパッタリングし、加工を行って抵抗体前駆体４１ａ
形成する。さらに抵抗体部をＰＲで覆い、ウェットエッ
チングを用いて、エミッタキャップ層１６，１７とｎ−
ＡｌＧａＡｓエミッタ層１５をエッチングして、ベース
層１４を表出させる。次に、ＰＲでマスクし、不要ベー
ス層をウェットエッチングして、サブコレクタ層１２を
露出させる（図５（ｂ））。
【００３９】ベース電極２１，コレクタ電極２２を蒸着
リフトオフ法により形成した後、ＰＲによりマスクして
抵抗体部のみ窓開けし、高抵抗化処理としてプラズマ法
によりＷＳｉで構成される抵抗体前駆体４１ａを窒化さ
せ（図５（ｃ））、ＷＳｉをＷＳｉＮに化学変化させ、
抵抗体ＷＳｉＮ４１を得る。（図５（ｄ））。
リフトオフ法により形成した後、ＰＲによりマスクして
抵抗体部のみ窓開けし、高抵抗化処理としてプラズマ法
によりＷＳｉで構成される抵抗体前駆体４１ａを窒化さ
せ（図５（ｃ））、ＷＳｉをＷＳｉＮに化学変化させ、
抵抗体ＷＳｉＮ４１を得る。（図５（ｄ））。
【００４０】以上のような工程により、ＨＢＴ素子と抵
抗体ＷＳｉＮ４１を同一基板上に形成することができる
（図５（ｄ））。
抗体ＷＳｉＮ４１を同一基板上に形成することができる
（図５（ｄ））。
【００４１】なお、抵抗化処理にはプラズマ酸化を用い
ても良い。その場合、エミッタメタルとしてはＮｉまた
はＣｕを用いれば、ＮｉＯやＣｕＯなど安定した酸化物
が得られる。プラズマ窒化に好適な材料としては、他に
Ｔｉ（ＴｉＮ）がある。また、上記抵抗体前駆体４１ａ
の窒化又は酸化は、窒素又は酸素を含む気体を熱分解に
よって反応させる方法で行うことも可能である。
ても良い。その場合、エミッタメタルとしてはＮｉまた
はＣｕを用いれば、ＮｉＯやＣｕＯなど安定した酸化物
が得られる。プラズマ窒化に好適な材料としては、他に
Ｔｉ（ＴｉＮ）がある。また、上記抵抗体前駆体４１ａ
の窒化又は酸化は、窒素又は酸素を含む気体を熱分解に
よって反応させる方法で行うことも可能である。
【００４２】本製造方法において、ＨＢＴの成長方法、
成長条件、それぞれの層の組成、膜厚、ドーピング濃
度、さらにｎ型不純物、ｐ型不純物の種類、電極に用い
る合金等も、その目的に適合するものならば、すべて任
意性がある。またプロセスにおいても、その順序やエッ
チング方法、窒化、酸化方法等の手段は、本発明の目的
に適合するものならば、すべて使用可能である。
成長条件、それぞれの層の組成、膜厚、ドーピング濃
度、さらにｎ型不純物、ｐ型不純物の種類、電極に用い
る合金等も、その目的に適合するものならば、すべて任
意性がある。またプロセスにおいても、その順序やエッ
チング方法、窒化、酸化方法等の手段は、本発明の目的
に適合するものならば、すべて使用可能である。
【００４３】以上、本発明の好適な実施形態について説
明したが、本発明は、前記実施例に限定されることな
く、本発明の技術思想の範囲内において、各例は適宜変
更され得ることは明らかである。また、第１実施形態と
第３実施形態とを組み合せてＭＩＭキャパシタと抵抗体
を同時に形成することも可能である。
明したが、本発明は、前記実施例に限定されることな
く、本発明の技術思想の範囲内において、各例は適宜変
更され得ることは明らかである。また、第１実施形態と
第３実施形態とを組み合せてＭＩＭキャパシタと抵抗体
を同時に形成することも可能である。
【００４４】
【発明の効果】以上説明したように、本発明の化合物半
導体集積回路の製造方法によれば、ＨＢＴと抵抗体、Ｍ
ＩＭキャパシタを含むモノリシックマイクロ波集積回路
の製造方法において、ＨＢＴのコンタクト電極と受動素
子の構成電極を共通化することにより、ＨＢＴと受動素
子の工程の共通化が可能になり、プロセスの簡略化を図
ることができ、マスクやプロセス工程数を削減できる。
従って、工程日数を短縮化できる。
導体集積回路の製造方法によれば、ＨＢＴと抵抗体、Ｍ
ＩＭキャパシタを含むモノリシックマイクロ波集積回路
の製造方法において、ＨＢＴのコンタクト電極と受動素
子の構成電極を共通化することにより、ＨＢＴと受動素
子の工程の共通化が可能になり、プロセスの簡略化を図
ることができ、マスクやプロセス工程数を削減できる。
従って、工程日数を短縮化できる。
【図１】本発明にかかるヘテロ接合バイポーラトランジ
スタの構造断面を示す概略構成図である。
スタの構造断面を示す概略構成図である。
【図２】第１実施形態で製造される化合物半導体集積回
路の断面構造を示す概略構成図である。
路の断面構造を示す概略構成図である。
【図３】本発明の化合物半導体集積回路の製造方法の第
１実施形態を示すプロセスフロー図である。
１実施形態を示すプロセスフロー図である。
【図４】本発明の化合物半導体集積回路の製造方法の第
２実施形態を示すプロセスフロー図である。
２実施形態を示すプロセスフロー図である。
【図５】本発明の化合物半導体集積回路の製造方法の第
３実施形態を示すプロセスフロー図である。
３実施形態を示すプロセスフロー図である。
【図６】従来例の化合物半導体集積回路の構造断面を示
す概略構成図である。
す概略構成図である。
１０ 半絶縁性ＧａＡｓ基板
１１ バッファ層
１２ ｎ＋−ＧａＡｓサブコレクタ層
１３ ｎ−ＧａＡｓコレクタ層
１４ ｐ＋−ＧａＡｓベース層
１５ ｎ−ＡｌＧａＡｓもしくはｎ−ＩｎＧａＰエミッ
タ層 １６ ｎ＋−ＧａＡｓエミッタキャップ層 １７ ｎ＋−ＩｎＧａＡｓエミッタキャップ層 １９ ＳｉＮ膜 ２０ ＷＳｉエミッタ電極 ２１ Ｔｉ／Ｐｔ／Ａｕベース電極 ２２ Ｎｉ／ＡｕＧｅ／Ａｕコレクタ電極 ３０ ＳｉＯ２膜 ３１ キャパシタ下部電極 ３２ キャパシタ絶縁膜 ３３ キャパシタ上部電極
タ層 １６ ｎ＋−ＧａＡｓエミッタキャップ層 １７ ｎ＋−ＩｎＧａＡｓエミッタキャップ層 １９ ＳｉＮ膜 ２０ ＷＳｉエミッタ電極 ２１ Ｔｉ／Ｐｔ／Ａｕベース電極 ２２ Ｎｉ／ＡｕＧｅ／Ａｕコレクタ電極 ３０ ＳｉＯ２膜 ３１ キャパシタ下部電極 ３２ キャパシタ絶縁膜 ３３ キャパシタ上部電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/205
29/737
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
H01L 27/04
H01L 29/73
H01L 21/82
H01L 21/331
Claims (6)
- 【請求項１】 III−Ｖ族化合物半導体を用いたヘテロ
接合バイポーラトランジスタと、下部電極と上部電極間
にキャパシタ絶縁膜が介在するＭＩＭ（Ｍｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタとを同一半
導体基板上に形成する化合物半導体集積回路の製造方法
において、 前記ＭＩＭキャパシタを構成する前記下部電極と前記上
部電極とが、それぞれ前記ヘテロ接合バイポーラトラン
ジスタのコンタクト電極のエミッタ電極、ベース電極及
びコレクタ電極のいずれかの電極の形成と同一工程で形
成されることを特徴とする化合物半導体集積回路の製造
方法。 - 【請求項２】 請求項１記載の化合物半導体集積回路の
製造方法において、 前記ＭＩＭキャパシタの前記キャパシタ絶縁膜が、前記
ヘテロ接合バイポーラトランジスタを覆うパッシベーシ
ョン膜の成膜と同一工程で成膜されることを特徴とする
化合物半導体集積回路の製造方法。 - 【請求項３】 前記パッシベーション膜として、Ｓｉ
Ｎ，ＳｉＯ２あるいはＳｉＯＮを用いることを特徴とす
る請求項２記載の化合物半導体集積回路の製造方法。 - 【請求項４】 III−Ｖ族化合物半導体を用いたヘテロ
接合バイポーラトランジスタと抵抗体とを、同一半導体
基板上に形成する化合物半導体集積回路の製造方法にお
いて、 前記抵抗体が、前記ヘテロ接合バイポーラトランジスタ
を構成するコンタクト電極層の成膜と同一工程で成膜さ
れ、かつ前記コンタクト電極層を高抵抗処理されて形成
されることを特徴とする化合物半導体集積回路の製造方
法。 - 【請求項５】 請求項４記載の化合物半導体集積回路の
製造方法において、 前記高抵抗処理が、コンタクト電極層を窒化又は酸化す
ることを特徴とする化合物半導体集積回路の製造方法。 - 【請求項６】 前記コンタクト電極層の窒化又は酸化
を、窒素又は酸素を含む気体をプラズマ又は熱分解によ
って反応させることによって行うことを特徴とする請求
項５記載の化合物半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33658499A JP3450242B2 (ja) | 1999-11-26 | 1999-11-26 | 化合物半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33658499A JP3450242B2 (ja) | 1999-11-26 | 1999-11-26 | 化合物半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156179A JP2001156179A (ja) | 2001-06-08 |
| JP3450242B2 true JP3450242B2 (ja) | 2003-09-22 |
Family
ID=18300670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33658499A Expired - Fee Related JP3450242B2 (ja) | 1999-11-26 | 1999-11-26 | 化合物半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3450242B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9627478B1 (en) | 2015-12-10 | 2017-04-18 | International Business Machines Corporation | Integrated vertical nanowire memory |
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| GB0126895D0 (en) | 2001-11-08 | 2002-01-02 | Denselight Semiconductors Pte | Fabrication of a heterojunction bipolar transistor with intergrated mim capaci or |
| JP2005175262A (ja) | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| WO2005096365A1 (ja) * | 2004-03-30 | 2005-10-13 | Nec Corporation | 半導体装置 |
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| JP5324525B2 (ja) * | 2010-06-15 | 2013-10-23 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
| US9012966B2 (en) * | 2012-11-21 | 2015-04-21 | Qualcomm Incorporated | Capacitor using middle of line (MOL) conductive layers |
| JP6965819B2 (ja) * | 2018-04-23 | 2021-11-10 | 日本電信電話株式会社 | 集積回路およびその製造方法 |
| JP6981601B2 (ja) * | 2018-05-29 | 2021-12-15 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| CN114975102B (zh) * | 2022-07-29 | 2022-10-28 | 泉州市三安集成电路有限公司 | 集成异质结双极晶体管及其制作方法 |
-
1999
- 1999-11-26 JP JP33658499A patent/JP3450242B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9627478B1 (en) | 2015-12-10 | 2017-04-18 | International Business Machines Corporation | Integrated vertical nanowire memory |
| US10050123B2 (en) | 2015-12-10 | 2018-08-14 | International Business Machines Corporation | Integrated vertical nanowire memory |
| US10224415B2 (en) | 2015-12-10 | 2019-03-05 | International Business Machines Corporation | Integrated vertical nanowire memory |
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|---|---|
| JP2001156179A (ja) | 2001-06-08 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |