KR100568567B1 - 이종 접합 쌍극자 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
이종 접합 쌍극자 트랜지스터의 제조 방법에서, 소자 분리 영역을 정의하기 전에 식각이 용이한 제1 유전체층이 기판 전면에 증착된다. 그리고 제1 유전체층과 부컬렉터층이 식각된 후에 상대적으로 식각이 어렵거나 식각 속도가 느린 제2 유전체층이 기판 전면에 증착된다. 이후, 관통구가 형성된 후 제1 및 제2 유전체층의 식각 특성의 차이를 이용하여 제1 유전체층을 제거한다. 이와 같이 하면, 화합물 반도체와 유전체 절연막(제2 유전체층)의 계면에서 발생하는 전력 이득의 감소를 제거할 수 있다.
이종접합, 쌍극자, 트랜지스터, 계면, 화합물 반도체, 식각, 유전체
Description
도 1은 종래 이종접합 쌍극자 트랜지스터의 단면 구조도이다.
도 2a 및 도 2b는 각각 이종 접합 쌍극자 트랜지스터 소자에서 유전체 절연막 증착 전과 후의 DC 전류 이득을 나타내는 도면이다.
도 3 내지 도 14는 각각 본 발명의 실시예에 따른 이종 접합 쌍극자 트랜지스터의 공정 단면도이다.
본 발명은 이종 접합 쌍극자 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 화합물 반도체를 이용한 이종 접합 쌍극자 트랜지스터 및 그 제조 방법에 관한 것이다.
GaAs나 InP 등의 화합물 반도체를 이용한 이종 접합 쌍극자 트랜지스터는 초고속 특성, 초고주파 특성, 대전류 구동 능력, 신호의 선형성, 균일한 동작 전압 등의 장점을 가지고 있기 때문에 다양한 기능을 갖는 통신용 핵심 소자로서 활발하게 응용되고 있다. 예를 들어, 이종 접합 쌍극자 트랜지스터는 고효율 대전력 증폭 기로서 휴대 단말기 등의 출력 증폭기에 이용되고 있다. 또한 혼합 신호 이종 접합 쌍극자 트랜지스터 기술은 광통신 시스템의 구축에 지대한 영향을 주고 있다. 이러한 이종 접합 쌍극자 트랜지스터로서 대한민국 등록특허 제347520호가 있으며, 이 트랜지스터의 단면 구조는 도 1에 도시한 바와 같다.
도 1에 나타낸 이종 접합 쌍극자 트랜지스터를 제조하기 위해서, 부컬렉터층 (102), 컬렉터층(103), 베이스층(104), 이미터층(105) 및 이미터캡층(106)이 순차적으로 화합물 반도체 기판(101) 위에 에피택셜 성장(epitaxial growth)되고, 이미터캡층(106) 위에 이미터 전극(111)이 형성된다. 다음, 이미터캡층(106)과 이미터층(105)을 메사 식각하고 베이스층(104) 위에 베이스 전극(112)을 형성한다. 이어서, 베이스층(104)과 컬렉터층(103)을 메사 식각하고 부컬렉터층(102) 위에 컬렉터 전극(113)을 형성한다. 다음, 소자 분리 영역을 정의한 후 유전체 절연막(121)을 전면에 증착한다. 마지막으로, 이미터, 베이스 및 컬렉터 전극 위의 절연막(121)에 관통구(via hole)를 뚫고 금속(122)을 증착 또는 도금한다. 그리고 금속(122)을 회로내의 다른 능동 또는 수동 소자와 연결한다.
이러한 종래의 이종 접합 쌍극자 트랜지스터 제조 방법에서는 유전체 절연막(121)이 이미터 메사 측면, 베이스-컬렉터 메사 측면, 이미터 전극 주위에 노출된 이미터층 표면, 베이스 전극 주위에 노출된 베이스층 표면 및 컬렉터 전극 주위에 노출된 부컬렉터층 표면과 계면(interface)을 형성하게 된다. 실제 소자에서 사용되는 유전체 절연막(121)으로서는 SiO2, Si3N4, SiOx
Ny 등이 있다. 그러나 화 합물 반도체와 유전체 절연막과의 계면에서 두 물질간에 결합(bonding)의 정합(coherent) 또는 유연한 전이(smooth transition)가 어려우므로 재결합 사이트 (recombination site)가 형성되어 소자의 전류 이득이 감소한다.
일예로서 도 2a 및 도 2b는 InP와 InGaAs층을 각각 이미터층과 베이스층으로 하는 이종 접합 쌍극자 트랜지스터 소자에서 SiNx 유전체 절연막 증착 전과 후의 DC 전류 이득을 나타낸다. 도 2a 및 도 2b는 베이스-이미터 전압(Vbe)의 변화에 따른 컬렉터 전류(Ic), 베이스 전류(Ib) 및 전류 이득을 도시하고 있으며, 전류 이득은 컬렉터 전류(Ic)를 베이스 전류(Ib)로 나눈 값으로 표현된다. 도 2a 및 도 2b에 나타낸 바와 같이 베이스 전류(Ib)의 증가에 따라 SiNx 절연막 증착 후의 전류 이득이 SiNx 절연막 증착 전의 전류 이득에 비해 상당히 감소하였음을 알 수 있다. 이는 베이스-컬렉터 메사 측면 및 베이스 전극 주위에 노출된 베이스층 표면과 같이 일반적으로 높은 도핑 농도(1019∼1020 ㎝-3)로 인해 큰 표면 재결합 속도를 갖는 외부 베이스(extrinsic base) 표면에서 절연막과의 상호 작용이 상대적으로 크게 작용하기 때문이다. 특히 소자의 성능을 향상시키기 위해 소자의 크기를 소형화할수록 이러한 표면 재결합 효과는 더욱 크게 된다.
종래의 기술에서는 이러한 계면 효과를 감소시키기 위해서 계면 제어층(ICL, interface control layers) 처리를 하였다. 즉, 화합물 반도체와 절연막 사이에 아래의 조합과 같은 계면막을 형성하는 방법을 사용하였다.
1) Al2O3/In(PO3)3/InP, SiO2/ECR oxide/InP, SiN
x/anodic oxide/InP, SiNx/PN/sulfur-treated InP 등의 산화(oxide) 또는 절연(insulator) ICL
2) SiO2/S/InP, SiO2/SiS2/InP, Si3N4/polysulfide/InP, SiNx/InS/InP 등의 황(sulfur)을 포함하는 ICL
3) SiO2/Si/InGaAs, Si3N4/Si/InGaAs, SiO2/Si3
N4/Si/InGaAs, SiO2/Si/InP, Si3N4SiNx/Si/InP 등의 초박막 Si 층을 사용한 ICL
그러나 기존의 계면 제어층 형성 기술은 화합물 반도체와 절연막의 차이를 적절히 보상하여 급격한 계면 특성의 변화를 방지하고자 하는 것이나 근본적인 문제 해결 방법이라고 할 수는 없다. 즉, 새로이 형성되는 화합물 반도체와 계면 제어층, 계면 제어층과 절연막간의 비연속성에 기인하여 종래의 문제점이 여전히 남아있다.
본 발명이 이루고자 하는 기술적 과제는 계면 제어층의 형성없이 표면 재결합에 의한 전류 이득의 감소를 방지할 수 있는 이종 접합 쌍극자 트랜지스터 및 그 제조 방법을 제공하는 것이다.
이러한 과제를 해결하기 위해, 본 발명은 화합물 반도체와 유전체 절연막 사이에 상대적으로 식각이 용이한 유전체층을 먼저 형성한 후 유전체 절연막 형성 후 에 이를 제거한다.
본 발명의 한 특징에 따른 이종 접합 쌍극자 트랜지스터의 제조 방법은, 기판 위에 부컬렉터층, 컬렉터층, 베이스층, 이미터층 및 이미터캡층을 차례로 형성하는 단계, 이미터캡층의 제1 영역 위에 이미터 전극을 형성하는 단계, 이미터캡층과 이미터층의 일부를 식각하여 베이스층의 일부를 노출시키는 단계, 노출된 베이스층의 제2 영역 위에 베이스 전극을 형성하는 단계, 베이스층 및 컬렉터층의 일부를 식각하여 부컬렉터층의 일부를 노출시키는 단계, 노출된 부컬렉터층의 제3 영역 위에 컬렉터 전극을 형성하는 단계, 제1 유전체층을 도포하는 단계, 제1 유전체층과 부컬렉터층의 일부를 식각하여 소자 분리 영역을 정의하는 단계, 제2 유전체층을 도포하는 단계, 이미터 전극, 베이스 전극 및 컬렉터 전극 위의 제2 유전체층의 일부를 식각하여 관통구를 형성하는 단계, 그리고 관통구를 통하여 제1 유전체층을 식각하는 단계를 포함한다.
본 발명의 한 실시예에 따르면, 제1 유전체층은 제2 유전체층에 비해 식각 속도가 빠르거나 식각이 용이하다.
본 발명의 다른 실시예에 따르면, 이미터캡층과 이미터층 및 베이스층과 컬렉터층은 각각 메사 형태로 식각된다.
본 발명의 또 다른 실시예에 따르면, 제1 유전체층은 상온에서 빠르게 증착되어 형성되며, 제2 유전체층은 고온에서 서서히 증착되어 형성된다.
본 발명의 다른 특징에 따른 이종 접합 쌍극자 트랜지스터는, 기판, 기판 위에 형성되어 있는 부컬렉터층, 부컬렉터층의 제1 영역 위에 형성되어 있는 컬렉터 층, 부컬렉터층의 제2 영역 위에 형성되어 있는 컬렉터 전극, 컬렉터층 위에 형성되어 있는 베이스층, 베이스층의 제3 영역 위에 형성되어 있는 이미터층, 베이스층의 제4 영역 위에 형성되어 있는 베이스 전극, 이미터층 위에 형성되어 있는 이미터캡층, 이미터캡층의 제5 영역 위에 형성되어 이미터 전극, 그리고 컬렉터 전극, 베이스 전극 및 이미터 전극의 적어도 일부를 노출시키는 관통구를 가지고 도포되어 있는 제1 유전체층을 포함한다. 이때, 부컬렉터층 표면, 베이스층 표면, 이미터캡층 표면, 컬렉터층 측면, 베이스층 측면, 이미터층 측면 및 이미터캡층 측면 중 적어도 일부가 제1 유전체층과 소정의 간극을 두고 떨어져 있다.
본 발명의 또 다른 특징에 따르면, 기판 위에 차례로 형성된 부컬렉터층, 컬렉터층, 베이스층 및 이미터층을 포함하는 이종 접합 쌍극자 트랜지스터가 제공된다. 본 발명의 이종 접합 쌍극자 트랜지스터는 부컬렉터층의 일부 영역 위에 형성되어 있는 컬렉터 전극, 베이스층의 일부 영역 위에 형성되어 있는 베이스 전극, 이미터층의 일부 영역 위에 형성되어 있는 이미터 전극, 그리고 컬렉터 전극, 베이스 전극 및 이미터 전극의 적어도 일부를 노출시키는 관통구를 가지고 부컬렉터층, 컬렉터층, 베이스층 및 이미터층을 도포하고 있는 유전체 절역막을 포함한다. 이때, 유전체 절연막이 부컬렉터층, 컬렉터층, 베이스층 및 이미터층 중 적어도 일부와 소정의 간극을 두고 떨어져 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이제 본 발명의 실시예에 따른 이종 접합 쌍극자 트랜지스터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3 내지 도 14는 각각 본 발명의 실시예에 따른 이종 접합 쌍극자 트랜지스터의 공정 단면도이다.
먼저, 도 3에 나타낸 바와 같이 기판(10) 위에 부컬렉터층(20), 컬렉터층 (30), 베이스층(40), 이미터층(50) 및 이미터캡층(60)이 차례로 형성된다. 이러한 층(20∼60)들은 MBE(molecular beam epitaxy) 또는 MOCVD(metal organic chemical vapor deposition) 등의 에피 성장 기술로 반도체 기판(10) 위에 성장된다. 그리고 이미터캡층(60)은 이미터층(50)과 아래에서 설명하는 이미터 전극(62) 사이의 접촉 저항을 감소시키기 위해 형성되므로 제거될 수도 있다.
기판(10)은 전기적으로 반절연성(semi-insulating) 화합물 반도체 기판으로서, GaAs 또는 InP 화합물 반도체 기판이 사용될 수 있다. 그리고 부컬렉터층(20), 컬렉터층(30), 베이스층(40), 이미터층(50) 및 이미터캡층(60)은 기판(10)에 대해 서 이종 접합 쌍극자 트랜지스터의 구현이 가능하도록 GaAs, InP, InAlAs, InGaAs, InGaP, AlGaAs 등의 Ⅲ-Ⅴ족 원소들로 이루어진 여러 화합물 반도체의 조합으로 이루어질 수 있다.
예를 들어, GaAs 기판(10)에 대하여 GaAs에 의한 n+ 부컬렉터층(20), n 컬렉터층(30) 및 p+ 베이스층(40)을 성장시키고, n AlGaAs 이미터층(50)을 성장시킨 후 n+ InGaAs 이미터캡층(60)을 성장시킬 수 있다. 또는 InP 기판(200)에 대하여 InGaAs에 의한 부컬렉터층(20), 컬렉터층(30) 및 베이스층(40)을 성장시키고, InP 이미터층(50)을 성장시킨 후 InGaAs 이미터캡층(60)을 성장시킬 수도 있다.
다음, 도 4에 나타낸 바와 같이 이미터캡층(60)의 일부 영역 위에 이미터 전극(62)이 형성된다. 이미터 전극(62)은 포토 작업 및 리프트 오프(lift-off) 공정과 같은 반도체 공정으로 통상적인 전극 재료가 증착되어 형성된다. 이러한 이미터 전극(62)으로는 Ti/Pt/Au, Au-Ge, Pd/In, Al/Ni/Ge, Ni/Au-Ge, Pd/Au-Ge 등이 사용될 수 있다.
이어서, 이미터 전극(62) 또는 추가의 포토 작업으로 형상화된(patterned) 감광막(photoresist)을 마스크로하여 이미터캡층(60)과 이미터층(50)이 식각되어 이미터 메사(100), 즉 진성 베이스(intrinsic base) 영역이 형성된다. 이와 같이 형성된 이미터 메사(100)는 도 5에 나타낸 바와 같다.
그리고 도 6에 나타낸 바와 같이 베이스층(40)의 일부 영역 위에 통상적인 전극 재료가 증착되어 베이스 전극(42)이 형성되며, 이와 같이 하여 리프트 오프 공정이 완료된다.
다음, 베이스 전극(42)의 바깥쪽 베이스층(40) 및 컬렉터층(30)이 식각되어 베이스-컬렉터 메사(200)가 형성되며, 이러한 베이스-컬렉터 메사(200)는 도 7에 나타낸 바와 같다.
이어서, 도 8에 나타낸 바와 같이 부컬렉터층(20)의 일부 영역 위에 통상적인 전극 재료가 증착되어 컬렉터 전극(22)이 형성된다.
그리고 도 9에 도시한 것처럼 기판(10) 전면에 유전체층(70)이 도포되며, 이러한 유전체층(70)은 수십 nm 두께로 산화물 또는 질화물이 증착되어 도포된다. 그러면 도 9와 같이 유전체층(70)은 상기 이미터 전극(62) 주위의 상기 이미터층(100) 표면, 상기 베이스 전극(42) 주위의 상기 베이스층(200) 표면, 상기 컬렉터 전극(22) 주위의 상기 컬렉터층(20) 표면, 상기 식각된 이미터캡층과 이미터층(100)의 측면 및 상기 식각된 베이스층과 컬렉터층(200)의 측면에 형성된다.
다음, 도 10과 같이 소자 분리 영역을 정의하기 위해 이미터 전극(62), 베이스 전극(42) 및 컬렉터 전극(22) 영역 위에 형성된 유전체층(70) 위에 감광막(72)을 식각 마스크로 마스킹한 후, 유전체층(70)과 부컬렉터층(20)을 차례로 식각한다. 유전체층(70)은 RIE(reactive ion etching) 등의 건식 식각 또는 BOE(buffered oxide etchant)를 이용한 습식 식각 방법으로 식각될 수 있으며, 부컬렉터층(20)도 건식 식각 또는 습식 식각 방법으로 식각될 수 있다.
이어서, 도 11에 나타낸 바와 같이 감광막(72)이 제거된 후 유전체층(80)이 유전체층(70) 위에 도포된다. 이러한 유전체층(80)은 유전체층(70)에 비해 상대적으로 식각이 어렵거나 식각 속도가 느리도록 도포되며, 이는 유전체층(80)은 유전체층(70)과 다른 물질, 다른 증착 방법 또는 다른 증착 조건으로 증착함으로써 이루어진다. 예를 들어, 식각이 빠른 유전체층(70)이 상온에서 빠르게 증착된 실리콘 산화물(SiOx)이라면, 식각이 느린 유전체층(80)은 고온에서 서서히 증착된 화학양론 조성의(stoichiometric) 알루미늄 산화물(Al2O3)이 될 수 있다.
그리고 이미터 전극(62), 베이스 전극(42) 및 컬렉터 전극(22)을 회로의 다른 소자와 연결하기 위한 관통구(82)를 형성하기 위해, 도 12에 나타낸 바와 같이 포토 작업을 통해 감광막(84)을 마스크로 형성하고 식각이 어려운 유전체층(80)을 언더컷없이 식각한다. 이러한 관통구(82)는 오픈된 영역이 크기가 변화없이 수직인 단면 형태를 갖는 것이 바람직하며, 이를 위해 높은 바이어스(induced bias) 조건의 ICP(inductively coupled plasma) 또는 RIE 건식 식각 방법이 사용될 수 있다. 이때 관통구(82)가 형성된 영역의 식각이 어려운 유전체층(80)은 모두 제거되어야 한다. 반면, 관통구(82) 아래의 식각이 용이한 유전체층(70)은 일부 제거 또는 전부 제거되어도 상관없다.
다음, 도 13에 도시한 것처럼 관통구(82)를 통하여 식각이 용이한 유전체층 (70)을 거의 제거하고, 또한 감광막(84)도 제거한다. 유전체층(70)은 BOE 등을 사용하는 습식 식각 방법 또는 등방성의 식각 특성을 갖는 건식 식각 방법 등을 사용하여 식각된다. 그러면 식각이 어려운 유전체층(80)이 식각이 용이한 유전체층(70)의 식각 속도에 비해 상당히 느리게 식각이 진행된다. 이때, 유전체층(70)이 식각이 되면 이미터 메사(100) 측면, 베이스-컬렉터 메사(200) 측면, 이미터 전극(62) 주위에 노출된 이미터층(60) 표면, 베이스 전극(42) 주위에 노출된 베이스층(40) 표면 및 컬렉터 전극(22) 주위에 노출된 부컬렉터층(20) 표면과 유전체층(80) 사이에는 일정한 간극이 형성된다. 그리고 일부의 유전체층(70)이 식각되지 않고 남아 있으면 이 간극 사이에 유전체층(70)이 일부 존재할 수도 있다.
그리고 도 14에 나타낸 바와 같이 관통구(82)를 통하여 각 전극(62, 42, 22)에 트랜스미션 라인(90)이 연결되어 본 발명의 실시예에 따른 이종 접합 쌍극자 트랜지스터가 형성된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, 화합물 반도체의 표면과 절연막과의 계면에서 발생되는 표면 재결합 전류를 근본적으로 감소시켜 이종 접합 쌍극자 트랜지스터 소자의 DC 전류 이득을 개선할 수 있으며, 이에 따라 소자의 성능을 극대화 할 수 있다.
Claims (11)
- 기판 위에 부컬렉터층, 컬렉터층, 베이스층, 이미터층 및 이미터캡층을 차례로 형성하는 단계,상기 이미터캡층의 일부 영역 위에 이미터 전극을 형성하는 단계,상기 이미터캡층과 상기 이미터층의 일부를 식각하여 상기 베이스층의 일부를 노출시키는 단계,상기 노출된 베이스층의 일부 영역 위에 베이스 전극을 형성하는 단계,상기 베이스층 및 상기 컬렉터층의 일부를 식각하여 상기 부컬렉터층의 일부를 노출시키는 단계,상기 노출된 부컬렉터층의 일부 영역 위에 컬렉터 전극을 형성하는 단계,제1 유전체층을 도포하는 단계,상기 제1 유전체층과 상기 부컬렉터층의 일부를 식각하여 소자 분리 영역을 정의하는 단계,제2 유전체층을 도포하는 단계,상기 이미터 전극, 상기 베이스 전극 및 상기 컬렉터 전극 위의 상기 제2 유전체층의 일부를 식각하여 관통구를 형성하는 단계, 그리고상기 관통구를 통하여 상기 제1 유전체층을 식각하는 단계를 포함하는 이종 접합 쌍극자 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 제1 유전체층은 상기 제2 유전체층에 비해 식각 속도가 빠른 것을 특징으로 하는 이종 접합 쌍극자 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 제1 유전체층은 상기 제2 유전체층에 비해 식각이 용이한 것을 특징으로 하는 이종 접합 쌍극자 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 제1 유전체층이 도포된 영역은 상기 이미터 전극 주위의 상기 이미터층 표면, 상기 베이스 전극 주위의 상기 베이스층 표면, 상기 컬렉터 전극 주위의 상기 컬렉터층 표면, 상기 식각된 이미터캡층과 이미터층의 측면 및 상기 식각된 베이스층과 컬렉터층의 측면을 포함하는 이종 접합 쌍극자 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 이미터캡층과 상기 이미터층 및 상기 베이스층과 상기 컬렉터층은 각각 메사 형태로 식각되는 이종 접합 쌍극자 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 제1 유전체층은 상온에서 빠르게 증착되어 형성되며, 상기 제2 유전체 층은 고온에서 서서히 증착되어 형성되는 이종 접합 쌍극자 트랜지스터의 제조 방법.
- 기판,상기 기판 위에 형성되어 있는 부컬렉터층,상기 부컬렉터층 위에 형성되어 있는 컬렉터층,상기 부컬렉터층 중 상기 컬렉터층이 형성되지 않은 일부 영역 위에 형성되어 있는 컬렉터 전극,상기 컬렉터층 위에 형성되어 있는 베이스층,상기 베이스층 위에 형성되어 있는 이미터층,상기 베이스층 중 상기 이미터층이 형성되지 않은 일부 영역 위에 형성되어 있는 베이스 전극,상기 이미터층 위에 형성되어 있는 이미터캡층,상기 이미터캡층의 일부 영역 위에 형성되어 이미터 전극, 그리고상기 컬렉터 전극, 상기 베이스 전극 및 상기 이미터 전극의 적어도 일부를 노출시키는 관통구를 가지고 도포되어 있는 제1 유전체층을 포함하며,상기 부컬렉터층 표면, 상기 베이스층 표면, 상기 이미터캡층 표면, 상기 컬렉터층 측면, 상기 베이스층 측면, 상기 이미터층 측면 및 상기 이미터캡층 측면 중 적어도 일부가 상기 제1 유전체층과 소정의 간극을 두고 떨어져 있는 이종 접합 쌍극자 트랜지스터.
- 제7항에 있어서,상기 소정의 간극 중 일부에 제2 유전체층이 형성되어 있는 이종 접합 쌍극자 트랜지스터.
- 제8항에 있어서,상기 제2 유전체층은 상기 제1 유전체층에 비해 식각이 용이하거나 식각 속도가 빠른 이종 접합 쌍극자 트랜지스터.
- 기판 위에 차례로 형성된 부컬렉터층, 컬렉터층, 베이스층 및 이미터층을 포함하는 이종 접합 쌍극자 트랜지스터에 있어서,상기 부컬렉터층의 일부 영역 위에 형성되어 있는 컬렉터 전극,상기 베이스층의 일부 영역 위에 형성되어 있는 베이스 전극,상기 이미터층의 일부 영역 위에 형성되어 있는 이미터 전극, 그리고상기 컬렉터 전극, 베이스 전극 및 이미터 전극의 적어도 일부를 노출시키는 관통구를 가지고 상기 부컬렉터층, 컬렉터층, 베이스층 및 이미터층을 도포하고 있는 유전체 절역막을 포함하며,상기 유전체 절연막이 상기 부컬렉터층, 컬렉터층, 베이스층 및 이미터층 중 적어도 일부와 소정의 간극을 두고 떨어져 있는 이종 접합 쌍극자 트랜지스터.
- 제10항에 있어서,상기 이미터층과 상기 이미터 전극 사이에 형성되는 이미터캡층을 더 포함하 는 이종 접합 쌍극자 트랜지스터.
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