KR100347520B1 - 이종접합 쌍극자 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 주기율표상 3족과 5족의 화합물반도체로 구성되는 이종접합 쌍극자 소자(heterojunction bipolar transistor: HBT)의 제조방법에 관한 것으로서, HBT 소자 고유의 초고속 특성을 향상시키고, 고온에서도 안정된 특성을 구현할 수 있는 방법을 제공하기 위한 것이다.
이러한 이종접합 쌍극자 소자의 제조방법은, 3족-5족으로 구성된 화합물반도체 기판 위에 완충층과, 부컬렉터층, 컬렉터층, 베이스층, 에미터층, 및 에미터캡층을 차례로 성장하여 HBT 에피구조를 형성하는 제 1 단계와, 상기 HBT 에피구조 위의 일부에 에미터 오믹 접촉 형성을 위한 3중 금속층을 증착하는 제 2 단계, 상기 3중 금속층을 마스크로 하여 상기 에미터캡층 전부와 에미터층의 일부를 식각하여, 얇은 두께의 에미터층을 잔류시키는 제 3 단계, 베이스 전극 패턴에 의해 상기 잔류 에미터층을 제거하고 베이스전극을 형성하는 제 4 단계, 컬렉터층이 증착할 위치의 상기 에미터층과, 베이스층, 및 컬렉터층을 식각하고 상기 부 컬렉터층 위에 컬렉터전극을 형성하고 소자분리 영역을 정의하는 제 5 단계, 및 상기 각 전극에 금속배선하여 이종접합 쌍극자 소자의 제작을 완료하는 제 6 단계를 포함한다.
Description
본 발명은 이종접합 쌍극자 소자에 관한 것으로서, 보다 상세하게 설명하면 Ⅲ-Ⅴ족 화합물반도체를 이용한 고성능 이종접합 쌍극자 소자 및 그 제조방법에 관한 것이다.
인터넷이나 홈뱅킹, 온라인 게임 등 대량의 멀티미디어 정보를 가능한 빠르게 전달하기 위해 통신 장치의 개발이 눈부신 속도로 발전하고 있다. 이를 위해 세계 각국은 정부와 대기업 연구소를 중심으로 핵심 정보통신시스템과 이에 내장되는 전자부품의 초고속화 및 초고주파화를 위해 박차를 가하고 있다.갈륨비소(GaAs)나 인듐인(InP)와 같은 화합물반도체를 이용한 이종접합 쌍극자 소자(HBT : Heterojunction Bipolar Transistor)는 초고속과 초고주파 특성뿐만 아니라 대전류 구동능력, 높은 파괴전압, 신호의 선형성, 균일한 동작전압 등의 장점을 갖고 있기 때문에 이동통신이나 위성통신 및 광통신용 핵심 소자로서 활발하게 응용되고 있다. 이러한 이종접합 쌍극자(HBT) 소자 고유의 장점을 살리기 위해서는 제작과정에 수반되는 각종 기생요소, 예를 들어 기생 저항이나 기생 커패시턴스 혹은 외부 베이스에서의 표면 재결합전류 발생 등을 제거해야만 한다.
Ⅲ-V족 화합물반도체를 이용하는 이종접합 쌍극자(HBT) 소자는 초고속 및 초고주파 디지털과 아날로그 회로에 활발하게 응용되고 있다. 이 HBT 소자를 초고속, 저전력 소모의 회로에 사용하기 위해서는 소자 크기의 축소와 더불어 에미터-베이스의 자기정렬 기술이 필수적으로 요구된다. 그러나 회로 응용시 가장 큰 기술적 문제는 오믹 저항에서 초래되는 기생 저항이나 에미터-베이스간 접합 크기의 축소와 함께 외부 베이스 영역에서의 표면 재결합 전류에 기인하여 전류이득이 감소되는 이른바 에미터 크기 효과인 것으로 알려져 있다. 이를 위해 다양한 오믹 전극재료가 제안되어 왔으며, 또한 재결합 전류문제를 해결하기 위한 몇 가지 방법이 제시되었는데, 그 중 대표적인 것은 경사구조의 베이스를 사용하거나 혹은 에미터-베이스 주변영역을 보호하는 것이다. 후자를 위해 에미터와 베이스 사이에 AlGaAs 공핍층을 적용하거나 유황계의 표면처리를 시행하였다. 이중 현재까지 가장 일반적으로 사용되는 기술은 AlGaAs 에미터층의 일부를 잔류시켜 공핍층으로 사용하는 것이며 이를 ledge(선반)라고 표현한다.
도 2a 내지 도 2d는 종래기술에 따른 이종접합 쌍극자 소자의 제조공정을 도시한 흐름도이다. 도 2a에 도시된 바와 같이 반절연성 갈륨비소 기판(1) 위에 완충층(2)과, 부컬렉터층(3), 컬렉터층(4), 베이스층(5), 에미터층(6), 및 에미터캡층(7)을 순차적으로 적층하여 HBT 에피 기판을 만들고, 이 HBT 에피 기판 상에 에미터 전극(12)을 형성한다. 다음, 도 2b에 도시된 바와 같이 베이스 표면에서 약 40 ~ 50 nm의 두께만큼 AlGaAs 에미터층(6) 잔류하도록 식각한다. 이때 정확한 AlGaAs 에미터층(6)의 잔류 두께를 제어하기가 어려우며, 또한 이를 위해 플라즈마 식각을 사용할 경우 베이스층(5) 표면에 대한 방사선 손상을 초래할 수도 있는 단점이 있다. 다음, 도 2c에 도시된 바와 같이 에미터 주변에서 일정한 거리(대략 1 um)만을 남기고 식각하여 나머지 AlGaAs 에미터층(6)을 제거한다. 이로써, 외부 베이스 표면에서의 재결합 전류방지를 위한 공핍층(14)을 형성하고, 그 옆에 베이스 전극(13)을 증착한 후 도 2d에 도시된 바와 같이 컬렉터 전극(15)과 소자분리를 행한 뒤 ledge를 적용한 HBT 단위소자를 제작한다.
일반적으로 금속이 반도체와 접합될 때 일정 에너지 장벽을 갖는 쇼트키(Schottky) 접촉을 형성한다. 따라서, 반도체 기판 상에 양호한 오믹접촉을 형성하기 위해서는 낮은 에너지 장벽을 갖는 반도체를 사용하거나, 반도체에 도핑농도를 증가시켜 에너지 장벽의 두께를 얇게 하여야 한다. 화합물반도체와 관련된 오믹 접촉은 1960년대에 금-게르마늄(Au-Ge)계가 처음으로 제안되었으며 최근까지 수 백종 이상의 다양한 연구가 진행되어 왔다.
갈륨비소(GaAs)에 대한 오믹 접촉으로 집중적인 연구가 진행된 Au-Ge계는 공정(eutectic) 조성(88wt%Au-12wt%Ge)을 갖는 합금박막을 고진공 속에서 증착시키고 열처리를 통해 오믹 접촉을 형성하는 방법인데, 통상 열안정성이 떨어지고, 표면 및 금속-반도체 계면 형상이 불량하여 소자 집적도가 높은 GaAs 소자의 제조공정에 있어서 신뢰성 및 재현성 문제를 야기할 수 있다. 그 성능을 향상시키고자 니켈(Ni), 팔라듐(Pd)과 같은 준귀금속을 확산 방지층으로 삽입 후 합금화 열처리하는 방법이 개발되기도 하였다. Au-Ge 오믹계의 단점을 근본적으로 개선하고자 1980년대 중반부터 미국 IBM T.J.Watson 연구소를 중심으로 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo)과 같은 내열금속을 이용한 고온 오믹 접촉계에 대한 연구가 진행되었다. 또한 80년대 말부터 고상 재결정(solid state regrowth)에 의해 오믹 접촉을 형성하기 위한 연구가 미국의 켈리포니아 주립대학을 중심으로, IBM, Bellcore 등에서 진행된 바 있다. 고상 재결정에 의한 오믹 접촉은 Au가 없는 오믹 접촉으로서, Pd, Ni 등과 함께 증착되는 Ge 또는 Si이 GaAs 표면의 Ga 자리에 1019cm-3이상으로 도핑됨으로써 터널링에 의한 오믹 접촉이 형성되는 방법과, Ge과 Si 대신 인듐(In)을 첨가하여 InxGayAs의 3원계 상이 형성됨에 의해 금속/반도체 간의 장벽 높이가 낮아져 오믹 접촉이 형성되는 두 가지 방법이 있다. 고상 재결정에 의하여 형성된 오믹 접촉은 기생 저항이 작고 깊이방향 및 측면방향으로의 스파이킹(spiking)이 매우 작으며, 오믹 접촉을 형성하기 위하여 반응하는 GaAs 기판의 두께가 수백 Å 이내로 작다는 장점 때문에 HBT 및 HEMT 소자 제작 공정에 응용하고자 하는 연구가 진행중이다.
이러한 오믹 접촉계의 안정화 온도범위는 대략 450oC 이내인 것으로 평가된다. 일반적으로 n형 에미터와 컬렉터에 사용되는 Au를 사용하지 않는 오믹 접촉계에 대해 이제까지 발표된 주요한 특허 및 논문 검색 결과를 표 1과 표 2에 요약하였다. 먼저, 표 1은 N형 GaAs에 대한 Au를 사용하지 않는 오믹 접촉계의 특허들을 요약한 것이다.
다음의 표 2는 GaAs에 대한 Au를 사용하지 않는 오믹 접촉계에 관한 논문을 요약한 것이다.
이상에서 살펴본 바와 같이 화합물반도체의 오믹 접촉에 대한 연구가 30 여년에 걸쳐 수 백건 이상 이루어져 왔지만, 본 발명에서와 같이 화합물반도체 HBT기판상에 Pd/Si/Pd로 구성된 n형의 에미터 전극재료에 대한 연구논문이나 특허는 발표된 적이 없다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 차단주파수에 상당한 영향을 미치는 에미터 전극재료를 개선하고 에미터와 베이스간의 외부 베이스영역에서 발생되는 표면 재결합 전류발생을 억제하기 위해 에미터 공핍층을 형성하는 것을 베이스 전극을 위한 리소그라피 공정단계에서 진행함으로써, 공정 효율을 향상시키고, 제작단가를 절감하며 HBT 소자의 성능을 향상시키는 이종접합 쌍극자 소자 및 그의 제조방법을 제공하기 위한 것이다.
도 1a 내지 도 1h는 본 발명의 한 실시예에 따른 이종접합 쌍극자 소자의 제조공정을 도시한 단면도,
도 2a 내지 도 2d는 종래 기술에 의한 이종접합 쌍극자 소자의 제조공정을 도시한 단면도이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
1 : 반절연성 갈륨비소 기판 (Semi-insulating GaAs Substrate)
2 : 완충층 (Buffer Layer)
3 : 부컬렉터층 (Subcollector Layer)
4 : 컬렉터층 (Collector Layer)
5 : 베이스층 (Base Layer)
6 : 에미터층 (Emitter Layer)
7 : 에미터 캡층 (Emitter Cap Layer)
8 : 제 1 팔라듐 금속층 (First Pd Metal Layer)
9 : 실리콘층 (Si Layer)
10 : 제 2 팔라듐 금속층 (Second Pd Metal Layer)
11 : 에미터 전극 (Emitter Electrode)
12 : 베이스 전극 (Base Electrode)
13 : 알루미늄갈륨비소 공핍층 (AlGaAs Depletion Layer)
14 : 컬렉터 전극 (Collector Electrode)
15 : 소자 분리영역 (Isolation Area)
16 : SiN 절연막(Silicon Nitride Insulating Layer)
17 : 배선 금속층(Interconnection Metal Layer)
상기한 목적을 달성하기 위하여 본 발명에 따른 이종접합 쌍극자 소자의 제조방법은, 3족-5족으로 구성된 화합물반도체 기판 위에 완충층과, 부컬렉터층, 컬렉터층, 베이스층, 에미터층, 및 에미터캡층을 차례로 성장하여 HBT 에피구조를 형성하는 제 1 단계와, 상기 HBT 에피구조 위의 일부에 에미터 오믹 접촉 형성을 위한 3중 금속층을 증착하는 제 2 단계, 상기 3중 금속층을 마스크로 하여 상기 에미터캡층 전부와 에미터층의 일부를 식각하여, 얇은 두께의 에미터층을 잔류시키는 제 3 단계, 베이스 전극 패턴에 의해 상기 잔류 에미터층을 제거하고 베이스전극을 형성하는 제 4 단계, 컬렉터층이 증착할 위치의 상기 에미터층과, 베이스층, 및 컬렉터층을 식각하고 상기 부 컬렉터층 위에 컬렉터전극을 형성하고 소자분리 영역을 정의하는 제 5 단계, 및 상기 각 전극에 금속배선하여 이종접합 쌍극자 소자의 제작을 완료하는 제 6 단계를 포함한 것을 특징으로 한다.
양호하게는, 상기 3중 금속층은 팔라듐(Pd), 실리콘(Si), 팔라듐(Pd)으로 이루어진 것을 특징으로 한다.
보다 양호하게는, 상기 팔라듐은 50nm, 실리콘은 75nm의 두께로 증착하는 것을 특징으로 한다.
양호하게는, 상기 제 4 단계는, 베이스전극이 형성된 영역을 정의하고, 베이스전극 패턴을 이용하여 상기 잔류 에미터층을 제거하여 상기 베이스층의 표면이 드러나면 상기 드러난 베이스층의 표면에 베이스전극을 형성하여, 베이스표면에서의 재결합 전류를 막기 위한 에미터 공핍층을 제작하는 것을 특징으로 한다.
또한, 본 발명에 따른 이종접합 쌍극자 소자는, 3족-5족으로 구성된 화합물반도체 기판 위에 컬렉터층, 베이스층, 및 에미터층을 포함하고, 상기 각 층과 접속된 컬렉터전극, 베이스전극, 및 에미터전극을 포함하는 이종접합 쌍극자 소자에 있어서, 상기 에미터전극은 오믹 접촉 형성을 위한 3중 금속층으로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하면서 본 발명의 한 실시예에 따른 "이종접합 쌍극자 소자의 제조방법"을 보다 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 한 실시예에 따른 이종접합 쌍극자 소자(Heterojunction Bipolar Transistor : 이하 HBT 라 함)의 제조공정을 도시한 단면도이다. 도 1a에 도시된 바와 같이 전기적으로 반절연성(semi-insulating)을 나타내는 주기율표상 3족-5족으로 구성된 화합물반도체 기판(1) 위에 통상적인 HBT 에피구조를 형성한다. HBT 에피구조는 다양한 성장방법을 통해 제작될 수 있으며, 본 발명의 경우 일반적인 HBT 구조와 동일한 방법으로 형성한다. 즉, 우선 기판(1)상에 갈륨비소(GaAs) 혹은 알루미늄갈륨비소(AlGaAs) 완충층(2)을 성장하고, 이후 GaAs에 의한 부컬렉터층(3), 컬렉터층(4), 베이스층(5)을 차례로 적층한 후 AlGaAs 에미터층(6)과 InGaAs(인듐갈륨비소) 에미터캡층(7)의 순서에 따라 표면쪽으로 순차적으로 성장함으로써 HBT 에피구조를 완성한다.
다음, 도 1b에 도시된 바와 같이 에미터 캡층(7) 상에 팔라듐(Pd)(8), 실리콘(Si)(9), 팔라듐(Pd)(10)을 각각 50 nm, 75 nm, 50 nm의 두께만큼 차례로 증착하여 에미터 전극(11)의 재료로서 활용하고, 습식 화공약품(wet chemical)이나 플라즈마 식각같은 일반적인 메사식각(mesa etching) 방법에 의해 에미터 캡층(7) 전체와 에미터층(6)의 일부를 제거하여 도 1c와 같이 만든다. 이때, 잔류되는 에미터층(6)의 두께는 45 ~ 50 nm 정도가 되도록 한다.
다음, 도 1d에 도시된 바와 같이 베이스 전극이 형성될 영역을 정의하고, 동일한 패턴을 활용하여 앞서 잔류시킨 AlGaAs 에미터층(6)을 제거하여 베이스층(5)의 표면이 드러나게 한 후, 통상적인 p형 전극재료를 증착하여 베이스 전극(12)을 구성하며, 동시에 외부 베이스 표면에서의 재결합 전류를 막기 위한 에미터 공핍층(13), 즉 선반구조(ledge)를 제작한다(도 1e). 이렇게 함으로써, 기존 방법과는 달리 별도의 에미터 ledge를 위한 마스크의 사용이 불필요하게 된다.
다음, 도 1f에 도시된 바와 같이 베이스 메사 식각 후 컬렉터 전극(14)을 형성하고, 1회의 급속 열처리(RTA)에 의해 오믹전극의 접촉특성을 개선한다. 표 3에는 열처리 후 측정된 Pd/Si/Pd 에미터 전극의 접촉비저항값을 나타내었는 바, 500oC의 고온에서도 10-6ohm-cm2의 특성을 얻을 수 있다. 계속하여 소자분리영역(15)을 형성한다.
다음, 도 1g에 도시된 바와 같이 실리콘질화막을 절연막(16)으로 사용하여 기판 전면에 도포하고 금속 접촉을 위한 창(17)을 식각에 의해 형성한다. 다음, 도 1h에 도시된 바와 같이 금속 배선(18)을 하면 새로운 에미터 오믹전극과 베이스 전극 패턴에 의한 공핍층 제조방법을 이용한 이종접합 쌍극자 소자의 제작이 완료된다.
아래의 표 3에는 Pd/Si/Pd 에미터 전극의 열처리에 따른 접촉 비저항의 변화를 나타낸다.
위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
이상과 같이 본 발명에 의하면, HBT 소자의 성능에 결정적인 역할을 하는 에미터 전극 특성이 향상되고, 또한 활성영역, 즉 에미터, 베이스간의 기생효과를 사전에 제거함으로써 초고속 특성을 구현할 수 있으며, 기존의 제작방법에 비해 효율적으로 공정 단계를 줄임으로써 제작단가를 절감할 수 있는 경제적 효과가 있다.
Claims (7)
- 3족-5족으로 구성된 화합물반도체 기판 위에 완충층과, 부컬렉터층, 컬렉터층, 베이스층, 에미터층, 및 에미터캡층을 차례로 성장하여 HBT 에피구조를 형성하는 제 1 단계와,상기 HBT 에피구조 위의 일부에 에미터 오믹 접촉 형성을 위한 팔랴듐(Pd)/실리콘(Si)/팔라듐(Pd)의 3중 금속층을 증착하는 제 2 단계,상기 3중 금속층을 마스크로 하여 상기 에미터캡층 전부와 에미터층의 일부를 식각하여, 얇은 두께의 에미터층을 잔류시키는 제 3 단계,베이스 전극 패턴에 의해 상기 잔류 에미터층을 제거하고 베이스전극을 형성하는 제 4 단계,컬렉터전극이 증착될 위치의 상기 에미터층과, 베이스층, 및 컬렉터층을 식각하고 상기 부 컬렉터층 위에 컬렉터전극을 형성하고 소자분리 영역을 정의하는 제 5 단계, 및상기 각 전극에 금속배선하여 이종접합 쌍극자 소자의 제작을 완료하는 제 6 단계를 포함한 것을 특징으로 하는 이종접합 쌍극자 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 팔라듐은 50nm, 실리콘은 75nm의 두께로 증착하는 것을 특징으로 하는 이종접합 쌍극자 소자의 제조방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 제 4 단계는, 베이스전극이 형성된 영역을 정의하고, 베이스전극 패턴을 이용하여 상기 잔류 에미터층을 제거하여 상기 베이스층의 표면이 드러나면 상기 드러난 베이스층의 표면에 베이스전극을 형성하여, 베이스표면에서의 재결합 전류를 막기 위한 에미터 공핍층을 제작하는 것을 특징으로 하는 이종접합 쌍극자 소자의 제조방법.
- 3족-5족으로 구성된 화합물반도체 기판 위에 컬렉터층, 베이스층, 및 에미터층을 포함하고, 상기 각 층과 접속된 컬렉터전극, 베이스전극, 및 에미터전극을 포함하는 이종접합 쌍극자 소자에 있어서,상기 에미터전극은 오믹 접촉 형성을 위한 팔라듐(Pd)/실리콘(Si)/팔라듐(Pd)의 3중 금속층으로 이루어지고;상기 에미터 층과 상기 베이스 전극 사이에 상기 베이스층 표면에서의 재결합 전류를 방지하는 공핍층(ledge)이 형성된 것을 특징으로 하는 이중접합 쌍극자 소자.
- 삭제
- 제 5 항에 있어서, 상기 팔라듐은 50nm, 실리콘은 75nm의 두께로 증착하는 것을 특징으로 하는 이종접합 쌍극자 소자의 제조방법.
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