JP2003303827A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】電力付加効率および電力利得が高い電力増幅器
を、低コストに実現する。 【解決手段】半導体基板上に形成され、平面形状が環状
であるエミッタトップヘテロ接合バイポーラトランジス
タを用いた半導体装置において、ベース電極を環状エミ
ッタ・ベース接合領域の内側のみに存在する構造とし
た。 【効果】製造工程の複雑なコレクタトップ構造を用いず
に、単位エミッタ面積当りのベース・コレクタ接合容量
を低減できる結果、電力付加効率および電力利得が高
く、電力増幅器に適した半導体装置を実現できる。
を、低コストに実現する。 【解決手段】半導体基板上に形成され、平面形状が環状
であるエミッタトップヘテロ接合バイポーラトランジス
タを用いた半導体装置において、ベース電極を環状エミ
ッタ・ベース接合領域の内側のみに存在する構造とし
た。 【効果】製造工程の複雑なコレクタトップ構造を用いず
に、単位エミッタ面積当りのベース・コレクタ接合容量
を低減できる結果、電力付加効率および電力利得が高
く、電力増幅器に適した半導体装置を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ（以下、ＨＢＴと記載）を用いた半導
体装置及びその製造方法に係り、特に移動体通信機用電
力増幅器向け半導体装置及びその製造方法に係る。
ーラトランジスタ（以下、ＨＢＴと記載）を用いた半導
体装置及びその製造方法に係り、特に移動体通信機用電
力増幅器向け半導体装置及びその製造方法に係る。
【０００２】
【従来の技術】近年、移動体通信機の需要の急成長に伴
い、通信機に用いる電力増幅器の研究開発が盛んに行わ
れている。移動体通信機用電力増幅器に用いられている
半導体トランジスタとしては、ＧａＡｓＨＢＴ、ＧａＡ
ｓ電界効果トランジスタ（以下、ＦＥＴと記載）、Ｓｉ
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）ＦＥＴなどがある。この中でＧａＡｓＨＢＴ
は入出力特性の線形性に優れること、正電源のみで動作
し、負電源発生に要する回路・部品が不要であること、
出力電力密度が高く、チップ面積が小さくて済むため、
省スペースかつ低コストであること、などの特徴を有す
るため、移動体通信機用電力増幅器向けトランジスタと
して中心的に用いられている。
い、通信機に用いる電力増幅器の研究開発が盛んに行わ
れている。移動体通信機用電力増幅器に用いられている
半導体トランジスタとしては、ＧａＡｓＨＢＴ、ＧａＡ
ｓ電界効果トランジスタ（以下、ＦＥＴと記載）、Ｓｉ
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）ＦＥＴなどがある。この中でＧａＡｓＨＢＴ
は入出力特性の線形性に優れること、正電源のみで動作
し、負電源発生に要する回路・部品が不要であること、
出力電力密度が高く、チップ面積が小さくて済むため、
省スペースかつ低コストであること、などの特徴を有す
るため、移動体通信機用電力増幅器向けトランジスタと
して中心的に用いられている。
【０００３】ＧａＡｓＨＢＴを用いた電力増幅器の性能
向上、特に電力付加効率、電力利得、等の向上には、単
位エミッタ面積当りのベース・コレクタ容量の低減が必
須である。このためにはエミッタ・ベース接合面積当り
のベース・コレクタ接合面積の比ｒを低減する必要があ
る。ｒを低減するための方法としては、一般にコレクタ
トップＨＢＴ構造が知られており、アイ・イー・イー・
イー トランサクションズ・オン・エレクトロン・デバ
イセズ 第４２巻 第１１号（１９９５年）第１８９７
頁から第１９０２頁（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏ
ｌ．４２ Ｎｏ．１１（１９９５）ｐｐ．１８９７−１
９０２）に開示されている。
向上、特に電力付加効率、電力利得、等の向上には、単
位エミッタ面積当りのベース・コレクタ容量の低減が必
須である。このためにはエミッタ・ベース接合面積当り
のベース・コレクタ接合面積の比ｒを低減する必要があ
る。ｒを低減するための方法としては、一般にコレクタ
トップＨＢＴ構造が知られており、アイ・イー・イー・
イー トランサクションズ・オン・エレクトロン・デバ
イセズ 第４２巻 第１１号（１９９５年）第１８９７
頁から第１９０２頁（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏ
ｌ．４２ Ｎｏ．１１（１９９５）ｐｐ．１８９７−１
９０２）に開示されている。
【０００４】
【発明が解決しようとする課題】上記従来技術で作製さ
れたコレクタトップＨＢＴの縦断面構造を図３に示す。
図から明らかなようにｒ＝１が実現できるものの、通常
用いられるエミッタトップＨＢＴ構造に比較して、寄生
エミッタ・ベース高抵抗化領域３５を形成する工程、具
体的には硼素等のイオン打ちこみおよびアニール工程が
増え、製造方法が複雑化するため、半導体装置のコスト
増につながる問題があった。したがって、コスト増加を
回避して半導体装置の性能向上を図るには、エミッタト
ップＨＢＴのレイアウト変更によりｒ低減を図るのが適
当といえる。従来の矩形エミッタ形状を用いたＨＢＴで
はｒ＜２．５を実現するのは困難であった。これはベー
ス電極、ならびにベース電極と配線とを接続するスルー
ホールがベース・コレクタ接合面積の縮小を律速してい
たからである。これに対し、ベース電極をベーススルー
ホール領域のみとし、エミッタ・ベース接合の平面形状
を従来の矩形から環状構造に変更することによりｒを低
減することが可能となる。このような環状エミッタ構造
はα線照射に起因したソフトエラーなどの誤動作を回避
するＳｉバイポーラトランジスタにおいて提案され、特
開平５−３２０４に開示されている。上記Ｓｉバイポー
ラトランジスタの公知例では環状エミッタ・ベース接合
の内側にコレクタ電極を配置していたが、図１の平面構
造図に示すように、コレクタ電極の代わりにベース電極
を配置し、コレクタ電極を環状エミッタ・ベース接合の
外側に配置することにより、ｒ＜２．５を実現すること
が可能となる。本発明の第１の目的は、ｒ＜２．５を満
足するＨＢＴを用いた半導体装置を提供することであ
る。
れたコレクタトップＨＢＴの縦断面構造を図３に示す。
図から明らかなようにｒ＝１が実現できるものの、通常
用いられるエミッタトップＨＢＴ構造に比較して、寄生
エミッタ・ベース高抵抗化領域３５を形成する工程、具
体的には硼素等のイオン打ちこみおよびアニール工程が
増え、製造方法が複雑化するため、半導体装置のコスト
増につながる問題があった。したがって、コスト増加を
回避して半導体装置の性能向上を図るには、エミッタト
ップＨＢＴのレイアウト変更によりｒ低減を図るのが適
当といえる。従来の矩形エミッタ形状を用いたＨＢＴで
はｒ＜２．５を実現するのは困難であった。これはベー
ス電極、ならびにベース電極と配線とを接続するスルー
ホールがベース・コレクタ接合面積の縮小を律速してい
たからである。これに対し、ベース電極をベーススルー
ホール領域のみとし、エミッタ・ベース接合の平面形状
を従来の矩形から環状構造に変更することによりｒを低
減することが可能となる。このような環状エミッタ構造
はα線照射に起因したソフトエラーなどの誤動作を回避
するＳｉバイポーラトランジスタにおいて提案され、特
開平５−３２０４に開示されている。上記Ｓｉバイポー
ラトランジスタの公知例では環状エミッタ・ベース接合
の内側にコレクタ電極を配置していたが、図１の平面構
造図に示すように、コレクタ電極の代わりにベース電極
を配置し、コレクタ電極を環状エミッタ・ベース接合の
外側に配置することにより、ｒ＜２．５を実現すること
が可能となる。本発明の第１の目的は、ｒ＜２．５を満
足するＨＢＴを用いた半導体装置を提供することであ
る。
【０００５】本発明の第２の目的は、ｒ＜２．０を満足
するＨＢＴを用いた半導体装置を提供することである。
するＨＢＴを用いた半導体装置を提供することである。
【０００６】本発明の第３の目的は、ｒ＜１．５を満足
するＨＢＴの製造方法を提供することである。
するＨＢＴの製造方法を提供することである。
【０００７】本発明の第４の目的は、電力付加効率およ
び電力利得が高く、電力増幅器に適した半導体装置を提
供することである。
び電力利得が高く、電力増幅器に適した半導体装置を提
供することである。
【０００８】
【課題を解決するための手段】本発明の第１の目的を達
成するために、本発明に係る半導体装置では、発明が解
決しようとする課題にて触れたように、半導体基板上に
形成され、平面形状が環状であるエミッタ・ベース接合
領域を有するバイポーラトランジスタを用いた半導体装
置において、上記半導体基板が表面に（１００）（±５
度）面を有するせん亜鉛鉱型半導体基板、上記バイポー
ラトランジスタがエミッタトップ型ＨＢＴであり、かつ
該ＨＢＴのベース電極が上記環状エミッタ・ベース接合
領域の内側のみに存在するようにしたものである。
成するために、本発明に係る半導体装置では、発明が解
決しようとする課題にて触れたように、半導体基板上に
形成され、平面形状が環状であるエミッタ・ベース接合
領域を有するバイポーラトランジスタを用いた半導体装
置において、上記半導体基板が表面に（１００）（±５
度）面を有するせん亜鉛鉱型半導体基板、上記バイポー
ラトランジスタがエミッタトップ型ＨＢＴであり、かつ
該ＨＢＴのベース電極が上記環状エミッタ・ベース接合
領域の内側のみに存在するようにしたものである。
【０００９】また、本発明の第２の目的を達成するため
に、（１）本発明の第１の目的を達成するＨＢＴのエミ
ッタ・ベース接合領域の外周に［０１１］（±５度）に
平行な辺が存在しない、または（２）表面に（１００）
（±５度）面を有するせん亜鉛鉱型半導体基板上に形成
され、平面形状が環状であるエミッタ・ベース接合領域
を有するエミッタトップ型ＨＢＴを用いた半導体装置に
おいて、該ＨＢＴのベース・コレクタ接合領域の外周と
エミッタ・ベース接合領域の外周との［０１−１］方向
における距離の最小値が、［０１１］方向における距離
の最小値よりも大きい、（３）表面に（１００）（±５
度）面を有するせん亜鉛鉱型半導体基板上に形成され、
平面形状が非環状であるエミッタ・ベース接合領域を有
するエミッタトップ型ＨＢＴを用いた半導体装置におい
て、該ＨＢＴのベース・コレクタ接合領域の外周とエミ
ッタ・ベース接合領域の外周との［０１−１］方向にお
ける距離の最小値が、［０１１］方向における距離の最
小値よりも大きい、ようにしたものである。ここで、エ
ミッタ・ベース接領域の外周に［０１１］（±５度）に
平行な辺が存在しないとは、上記平面形状が多角型の場
合には、その各辺が［０１１］（±５度）に平行となっ
ていないことをいい、上記平面形状が円、だ円またはこ
れらの一部（半円等）の場合を含むものとする。
に、（１）本発明の第１の目的を達成するＨＢＴのエミ
ッタ・ベース接合領域の外周に［０１１］（±５度）に
平行な辺が存在しない、または（２）表面に（１００）
（±５度）面を有するせん亜鉛鉱型半導体基板上に形成
され、平面形状が環状であるエミッタ・ベース接合領域
を有するエミッタトップ型ＨＢＴを用いた半導体装置に
おいて、該ＨＢＴのベース・コレクタ接合領域の外周と
エミッタ・ベース接合領域の外周との［０１−１］方向
における距離の最小値が、［０１１］方向における距離
の最小値よりも大きい、（３）表面に（１００）（±５
度）面を有するせん亜鉛鉱型半導体基板上に形成され、
平面形状が非環状であるエミッタ・ベース接合領域を有
するエミッタトップ型ＨＢＴを用いた半導体装置におい
て、該ＨＢＴのベース・コレクタ接合領域の外周とエミ
ッタ・ベース接合領域の外周との［０１−１］方向にお
ける距離の最小値が、［０１１］方向における距離の最
小値よりも大きい、ようにしたものである。ここで、エ
ミッタ・ベース接領域の外周に［０１１］（±５度）に
平行な辺が存在しないとは、上記平面形状が多角型の場
合には、その各辺が［０１１］（±５度）に平行となっ
ていないことをいい、上記平面形状が円、だ円またはこ
れらの一部（半円等）の場合を含むものとする。
【００１０】また、本発明の第３の目的を達成するため
に、本発明の第２（１）を達成するＨＢＴを、エミッタ
電極の形成、該エミッタ電極をマスクとしたエミッタメ
サの形成、ベース電極の形成、該エミッタ電極と該エミ
ッタメサの側面への絶縁膜側壁の形成、該エミッタ電極
および該絶縁膜側壁をマスクとしたベースメサの形成、
の工程を順次経て製造するようにしたものである。
に、本発明の第２（１）を達成するＨＢＴを、エミッタ
電極の形成、該エミッタ電極をマスクとしたエミッタメ
サの形成、ベース電極の形成、該エミッタ電極と該エミ
ッタメサの側面への絶縁膜側壁の形成、該エミッタ電極
および該絶縁膜側壁をマスクとしたベースメサの形成、
の工程を順次経て製造するようにしたものである。
【００１１】また、本発明の第４の目的を達成するため
に、本発明の第１、第２および第３の目的を達成するＨ
ＢＴが容量素子、抵抗素子、インダクタンス素子、ダイ
オードのうち少なくとも１種と集積されたモノリシック
・マイクロ波集積回路（以下、ＭＭＩＣと記載）とした
ものである。
に、本発明の第１、第２および第３の目的を達成するＨ
ＢＴが容量素子、抵抗素子、インダクタンス素子、ダイ
オードのうち少なくとも１種と集積されたモノリシック
・マイクロ波集積回路（以下、ＭＭＩＣと記載）とした
ものである。
【００１２】
【発明の実施の形態】実施例１
以下、本発明の第１の実施例であるエミッタトップＨＢ
Ｔに関し、図１、図１１、図１２、図１３を用いて説明
する。
Ｔに関し、図１、図１１、図１２、図１３を用いて説明
する。
【００１３】図１は本発明の第１の実施例であるエミッ
タトップＨＢＴの平面構造図である。環状エミッタ電極
１の内側にベース電極２、外側にコレクタ電極３が配置
されている。また、エミッタ配線４（コレクタ電極３の
内側は図示せず）、ベース配線５（コレクタ電極３の内
側は図示せず）、コレクタ配線６はそれぞれスルーホー
ル（図示せず）を介してエミッタ電極１、ベース電極
２、コレクタ電極３に接続されている。ｒはベースメサ
外周１４とエミッタ電極１との距離で決まるが、ホトリ
ソグラフィーの合わせ余裕として１．０μｍを考える
と、例えば幅４．５μｍのエミッタ電極の場合、ｒ＝
２．５またはそれ以下が実現できる。なお、本実施例で
はドライエッチングを用いてＨＢＴを作製する場合を考
え、合わせ余裕を１．０μｍとした。合わせ余裕をこれ
以下にするとベースメサ表面１４上のドライエッチング
ダメージの影響で、エミッタからベースを経てコレクタ
に流入した電子がベースメサ１４上で再結合し、電流増
幅率の劣化する問題が発生する。ウエットエッチングを
用いればダメージの影響は回避できるが、これに関して
は実施例２および３で詳述する。
タトップＨＢＴの平面構造図である。環状エミッタ電極
１の内側にベース電極２、外側にコレクタ電極３が配置
されている。また、エミッタ配線４（コレクタ電極３の
内側は図示せず）、ベース配線５（コレクタ電極３の内
側は図示せず）、コレクタ配線６はそれぞれスルーホー
ル（図示せず）を介してエミッタ電極１、ベース電極
２、コレクタ電極３に接続されている。ｒはベースメサ
外周１４とエミッタ電極１との距離で決まるが、ホトリ
ソグラフィーの合わせ余裕として１．０μｍを考える
と、例えば幅４．５μｍのエミッタ電極の場合、ｒ＝
２．５またはそれ以下が実現できる。なお、本実施例で
はドライエッチングを用いてＨＢＴを作製する場合を考
え、合わせ余裕を１．０μｍとした。合わせ余裕をこれ
以下にするとベースメサ表面１４上のドライエッチング
ダメージの影響で、エミッタからベースを経てコレクタ
に流入した電子がベースメサ１４上で再結合し、電流増
幅率の劣化する問題が発生する。ウエットエッチングを
用いればダメージの影響は回避できるが、これに関して
は実施例２および３で詳述する。
【００１４】図１１および図１２は図１に示すＨＢＴを
ドライエッチングにより作製する場合の製造工程を示し
ている。はじめに、半絶縁性ＧａＡｓ基板（表面（１０
０）（±５度）面）７上に高ドープｎ型ＧａＡｓサブコ
レクタ層（Ｓｉ濃度５ｘ１０ １８ｃｍ−３、膜厚０．６
μｍ）８、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度1ｘ１０
１６ｃｍ−３、膜厚０．８μｍ）９、ｐ型ＧａＡｓベー
ス層（Ｃ濃度３ｘ１０ １９ｃｍ−３、膜厚７０ｎｍ）１
０、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、
Ｓｉ濃度３ｘ１０１７ｃｍ−３、膜厚０．２μｍ）１
１、ｎ型ＩｎＧａＡｓキャップ層（ＩｎＡｓモル比０．
５、Ｓｉ濃度４ｘ１０１９ｃｍ−３、膜厚０．２μｍ）
１２を有機金属気相エピタキシー法により成長した。そ
の後、高周波スパッタ法を用いてＷＳｉ（Ｓｉモル比
０．３、膜厚０．３μｍ）をウエハ全面に堆積し、ホト
リソグラフィーおよびＣＦ４を用いたドライエッチング
により、エミッタ電極１を形成した。そして、そのエミ
ッタ電極１をマスクに、ＩｎＧａＡｓキャップ層１２、
ＩｎＧａＰエミッタ層１１をＣＨ４およびＣｌ２プラズ
マによりドライエッチングし、ＧａＡｓベース層１０を
露出した。そして、リフトオフ法によりＴｉ（膜厚５０
ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎ
ｍ）ベース電極２を形成した（図１１）。
ドライエッチングにより作製する場合の製造工程を示し
ている。はじめに、半絶縁性ＧａＡｓ基板（表面（１０
０）（±５度）面）７上に高ドープｎ型ＧａＡｓサブコ
レクタ層（Ｓｉ濃度５ｘ１０ １８ｃｍ−３、膜厚０．６
μｍ）８、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度1ｘ１０
１６ｃｍ−３、膜厚０．８μｍ）９、ｐ型ＧａＡｓベー
ス層（Ｃ濃度３ｘ１０ １９ｃｍ−３、膜厚７０ｎｍ）１
０、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、
Ｓｉ濃度３ｘ１０１７ｃｍ−３、膜厚０．２μｍ）１
１、ｎ型ＩｎＧａＡｓキャップ層（ＩｎＡｓモル比０．
５、Ｓｉ濃度４ｘ１０１９ｃｍ−３、膜厚０．２μｍ）
１２を有機金属気相エピタキシー法により成長した。そ
の後、高周波スパッタ法を用いてＷＳｉ（Ｓｉモル比
０．３、膜厚０．３μｍ）をウエハ全面に堆積し、ホト
リソグラフィーおよびＣＦ４を用いたドライエッチング
により、エミッタ電極１を形成した。そして、そのエミ
ッタ電極１をマスクに、ＩｎＧａＡｓキャップ層１２、
ＩｎＧａＰエミッタ層１１をＣＨ４およびＣｌ２プラズ
マによりドライエッチングし、ＧａＡｓベース層１０を
露出した。そして、リフトオフ法によりＴｉ（膜厚５０
ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎ
ｍ）ベース電極２を形成した（図１１）。
【００１５】その後、ホトリソグラフィーおよびＣ２Ｆ
６、ＳＦ６を用いてＧａＡｓベース層１０およびＧａＡ
ｓコレクタ層９をドライエッチングし、ベースメサ１４
を形成してＧａＡｓサブコレクタ層８を露出した。そし
て、リフトオフ法によりＡｕＧｅ（膜厚６０ｎｍ）／Ｎ
ｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）コレクタ
電極３を形成し、３５０℃にて３０分間アロイした（図
１２）。そして、金属の堆積、ホトリソグラフィー、ミ
リングを用いて配線を施し、図５に示す縦断面構造を有
するエミッタトップＨＢＴを作製した。
６、ＳＦ６を用いてＧａＡｓベース層１０およびＧａＡ
ｓコレクタ層９をドライエッチングし、ベースメサ１４
を形成してＧａＡｓサブコレクタ層８を露出した。そし
て、リフトオフ法によりＡｕＧｅ（膜厚６０ｎｍ）／Ｎ
ｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）コレクタ
電極３を形成し、３５０℃にて３０分間アロイした（図
１２）。そして、金属の堆積、ホトリソグラフィー、ミ
リングを用いて配線を施し、図５に示す縦断面構造を有
するエミッタトップＨＢＴを作製した。
【００１６】図１で説明した実施例ではエミッタ・ベー
ス接合領域が円形の環状構造を代表例として示したが、
環状構造は円形である必要は無く任意性がある。例え
ば、図１３に示す如き環状形状でも可能である。また、
本実施例ではＧａＡｓ基板に作製されたＨＢＴに関して
説明したがＩｎＰ、ＧａＮ、ＧａＰ、ＩｎＳｂ等のせん
亜鉛鉱型半導体基板上に形成される全てのＨＢＴに適用
出来る。
ス接合領域が円形の環状構造を代表例として示したが、
環状構造は円形である必要は無く任意性がある。例え
ば、図１３に示す如き環状形状でも可能である。また、
本実施例ではＧａＡｓ基板に作製されたＨＢＴに関して
説明したがＩｎＰ、ＧａＮ、ＧａＰ、ＩｎＳｂ等のせん
亜鉛鉱型半導体基板上に形成される全てのＨＢＴに適用
出来る。
【００１７】本実施例によれば、平面形状が環状である
エミッタ・ベース接合領域を有するＨＢＴのベース電極
が該環状エミッタ・ベース接合領域の内側のみに存在す
るため、ベース電極がスルーホール領域のみに限定さ
れ、ｒ＜２．５を容易に実現できる効果がある。
エミッタ・ベース接合領域を有するＨＢＴのベース電極
が該環状エミッタ・ベース接合領域の内側のみに存在す
るため、ベース電極がスルーホール領域のみに限定さ
れ、ｒ＜２．５を容易に実現できる効果がある。
【００１８】実施例２
以下、本発明の第２の実施例であるエミッタトップＨＢ
Ｔに関し、図１、図２、図４、図５、図６を用いて説明
する。
Ｔに関し、図１、図２、図４、図５、図６を用いて説明
する。
【００１９】図４は本発明の第２の実施例であるエミッ
タトップＨＢＴの平面構造図である。実施例１で示した
環状エミッタＨＢＴ（図１）において、ベースメサ外周
１４とエミッタ電極１との合わせ余裕を０．５μｍまで
減らし、ｒ＜２．０を実現しようとすると、図１のＡ−
Ａ’切断面では図２に示すようにベースメサ外周１４に
逆メサ形状が現れる。ベースメサ外周１４とエミッタ電
極１との合わせ余裕が小さいために、再結合速度の高い
ＧａＡｓ表面が、コレクタ内での電子の拡散距離内に存
在することになり電流増幅率が劣化する。そこで、図４
のように逆メサ形状の現れる［０１１］方向に平行な辺
がエミッタ電極１外周およびベースメサ外周１４に存在
しないようにした。このようにすると、図４のＢ−Ｂ’
切断面では図５に示す垂直メサ形状、図４のＣ−Ｃ’
切断面では図６に示す順メサ形状となり、図２に示すよ
うな電子の表面再結合の問題が発生しない。
タトップＨＢＴの平面構造図である。実施例１で示した
環状エミッタＨＢＴ（図１）において、ベースメサ外周
１４とエミッタ電極１との合わせ余裕を０．５μｍまで
減らし、ｒ＜２．０を実現しようとすると、図１のＡ−
Ａ’切断面では図２に示すようにベースメサ外周１４に
逆メサ形状が現れる。ベースメサ外周１４とエミッタ電
極１との合わせ余裕が小さいために、再結合速度の高い
ＧａＡｓ表面が、コレクタ内での電子の拡散距離内に存
在することになり電流増幅率が劣化する。そこで、図４
のように逆メサ形状の現れる［０１１］方向に平行な辺
がエミッタ電極１外周およびベースメサ外周１４に存在
しないようにした。このようにすると、図４のＢ−Ｂ’
切断面では図５に示す垂直メサ形状、図４のＣ−Ｃ’
切断面では図６に示す順メサ形状となり、図２に示すよ
うな電子の表面再結合の問題が発生しない。
【００２０】図４に示すＨＢＴの作成方法は実施例１の
ドライエッチングをウエットエッチングに変えるだけで
ある。具体的にはＡｓを含有する層のウエットエッチン
グにリン酸：過酸化水素水：水＝１：２：４０、Ｐを含
有する層のウエットエッチングに塩酸を用いた。本実施
例ではＧａＡｓ基板に作製されたＨＢＴに関して説明し
たがＩｎＰ、ＧａＮ、ＧａＰ、ＩｎＳｂ等のせん亜鉛鉱
型半導体基板上に形成される全てのＨＢＴに適用出来
る。
ドライエッチングをウエットエッチングに変えるだけで
ある。具体的にはＡｓを含有する層のウエットエッチン
グにリン酸：過酸化水素水：水＝１：２：４０、Ｐを含
有する層のウエットエッチングに塩酸を用いた。本実施
例ではＧａＡｓ基板に作製されたＨＢＴに関して説明し
たがＩｎＰ、ＧａＮ、ＧａＰ、ＩｎＳｂ等のせん亜鉛鉱
型半導体基板上に形成される全てのＨＢＴに適用出来
る。
【００２１】本実施例によれば、ドライエッチングダメ
ージや逆メサ形状に起因した電流増幅率劣なしにｒ＜
２．０を容易に実現できる効果がある。
ージや逆メサ形状に起因した電流増幅率劣なしにｒ＜
２．０を容易に実現できる効果がある。
【００２２】実施例３
以下、本発明の第３の実施例であるエミッタトップＨＢ
Ｔに関し、図７を用いて説明する。
Ｔに関し、図７を用いて説明する。
【００２３】図７は本発明の第３の実施例であるエミッ
タトップＨＢＴの平面構造図である。［０１１］方向に
平行な辺は存在するものの、ＨＢＴのベース・コレクタ
接合領域の外周とエミッタ・ベース接合領域の外周との
［０１−１］方向における距離の最小値が、［０１１］
方向における距離の最小値よりも大きくなっている。具
体的には、ベースメサ外周１４とエミッタ電極１との合
わせ余裕を［０１１］方向で０．５μｍ、［０１−１］
方向で１．５μｍ取った。また、ＨＢＴの作製は実施例
２同様、ウエットエッチングを用いた。
タトップＨＢＴの平面構造図である。［０１１］方向に
平行な辺は存在するものの、ＨＢＴのベース・コレクタ
接合領域の外周とエミッタ・ベース接合領域の外周との
［０１−１］方向における距離の最小値が、［０１１］
方向における距離の最小値よりも大きくなっている。具
体的には、ベースメサ外周１４とエミッタ電極１との合
わせ余裕を［０１１］方向で０．５μｍ、［０１−１］
方向で１．５μｍ取った。また、ＨＢＴの作製は実施例
２同様、ウエットエッチングを用いた。
【００２４】本発明によれば、表面に（１００）（±５
度）面を有するせん亜鉛鉱型半導体基板上に形成され、
平面形状が環状であるエミッタ・ベース接合領域を有す
るエミッタトップ型ＨＢＴを用いた半導体装置におい
て、該ＨＢＴのベース・コレクタ接合領域の外周とエミ
ッタ・ベース接合領域の外周との［０１−１］方向にお
ける距離の最小値が、［０１１］方向における距離の最
小値よりも大きいようにした結果、ｒ＜２．０を容易に
実現できる効果がある。
度）面を有するせん亜鉛鉱型半導体基板上に形成され、
平面形状が環状であるエミッタ・ベース接合領域を有す
るエミッタトップ型ＨＢＴを用いた半導体装置におい
て、該ＨＢＴのベース・コレクタ接合領域の外周とエミ
ッタ・ベース接合領域の外周との［０１−１］方向にお
ける距離の最小値が、［０１１］方向における距離の最
小値よりも大きいようにした結果、ｒ＜２．０を容易に
実現できる効果がある。
【００２５】図９および図１０に示す非環状エミッタの
場合においても、ベース・コレクタ接合領域の外周とエ
ミッタ・ベース接合領域の外周との［０１−１］方向に
おける距離の最小値が、［０１１］方向における距離の
最小値よりも大きいように設計すれば、ｒ＜２．０を容
易に実現できるのはもちろんである。本実施例ではＧａ
Ａｓ基板に作製されたＨＢＴに関して説明したがＩｎ
Ｐ、ＧａＮ、ＧａＰ、ＩｎＳｂ等のせん亜鉛鉱型半導体
基板上に形成される全てのＨＢＴに適用出来る。
場合においても、ベース・コレクタ接合領域の外周とエ
ミッタ・ベース接合領域の外周との［０１−１］方向に
おける距離の最小値が、［０１１］方向における距離の
最小値よりも大きいように設計すれば、ｒ＜２．０を容
易に実現できるのはもちろんである。本実施例ではＧａ
Ａｓ基板に作製されたＨＢＴに関して説明したがＩｎ
Ｐ、ＧａＮ、ＧａＰ、ＩｎＳｂ等のせん亜鉛鉱型半導体
基板上に形成される全てのＨＢＴに適用出来る。
【００２６】実施例４
以下、ｒ＜１．５を満足するＨＢＴおよびその製造方法
に関し、図１４から図18を用いて説明する。
に関し、図１４から図18を用いて説明する。
【００２７】図１４はｒ＜１．５を満足するＨＢＴの平
面構造図である。エミッタ電極１の外周は全て｛０１
０｝に平行な辺から構成され、エミッタ電極１とベース
メサ外周１４とは絶縁膜側壁１５により自己整合的に形
成され、その距離は０．３μｍである。エミッタ電極幅
は４．５μｍとした場合、ｒ＝１．５であった。
面構造図である。エミッタ電極１の外周は全て｛０１
０｝に平行な辺から構成され、エミッタ電極１とベース
メサ外周１４とは絶縁膜側壁１５により自己整合的に形
成され、その距離は０．３μｍである。エミッタ電極幅
は４．５μｍとした場合、ｒ＝１．５であった。
【００２８】図１５から図１８は図１４に示したＨＢＴ
の製造方法を説明する縦断面構造図である。有機金属気
相エピタキシー法により結晶成長からＧａＡｓベース層
１０の露出、ベース電極２の形成までは実施例１と同様
である。その後、プラズマ励起化学的気相堆積法により
ＳｉＯ２膜（膜厚０．５μｍ）を全面堆積し、Ｃ
２Ｆ ６、ＣＨＦ３プラズマを用いたＳｉＯ２の異方性ド
ライエッチングによりＳｉＯ ２側壁（膜厚０．３μｍ）
１５を形成した（図１５）。
の製造方法を説明する縦断面構造図である。有機金属気
相エピタキシー法により結晶成長からＧａＡｓベース層
１０の露出、ベース電極２の形成までは実施例１と同様
である。その後、プラズマ励起化学的気相堆積法により
ＳｉＯ２膜（膜厚０．５μｍ）を全面堆積し、Ｃ
２Ｆ ６、ＣＨＦ３プラズマを用いたＳｉＯ２の異方性ド
ライエッチングによりＳｉＯ ２側壁（膜厚０．３μｍ）
１５を形成した（図１５）。
【００２９】そして、ホトレジストをエミッタフィンガ
ー間に形成し、このホトレジストおよび露出したエミッ
タ電極１とＳｉＯ２側壁１５をマスクにベースメサ１４
を形成した。エッチングはウエットエッチングにより行
ったが、ベースメサ方位が｛０１０｝に平行なため、ウ
エットエッチングを用いてもメサ形状は垂直となった
（図１６）。
ー間に形成し、このホトレジストおよび露出したエミッ
タ電極１とＳｉＯ２側壁１５をマスクにベースメサ１４
を形成した。エッチングはウエットエッチングにより行
ったが、ベースメサ方位が｛０１０｝に平行なため、ウ
エットエッチングを用いてもメサ形状は垂直となった
（図１６）。
【００３０】その後、ホトレジストを除去し、リフトオ
フ法によりＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０
ｎｍ）／Ａｕ（膜厚２００ｎｍ）コレクタ電極３を形成
し、３５０℃にて３０分間アロイした（図１７）。
フ法によりＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０
ｎｍ）／Ａｕ（膜厚２００ｎｍ）コレクタ電極３を形成
し、３５０℃にて３０分間アロイした（図１７）。
【００３１】そして、金属の堆積、ホトリソグラフィ
ー、ミリングを用いて配線を施し、図１８に示す縦断面
構造を有するエミッタトップＨＢＴを作製した。本実施
例ではＧａＡｓ基板に作製されたＨＢＴに関して説明し
たがＩｎＰ、ＧａＮ、ＧａＰ、ＩｎＳｂ等のせん亜鉛鉱
型半導体基板上に形成される全てのＨＢＴに適用出来
る。
ー、ミリングを用いて配線を施し、図１８に示す縦断面
構造を有するエミッタトップＨＢＴを作製した。本実施
例ではＧａＡｓ基板に作製されたＨＢＴに関して説明し
たがＩｎＰ、ＧａＮ、ＧａＰ、ＩｎＳｂ等のせん亜鉛鉱
型半導体基板上に形成される全てのＨＢＴに適用出来
る。
【００３２】本実施例によれば、ベースメサ外周１４と
エミッタ電極１との距離を０．３μｍ程度にまで近づけ
れる結果、ｒ＜１．５を容易に実現できる効果がある。
エミッタ電極１との距離を０．３μｍ程度にまで近づけ
れる結果、ｒ＜１．５を容易に実現できる効果がある。
【００３３】実施例５
以下、本発明の第５の実施例である半導体装置およびそ
れを用いた電力増幅器モジュールに関し、図１９から図
２１を用いて説明する。
れを用いた電力増幅器モジュールに関し、図１９から図
２１を用いて説明する。
【００３４】図１９はｒ＜１．５を満足するＨＢＴ１７
が、抵抗素子１８、容量素子１９と集積されたＭＭＩＣ
（モノリシック・マイクロ波集積回路）の縦断面構造図
である。抵抗素子１８は抵抗体ＷＳｉＮ１層、容量素子
１９はＳｉＯ２膜２２、Ｓｉ ３Ｎ４膜２３、ＳｉＯ２膜
２４の３層からなっている。なお、２４は容量素子の下
部電極から接続された配線第１層である。ＭＭＩＣとし
ては上記抵抗素子や容量素子以外に、インダクタンス素
子、ｐｎ接合ダイオード、ショットキーバリアダイオー
ドなどを含むいずれか１種の受動素子をＨＢＴ１７と同
一基板上に有している。ＨＢＴ１７は複数個のＨＢＴを
並列接続して成る多フィンガーＨＢＴでも良く、図２０
に４並列接続の多フィンガーＨＢＴの平面構造例を示
す。この場合、各ＨＢＴ間の不均一動作を避けるため、
各ＨＢＴのエミッタあるいはベースにバラスト抵抗を付
加することもある。
が、抵抗素子１８、容量素子１９と集積されたＭＭＩＣ
（モノリシック・マイクロ波集積回路）の縦断面構造図
である。抵抗素子１８は抵抗体ＷＳｉＮ１層、容量素子
１９はＳｉＯ２膜２２、Ｓｉ ３Ｎ４膜２３、ＳｉＯ２膜
２４の３層からなっている。なお、２４は容量素子の下
部電極から接続された配線第１層である。ＭＭＩＣとし
ては上記抵抗素子や容量素子以外に、インダクタンス素
子、ｐｎ接合ダイオード、ショットキーバリアダイオー
ドなどを含むいずれか１種の受動素子をＨＢＴ１７と同
一基板上に有している。ＨＢＴ１７は複数個のＨＢＴを
並列接続して成る多フィンガーＨＢＴでも良く、図２０
に４並列接続の多フィンガーＨＢＴの平面構造例を示
す。この場合、各ＨＢＴ間の不均一動作を避けるため、
各ＨＢＴのエミッタあるいはベースにバラスト抵抗を付
加することもある。
【００３５】図２１は半導体装置として作製したＭＭＩ
Ｃの回路図である。本ＭＭＩＣは図２２に示す電力増幅
器モジュール内３２に用いた。図２２のパッケージには
比誘電率が８の低温焼成ガラスセラミックス基板を用い
た。２５は金属キャップ、２６はチップ部品である。２
７は伝送線路で、ＡｇとＰｔの積層膜を厚膜スクリーン
印刷により形成している。ＭＭＩＣチップ３２の裏面は
Ａｇペーストによりグランド層２９に電気的に接続され
ている。ＭＭＩＣチップ３２の表面に配置された入出力
用電極パッドはワイヤボンディング３１によりチップ外
へ引き出されている。３３はサーマルビア、２８および
３０は２９と同じグランド層である。広帯域符号多重方
式（Ｗ−ＣＤＭＡ）信号を用いて電力増幅器特性を評価
した結果、電力付加効率４５％、電力利得２８ｄＢと従
来技術のエミッタトップＨＢＴを用いた場合の４０％、
２５ｄＢに比較して大幅な特性向上が確認された。
Ｃの回路図である。本ＭＭＩＣは図２２に示す電力増幅
器モジュール内３２に用いた。図２２のパッケージには
比誘電率が８の低温焼成ガラスセラミックス基板を用い
た。２５は金属キャップ、２６はチップ部品である。２
７は伝送線路で、ＡｇとＰｔの積層膜を厚膜スクリーン
印刷により形成している。ＭＭＩＣチップ３２の裏面は
Ａｇペーストによりグランド層２９に電気的に接続され
ている。ＭＭＩＣチップ３２の表面に配置された入出力
用電極パッドはワイヤボンディング３１によりチップ外
へ引き出されている。３３はサーマルビア、２８および
３０は２９と同じグランド層である。広帯域符号多重方
式（Ｗ−ＣＤＭＡ）信号を用いて電力増幅器特性を評価
した結果、電力付加効率４５％、電力利得２８ｄＢと従
来技術のエミッタトップＨＢＴを用いた場合の４０％、
２５ｄＢに比較して大幅な特性向上が確認された。
【００３６】本実施例によれば、ｒ＜１．５と低い半導
体装置を用いて、電力付加効率および電力利得が高い電
力増幅器を作製できる効果がある。
体装置を用いて、電力付加効率および電力利得が高い電
力増幅器を作製できる効果がある。
【００３７】
【発明の効果】本発明によれば、ｒ＜２．５ないしｒ＜
１．５と低く、電力付加効率および電力利得が高い電力
増幅器作製に適したＨＢＴを用いた半導体装置を実現で
きる効果がある。
１．５と低く、電力付加効率および電力利得が高い電力
増幅器作製に適したＨＢＴを用いた半導体装置を実現で
きる効果がある。
【図１】本発明の第１の実施例である半導体装置に用い
たエミッタトップＨＢＴの平面構造図である。
たエミッタトップＨＢＴの平面構造図である。
【図２】本発明の第１の実施例である半導体装置に用い
たエミッタトップＨＢＴの縦断面構造図（図１Ａ−Ａ’
切断面）である。
たエミッタトップＨＢＴの縦断面構造図（図１Ａ−Ａ’
切断面）である。
【図３】従来技術であるコレクタトップＨＢＴの縦断面
構造図である。
構造図である。
【図４】本発明の第２の実施例である半導体装置に用い
たエミッタトップＨＢＴの平面構造図である。
たエミッタトップＨＢＴの平面構造図である。
【図５】本発明の第１および第２の実施例（図４Ｂ−
Ｂ’切断面）である半導体装置に用いたエミッタトップ
ＨＢＴの縦断面構造図である。
Ｂ’切断面）である半導体装置に用いたエミッタトップ
ＨＢＴの縦断面構造図である。
【図６】本発明の第２の実施例（図４Ｃ−Ｃ’切断面）
である半導体装置に用いたエミッタトップＨＢＴの縦断
面構造図である。
である半導体装置に用いたエミッタトップＨＢＴの縦断
面構造図である。
【図７】本発明の第３の実施例である半導体装置に用い
たエミッタトップＨＢＴの平面構造図である。
たエミッタトップＨＢＴの平面構造図である。
【図８】本発明の第３の実施例である半導体装置に用い
たエミッタトップＨＢＴの縦断面構造図（図７Ａ−Ａ’
切断面）である。
たエミッタトップＨＢＴの縦断面構造図（図７Ａ−Ａ’
切断面）である。
【図９】本発明の第３の実施例である半導体装置に用い
たエミッタトップＨＢＴの平面構造図である。
たエミッタトップＨＢＴの平面構造図である。
【図１０】本発明の第３の実施例である半導体装置に用
いたエミッタトップＨＢＴの平面構造図である。
いたエミッタトップＨＢＴの平面構造図である。
【図１１】本発明の第１の実施例である半導体装置に用
いたエミッタトップＨＢＴの製造工程の説明図である。
いたエミッタトップＨＢＴの製造工程の説明図である。
【図１２】本発明の第１の実施例である半導体装置に用
いたエミッタトップＨＢＴの製造工程の説明図である。
いたエミッタトップＨＢＴの製造工程の説明図である。
【図１３】本発明の第１の実施例である半導体装置に用
いたエミッタトップＨＢＴの平面構造例に関する図であ
る。
いたエミッタトップＨＢＴの平面構造例に関する図であ
る。
【図１４】本発明の第４の実施例である半導体装置に用
いたエミッタトップＨＢＴの平面構造図である。
いたエミッタトップＨＢＴの平面構造図である。
【図１５】本発明の第４の実施例である半導体装置に用
いたエミッタトップＨＢＴの製造工程の説明図である。
いたエミッタトップＨＢＴの製造工程の説明図である。
【図１６】本発明の第４の実施例である半導体装置に用
いたエミッタトップＨＢＴの製造工程の説明図である。
いたエミッタトップＨＢＴの製造工程の説明図である。
【図１７】本発明の第４の実施例である半導体装置に用
いたエミッタトップＨＢＴの製造工程の説明図である。
いたエミッタトップＨＢＴの製造工程の説明図である。
【図１８】本発明の第４の実施例である半導体装置に用
いたエミッタトップＨＢＴの製造工程の説明図である。
いたエミッタトップＨＢＴの製造工程の説明図である。
【図１９】本発明の第５の実施例である電力増幅器モジ
ュール用ＭＭＩＣにおけるエミッタトップＨＢＴ、容量
素子、抵抗素子の集積化を示した縦断面構造図である。
ュール用ＭＭＩＣにおけるエミッタトップＨＢＴ、容量
素子、抵抗素子の集積化を示した縦断面構造図である。
【図２０】本発明の第５の実施例である電力増幅器モジ
ュール用ＭＭＩＣに用いた多フィンガーＨＢＴの平面構
造図である。
ュール用ＭＭＩＣに用いた多フィンガーＨＢＴの平面構
造図である。
【図２１】ＨＢＴ２段とバイアス回路からなる電力増幅
器用ＭＭＩＣの回路図である。
器用ＭＭＩＣの回路図である。
【図２２】本発明の第５の実施例である電力増幅器モジ
ュールの縦断面構造図である。
ュールの縦断面構造図である。
１…エミッタ電極、２…ベース電極、３…コレクタ電
極、４…エミッタ配線、５…ベース配線、６…コレクタ
配線、７…半導体基板、８…サブコレクタ層、９…コレ
クタ層、１０…ベース層、１１…エミッタ層、１２…キ
ャップ層、１３…層間絶縁膜、１４ベースメサ外周、１
５側壁、１６…ホトレジスト、１７…エミッタトップＨ
ＢＴ、１８…抵抗素子、１９…容量素子、２０…抵抗
膜、２１、２２、２３…容量積層膜、２４…容量素子下
部電極配線、２５…金属キャップ、２６…チップ部品、
２７…伝送線路、３１…ボンディングワイヤ、３２…Ｍ
ＭＩＣ、３３…サーマルビア、２８、２９、３０…グラ
ンド層、３４…バイアス線路、３５…高抵抗寄生エミッ
タ・ベース領域、３６…コレクタパッド、３７…ベース
パッド、３８…バイアホールパッド。
極、４…エミッタ配線、５…ベース配線、６…コレクタ
配線、７…半導体基板、８…サブコレクタ層、９…コレ
クタ層、１０…ベース層、１１…エミッタ層、１２…キ
ャップ層、１３…層間絶縁膜、１４ベースメサ外周、１
５側壁、１６…ホトレジスト、１７…エミッタトップＨ
ＢＴ、１８…抵抗素子、１９…容量素子、２０…抵抗
膜、２１、２２、２３…容量積層膜、２４…容量素子下
部電極配線、２５…金属キャップ、２６…チップ部品、
２７…伝送線路、３１…ボンディングワイヤ、３２…Ｍ
ＭＩＣ、３３…サーマルビア、２８、２９、３０…グラ
ンド層、３４…バイアス線路、３５…高抵抗寄生エミッ
タ・ベース領域、３６…コレクタパッド、３７…ベース
パッド、３８…バイアホールパッド。
フロントページの続き
(72)発明者 草野 忠四郎
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 梅本 康成
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 黒川 敦
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 望月 和浩
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 4M104 AA05 BB11 GG06
5F003 AP05 BA92 BB01 BB08 BB90
BC01 BE01 BE90 BF02 BF06
BG01 BH07 BH99 BJ12 BJ18
BJ20 BM02 BP12 BP32 BP93
BP95 BP97
5F082 AA04 AA06 AA08 AA17 BA26
BA33 BA35 BA47 BA48 BC01
BC13 BC14 CA02 CA03 DA02
DA03 EA12 EA23
Claims (8)
- 【請求項１】半導体基板上に形成され、平面形状が環状
であるエミッタ・ベース接合領域を有するバイポーラト
ランジスタを用いた半導体装置において、上記半導体基
板が表面に（１００）（±５度）面を有するせん亜鉛鉱
型半導体基板、上記バイポーラトランジスタがエミッタ
トップ型へテロ接合バイポーラトランジスタであり、か
つ該へテロ接合バイポーラトランジスタのベース電極が
上記環状エミッタ・ベース接合領域の内側に存在するこ
とを特徴とする半導体装置。 - 【請求項２】上記へテロ接合バイポーラトランジスタの
エミッタ・ベース接合領域の外周に［０１１］方向（±
５度）に略平行な辺が存在しないことを特徴とする請求
項１記載の半導体装置。 - 【請求項３】上記平面形状が多角型であることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】上記平面形状が円、だ円またはこれらの一
部であることを特徴とする請求項１記載の半導体装置。 - 【請求項５】表面に（１００）（±５度）面を有するせ
ん亜鉛鉱型半導体基板上に形成され、平面形状が非環状
であるエミッタ・ベース接合領域を有するエミッタトッ
プ型へテロ接合バイポーラトランジスタを用いた半導体
装置において、該へテロ接合バイポーラトランジスタの
ベース・コレクタ接合領域の外周とエミッタ・ベース接
合領域の外周との［０１−１］方向に略平行な方向にお
ける距離の最小値が、［０１１］方向に略平行な方向に
おける距離の最小値よりも大きいことを特徴とする半導
体装置。 - 【請求項６】ヘテロ接合バイポーラトランジスタのエミ
ッタ電極の形成、該エミッタ電極をマスクとしたエミッ
タメサの形成、ベース電極の形成、上記エミッタ電極と
上記エミッタメサの側面への絶縁膜側壁の形成、上記エ
ミッタ電極および該絶縁膜側壁をマスクとしたベースメ
サの形成、の工程を順次経てなることを特徴とする半導
体装置の製造方法。 - 【請求項７】半導体基板上に形成され、平面形状が環状
であるエミッタ・ベース接合領域を有するバイポーラト
ランジスタを用いた半導体装置において、上記半導体基
板が表面に（１００）（±５度）面を有するせん亜鉛鉱
型半導体基板、上記バイポーラトランジスタがエミッタ
トップ型へテロ接合バイポーラトランジスタであり、か
つ該へテロ接合バイポーラトランジスタのベース電極が
上記環状エミッタ・ベース接合領域の内側に存在する半
導体装置が容量素子、抵抗素子、インダクタンス素子、
ダイオードのうち少なくとも１種を有するモノリシック
・マイクロ波集積回路であることを特徴とする半導体装
置。 - 【請求項８】表面に（１００）（±５度）面を有するせ
ん亜鉛鉱型半導体基板上に形成され、平面形状が非環状
であるエミッタ・ベース接合領域を有するエミッタトッ
プ型へテロ接合バイポーラトランジスタを用いた半導体
装置において、該へテロ接合バイポーラトランジスタの
ベース・コレクタ接合領域の外周とエミッタ・ベース接
合領域の外周との［０１−１］方向に略平行な方向にお
ける距離の最小値が、［０１１］方向に略平行な方向に
おける距離の最小値よりも大きい半導体装置が容量素
子、抵抗素子、インダクタンス素子、ダイオードのうち
少なくとも１種を有するモノリシック・マイクロ波集積
回路であることを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002107286A JP2003303827A (ja) | 2002-04-10 | 2002-04-10 | 半導体装置及びその製造方法 |
| EP03008125A EP1353384A3 (en) | 2002-04-10 | 2003-04-07 | Heterojunction bipolar transistor, manufacturing thereof and power amplifier module |
| US10/409,455 US6943387B2 (en) | 2002-04-10 | 2003-04-09 | Semiconductor device, manufacturing thereof and power amplifier module |
| KR10-2003-0022190A KR20030081094A (ko) | 2002-04-10 | 2003-04-09 | 반도체장치와 그 제조방법 및 전력증폭기 모듈 |
| TW092108235A TW200405475A (en) | 2002-04-10 | 2003-04-10 | Semiconductor device and the manufacturing method thereof, and the power amplifier module |
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