CN114093937A - 一种双极晶体管及其制备方法 - Google Patents

一种双极晶体管及其制备方法 Download PDF

Info

Publication number
CN114093937A
CN114093937A CN202111414737.4A CN202111414737A CN114093937A CN 114093937 A CN114093937 A CN 114093937A CN 202111414737 A CN202111414737 A CN 202111414737A CN 114093937 A CN114093937 A CN 114093937A
Authority
CN
China
Prior art keywords
collector
field plate
epitaxial layer
region
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111414737.4A
Other languages
English (en)
Other versions
CN114093937B (zh
Inventor
张培健
魏佳男
易孝辉
税国华
洪敏�
陈仙
罗婷
朱坤峰
张广胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 24 Research Institute
Original Assignee
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 24 Research Institute filed Critical CETC 24 Research Institute
Priority to CN202111414737.4A priority Critical patent/CN114093937B/zh
Publication of CN114093937A publication Critical patent/CN114093937A/zh
Application granted granted Critical
Publication of CN114093937B publication Critical patent/CN114093937B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明提供了一种双极晶体管及其制备方法,双极晶体管包括:衬底、设置在衬底上的外延层、设置在外延层中且位于外延层的顶部的基区、设置在基区中且位于基区的顶部的发射区、设置在外延层中并环绕基区的发射区和集电区。通过包围基区和发射结的环形集电极场板形成的双极晶体管结构在上电时会形成一个环形电场,该环形电场可使发射结注入基区的少数载流子能够沿多个方向的传输路径被集电结收集,降低了电流传输路径上的载流子浓度,削弱了基区中少子向界面位置的扩散,从而降低了Si/SiO2界面附近二氧化硅陷阱缺陷对载流子的俘获和释放过程,进而有效抑制了载流子在输运过程中与陷阱缺陷的随机电报噪声的产额,达到抑制器件低频噪声的作用。

Description

一种双极晶体管及其制备方法
技术领域
本发明涉及集成电路技术领域,尤其涉及一种双极晶体管及其制备方法。
背景技术
低频噪声或者说1/f噪声是半导体器件的本征物理特性,表现为半导体或金属电导的涨落,起源于载流子数目和/或迁移率的涨落。低频噪声会经过晶体管本征的电流-电压(I-V)和电容-电压(I-V)关系的非线性特性转化成相位噪声,从而引起电路线性特性的退化和电路频谱的纯度,在信号附近产生噪声边带;此外,噪声的存在对实际信号的干扰限制了器件实际工作的最小信号水平,降低系统的信噪比。目前,双极晶体管广泛应用于低噪声放大器,但是,在双极晶体管工作时,载流子在输运过程以及氧化层中陷阱缺陷的俘获-释放过程均会产生大量的低频噪声,从而会影响低噪声放大器的功能。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供有效实现双极晶体管低频噪声抑制的结构,并使其制备方法与现有工艺流程完全兼容,同时不改变器件的常规特性,亦不增加额外的工艺复杂度和制造成本。
为实现上述目的及其他相关目的,本发明提供的技术方案如下。
一种双极晶体管,包括:衬底;
外延层,设置在所述衬底上;
基区,设置在所述外延层中且位于所述外延层的顶部;
发射区,设置在所述基区中且位于所述基区的顶部;
集电极场板,设置在所述外延层中并环绕所述基区;
其中,所述外延层的剩余部分构成所述双极晶体管的集电区。
可选的,所述集电极场板从所述集电区的顶部垂直伸入所述集电区的底部。
可选的,所述集电极场板包括金属场板、电阻场板。
可选的,所述集电极场板呈矩形或圆环形环绕所述基区。
可选的,所述双极晶体管还包括:基极接触,设置在所述外延层上,与所述基区电连接;
发射极接触,设置在所述外延层上,与所述发射区电连接;
环形集电极接触,设置在所述外延层上,分别与所述集电极场板、所述集电区电连接;
在所述外延层上,所述基极接触、所述发射极接触及所述环形集电极接触三者相互独立,且所述环形集电极接触包围所述基极接触与所述发射极接触。
可选的,所述双极晶体管还包括埋层,所述埋层设置在所述衬底与所述外延层之间,所述埋层的掺杂类型与所述外延层的掺杂类型相同。
本发明还提供了一种双极晶体管的制备方法,包括:
提供衬底,在所述衬底上依次层叠形成埋层和外延层;
形成基区,所述基区设置在所述外延层中且位于所述外延层的顶部;
形成发射区,所述发射区设置在所述基区中且位于所述基区的顶部;
形成集电极场板,所述集电极场板设置在所述外延层中并环绕所述基区;
其中,所述外延层的剩余部分构成所述双极晶体管的集电区。
可选的,所述形成集电极场板的步骤包括:刻蚀所述外延层,形成环形沟槽;
形成绝缘层,所述绝缘层设置在所述环形沟槽的底部及侧壁;
形成场板层,所述场板层填满形成有所述绝缘层的环形沟槽;
其中,所述绝缘层及所述场板层构成所述集电极场板。
可选的,所述形成集电极场板的步骤包括:刻蚀所述外延层,形成环形沟槽;
沉积场板材料,所述场板材料填满所述环形沟槽;
去除多余的所述场板材料,仅保留所述环形沟槽中的场板材料,所述环形沟槽中的场板材料构成所述集电极场板。
可选的,所述双极晶体管的制备方法还包括:在所述外延层上形成金属层,所述金属层与所述基区、所述发射区及所述集电极场板连接;
刻蚀所述金属层,形成基极接触、发射极接触及环形集电极接触,所述基极接触与所述基区电连接,所述发射极接触与所述发射区电连接,所述环形集电极接触分别与所述集电极场板、所述集电区电连接,所述基极接触、所述发射极接触及所述环形集电极接触三者相互独立,且所述环形集电极接触包围所述基极接触与所述发射极接触
如上所述,本发明提供的双极晶体管及其制备方法,具有以下有益效果:
本发明通过包围基区和发射结的环形集电极场板形成的双极晶体管结构在上电时会形成了一个抑制低频噪声的双极晶体管结构,该抑制低频噪声的双极晶体管结构在上电时会形成一个环形电场,该环形电场可使发射结注入基区的少数载流子能够呈三百六十度沿多个方向的传输路径被集电结收集,降低了电流传输路径上的载流子浓度,并削弱了基区中少子向界面位置的扩散,从而降低了基区Si/SiO2界面附近二氧化硅陷阱缺陷对载流子的俘获和释放过程,进而有效抑制了载流子在输运过程中与陷阱缺陷的随机电报噪声的产额,达到抑制器件低频噪声的作用。此外,环形集电极有效增大了器件面积,按双极器件1/f噪声模型,面积越大通过对随机电报噪声洛伦兹分布在器件范围内的积分结果,可以有效降低总体噪声水平。同时,该抑制低频噪声的双极晶体管结构的工艺与现有双极晶体管制造工艺兼容,不增加工艺复杂度及制造成本,该抑制低频噪声的双极晶体管结构适用于研制生产低噪声放大器等特殊需求的电路设计而不额外需要单独的电路级设计措施。
附图说明
图1显示为本发明中双极晶体管的结构示意图。
图2显示为本发明中双极晶体管制备方法的步骤示意图。
图3-图15显示为本发明一实施例中双极晶体管制备方法的工艺流程图。
图16显示为本发明一实施例中两种双极晶体管的Gummel特性对比趋势图。
图17显示为本发明一实施例中两种双极晶体管的噪声测试图。
附图标记说明
1—衬底,2—外延层,3—基区,4—发射区,5—集电极场板,6—基极接触,7—发射极接触,8—环形集电极接触,9—埋层,10—隔离槽,11—环形沟槽,20—介质,30、60—氧化层,40、50—光刻胶,70—金属层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图15。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等,均仅用以配合说明书所揭示的内容,以供熟悉此技术的人士了解与阅读,并非用以限定本发明可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的功效及所能达成的目的下,均应仍落在本发明所揭示的技术内容所涵盖的范围内。
如图1所示,本发明提供一种双极晶体管,其包括:
衬底1;
外延层2,设置在衬底1上;
基区3,设置在外延层2中且位于外延层2的顶部;
发射区4,设置在基区3中且位于基区3的顶部;
集电极场板5,设置在外延层2中并环绕基区3;
基极接触6,设置在外延层2上,与基区3电连接;
发射极接触7,设置在外延层2上,与发射区4电连接;
环形集电极接触8,设置在外延层2上,与集电极场板5电连接;
其中,外延层2的剩余部分构成双极晶体管的集电区,集电区与环形集电极接触8电连接。
详细地,如图1所示,集电极场板5从集电区的顶部垂直伸入集电区的底部,在XY平面内,集电极场板5环绕基区3设置,集电极场板5环绕基区的形状包括但不限于矩形、圆环形、三角形。集电极场板5包括金属场板、电阻场板。
详细地,如图1所示,双极晶体管还包括:基极接触6,设置在外延层2上,与基区3电连接;发射极接触7,设置在外延层2上,与发射区4电连接;环形集电极接触8,设置在外延层2上,分别与集电极场板5、集电区电连接;在外延层2上,基极接触6、发射极接触7及环形集电极接触8三者相互独立,且环形集电极接触8包围基极接触6与发射极接触7。
可选地,如图1所示,所述双极晶体管还包括埋层11、隔离槽10,埋层11设置在衬底1与外延层2之间,埋层11的掺杂类型与外延层2的掺杂类型相同,隔离槽10设置在衬底1中,对衬底1进行区划隔离,并且隔离槽10穿透整个外延层2延伸至衬底1中,对整个晶圆上器件做电学隔离。
同时,如图2所示,本发明还提供一种双极晶体管的制备方法,其包括步骤:
S1、提供衬底,在所述衬底上依次层叠形成埋层和外延层;
S2、形成基区,基区设置在外延层中且位于外延层的顶部;
S3、形成发射区,发射区设置在基区中且位于基区的顶部;
S4、形成集电极场板,集电极场板设置在外延层中并环绕基区;
S5、在外延层2上形成基极接触6、发射极接触7及环形集电极接触8;
其中,外延层的剩余部分构成双极晶体管的集电区。
详细地,在步骤S1中,如图3所示,采用传统的双极工艺,在衬底1中形成隔离槽10,在衬底1上依次层叠形成埋层9和外延层2,在衬底1和外延层2中形成深槽隔离结构,在深槽中回填介质20。
其中,衬底1的掺杂类型为第一掺杂类型,埋层9的掺杂类型为第二掺杂类型,外延层2的掺杂类型为第二掺杂类型,隔离槽10通过光刻、刻蚀、回填(介质20)以及回刻等工艺实现,隔离槽采用行业常规深槽工艺,隔离槽深度根据器件工作电压不同有所区别,其典型深度一般在5-20微。
详细地,如图4-图7所示,形成基区3的步骤S2进一步包括:
S21、如图4所示,通过热氧化等方式在外延层2的表面上形成氧化层30;
S22、如图5所示,刻蚀氧化层30,形成有源区的离子注入窗口;
S23、如图6所示,在器件表面上涂覆光刻胶40,进行曝光、显影以及刻蚀,以剩余的光刻胶40为掩膜,进行离子注入,如注入能量为60keV、注入剂量为3×1014cm-2的硼离子注入;
S24、如图7所示,去除剩余的光刻胶40,并进行高温(如1100℃)退火,形成基区3。
详细地,如图8-图9所示,形成发射区4的步骤S3进一步包括:
S31、如图8所示,在器件表面上涂覆光刻胶50,进行曝光、显影以及刻蚀,以剩余的光刻胶50为掩膜,进行离子注入,如注入能量为60keV、注入剂量为9×1015cm-2的砷离子注入和注入能量位100keV、注入剂量为5×1015cm-2的砷离子注入;
S2、如图9所示,去除剩余的光刻胶50,并进行高温(如960℃)退火,形成发射区4。
需要说明的是,步骤S2~S3,通过先离子注入后退火的工艺步骤,形成基区3和发射区4。
更详细地,如图9所示,基区3设置在外延层2中且位于外延层2的顶部,发射区4设置在基区3中且位于基区3的顶部,外延层2的剩余部分构成双极晶体管的集电区。
详细地,形成集电极场板,集电极场板设置在外延层中并环绕基区的步骤S4进一步包括:
S41、如图10所示,刻蚀所述外延层,形成环形沟槽11;
S42、沉积场板材料,场板材料填满环形沟槽;
S43、如图11所示,去除多余的场板材料,仅保留环形沟槽11中的场板材料,环形沟槽11中的场板材料构成集电极场板5。
详细地,形成集电极场板,集电极场板设置在外延层中并环绕基区的步骤S4进一步包括:
S41、如图10所示,刻蚀所述外延层,形成环形沟槽11;
S44、形成绝缘层,绝缘层设置在环形沟槽11的底部及侧壁;
S45、形成场板层,场板层填满形成有绝缘层的环形沟槽;
其中,所述绝缘层及场板层构成集电极场板5。
详细地,如图12-图14所示,在外延层2上形成基极接触6、发射极接触7及环形集电极接触8的步骤S5进一步包括:
S51、如图12所示,在外延层2上形成氧化层60,氧化层60覆盖氧化层30的剩余部分、有源区的离子注入窗口的离子注入窗口;
S52、如图13所示,刻蚀氧化层60,形成基极接触孔、发射极接触孔及环形集电极接触孔,基极接触孔暴露出基区3,发射极接触孔暴露出发射区4,环形集电极接触孔暴露出集电极场板5;
S53、如图14所示,在刻蚀后的氧化层60上形成金属层70,金属层70通过基极接触孔与基区3电连接,金属层70通过发射极接触孔与发射区4电连接,金属层70通过环形集电极接触孔与集电极场板5电连接;
S54、如图15所示,刻蚀金属层70,形成基极接触6、发射极接触7及环形集电极接触8,基极接触6、发射极接触7及环形集电极接触8三者相互独立,且环形集电极接触8包围基极接触6与发射极接触7。
最终,得到如图1或图15所示的双极晶体管,通过包围基区3和发射结的环形集电极场板5形成的双极晶体管结构在上电时会形成一个环形电场,形成了一个抑制低频噪声的双极晶体管结构,该抑制低频噪声的双极晶体管结构在上电时会形成一个环形电场,该环形电场可使发射结注入基区3的少数载流子能够呈三百六十度沿多个方向的传输路径被集电结收集,降低了电流传输路径上的载流子浓度,并削弱了基区中少子向界面位置的扩散,降低了基区Si/SiO2界面附近的载流子复合率,抑制了载流子在输运过程中与陷阱缺陷的随机电报噪声的产额,从而达到抑制器件低频噪声的作用;同时,该抑制低频噪声的双极晶体管结构的工艺与现有双极晶体管制造工艺兼容。
进一步地,图16为在本发明的一可选实施例中两种晶体管的Gummel特性对比趋势图,如图16所示,拿具有该抑制低频噪声的双极晶体管结构(双极晶体管)和不具有该抑制低频噪声结构的标准器件(常规器件)的Gummel特性进行对比,抑制噪声结构和标准器件(常规器件)的集电极电流和基极电流曲线完全重合。因此,本发明提出的抑制噪声方法对器件的常规电学特性未产生影响。
进一步地,图17为在本发明的一可选实施例中两种晶体管的噪声测试图,如图17所示,该抑制低频噪声的双极晶体管结构(双极晶体管)的整体噪声水平比标准器件(常规器件)低1-2个数量级,因此本发明提出的抑制噪声结构能够取得良好的效果。
需要说明的是,本发明所述的双极晶体管既可以是NPN型双极晶体管,也可以是PNP型双极晶体管,在此不作限定。
综上所述,在本发明提供的双极晶体管及其制备方法中,通过包围基区和发射结的环形集电极场板形成的双极晶体管结构在上电时会形成了一个抑制低频噪声的双极晶体管结构,该抑制低频噪声的双极晶体管结构在上电时会形成一个环形电场,该环形电场可使发射结注入基区的少数载流子能够呈三百六十度沿多个方向的传输路径被集电结收集,降低了电流传输路径上的载流子浓度,并削弱了基区中少子向界面位置的扩散,从而降低了基区Si/SiO2界面附近二氧化硅陷阱缺陷对载流子的俘获和释放过程,进而有效抑制了载流子在输运过程中与陷阱缺陷的随机电报噪声的产额,达到抑制器件低频噪声的作用。此外,环形集电极有效增大了器件面积,按双极器件1/f噪声模型,面积越大通过对随机电报噪声洛伦兹分布在器件范围内的积分结果,可以有效降低总体噪声水平。同时,该抑制低频噪声的双极晶体管结构的工艺与现有双极晶体管制造工艺兼容,不增加工艺复杂度及制造成本,该抑制低频噪声的双极晶体管结构适用于研制生产低噪声放大器等特殊需求的电路设计而不额外需要单独的电路级设计措施。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种双极晶体管,其特征在于,包括:
衬底;
外延层,设置在所述衬底上;
基区,设置在所述外延层中且位于所述外延层的顶部;
发射区,设置在所述基区中且位于所述基区的顶部;
集电极场板,设置在所述外延层中并环绕所述基区;
其中,所述外延层的剩余部分构成所述双极晶体管的集电区。
2.根据权利要求1所述的双极晶体管,其特征在于,所述集电极场板从所述集电区的顶部垂直伸入所述集电区的底部。
3.根据权利要求2所述的双极晶体管,其特征在于,所述集电极场板包括金属场板、电阻场板。
4.根据权利要求3所述的双极晶体管,其特征在于,所述集电极场板呈矩形或圆环形环绕所述基区。
5.根据权利要求4所述的双极晶体管,其特征在于,所述双极晶体管还包括:
基极接触,设置在所述外延层上,与所述基区电连接;
发射极接触,设置在所述外延层上,与所述发射区电连接;
环形集电极接触,设置在所述外延层上,分别与所述集电极场板、所述集电区电连接;
在所述外延层上,所述基极接触、所述发射极接触及所述环形集电极接触三者相互独立,且所述环形集电极接触包围所述基极接触与所述发射极接触。
6.根据权利要求1-5中任意一项所述的双极晶体管,其特征在于,所述双极晶体管还包括埋层,所述埋层设置在所述衬底与所述外延层之间,所述埋层的掺杂类型与所述外延层的掺杂类型相同。
7.一种双极晶体管的制备方法,其特征在于,包括:
提供衬底,在所述衬底上依次层叠形成埋层和外延层;
形成基区,所述基区设置在所述外延层中且位于所述外延层的顶部;
形成发射区,所述发射区设置在所述基区中且位于所述基区的顶部;
形成集电极场板,所述集电极场板设置在所述外延层中并环绕所述基区;
其中,所述外延层的剩余部分构成所述双极晶体管的集电区。
8.根据权利要求7所述的双极晶体管的制备方法,其特征在于,所述形成集电极场板的步骤包括:
刻蚀所述外延层,形成环形沟槽;
形成绝缘层,所述绝缘层设置在所述环形沟槽的底部及侧壁;
形成场板层,所述场板层填满形成有所述绝缘层的环形沟槽;
其中,所述绝缘层及所述场板层构成所述集电极场板。
9.根据权利要求7所述的双极晶体管的制备方法,其特征在于,所述形成集电极场板的步骤包括:
刻蚀所述外延层,形成环形沟槽;
沉积场板材料,所述场板材料填满所述环形沟槽;
去除多余的所述场板材料,仅保留所述环形沟槽中的场板材料,所述环形沟槽中的场板材料构成所述集电极场板。
10.根据权利要求7-9所述的双极晶体管的制备方法,其特征在于,所述双极晶体管的制备方法还包括:
在所述外延层上形成金属层,所述金属层与所述基区、所述发射区及所述集电极场板连接;
刻蚀所述金属层,形成基极接触、发射极接触及环形集电极接触,所述基极接触与所述基区电连接,所述发射极接触与所述发射区电连接,所述环形集电极接触分别与所述集电极场板、所述集电区电连接,所述基极接触、所述发射极接触及所述环形集电极接触三者相互独立,且所述环形集电极接触包围所述基极接触与所述发射极接触。
CN202111414737.4A 2021-11-25 2021-11-25 一种双极晶体管及其制备方法 Active CN114093937B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111414737.4A CN114093937B (zh) 2021-11-25 2021-11-25 一种双极晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111414737.4A CN114093937B (zh) 2021-11-25 2021-11-25 一种双极晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN114093937A true CN114093937A (zh) 2022-02-25
CN114093937B CN114093937B (zh) 2023-08-22

Family

ID=80304623

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111414737.4A Active CN114093937B (zh) 2021-11-25 2021-11-25 一种双极晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN114093937B (zh)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5717241A (en) * 1993-12-09 1998-02-10 Northern Telecom Limited Gate controlled lateral bipolar junction transistor
JP2003068750A (ja) * 2001-08-24 2003-03-07 Toko Inc バイポーラトランジスタ素子
JP2003303827A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
US20060105517A1 (en) * 2004-10-06 2006-05-18 Infineon Technologies Ag Method in the fabrication of an integrated injection logic circuit
US20090065899A1 (en) * 2007-09-06 2009-03-12 Sanyo Electric Co., Ltd. Semiconductor device
US20120007176A1 (en) * 2010-07-09 2012-01-12 Infineon Technologies Ag High-Voltage Bipolar Transistor with Trench Field Plate
US20140266393A1 (en) * 2013-03-14 2014-09-18 Linear Technology Corporation Bipolar transistor with lowered 1/f noise
CN104078498A (zh) * 2014-07-14 2014-10-01 东南大学 一种沟槽隔离横向绝缘栅双极型晶体管
US20140327110A1 (en) * 2013-05-01 2014-11-06 Nxp B.V. Method of manufacturing a bipolar transistor, bipolar transistor and integrated circuit
CN107425052A (zh) * 2017-07-28 2017-12-01 电子科技大学 一种横向高压器件
CN108766999A (zh) * 2018-08-02 2018-11-06 盛廷微电子(深圳)有限公司 用于半导体功率器件的终端
CN111969049A (zh) * 2020-08-28 2020-11-20 电子科技大学 一种soi横向绝缘栅双极晶体管

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5717241A (en) * 1993-12-09 1998-02-10 Northern Telecom Limited Gate controlled lateral bipolar junction transistor
JP2003068750A (ja) * 2001-08-24 2003-03-07 Toko Inc バイポーラトランジスタ素子
JP2003303827A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
US20060105517A1 (en) * 2004-10-06 2006-05-18 Infineon Technologies Ag Method in the fabrication of an integrated injection logic circuit
US20090065899A1 (en) * 2007-09-06 2009-03-12 Sanyo Electric Co., Ltd. Semiconductor device
US20120007176A1 (en) * 2010-07-09 2012-01-12 Infineon Technologies Ag High-Voltage Bipolar Transistor with Trench Field Plate
US20140266393A1 (en) * 2013-03-14 2014-09-18 Linear Technology Corporation Bipolar transistor with lowered 1/f noise
US20140327110A1 (en) * 2013-05-01 2014-11-06 Nxp B.V. Method of manufacturing a bipolar transistor, bipolar transistor and integrated circuit
CN104078498A (zh) * 2014-07-14 2014-10-01 东南大学 一种沟槽隔离横向绝缘栅双极型晶体管
CN107425052A (zh) * 2017-07-28 2017-12-01 电子科技大学 一种横向高压器件
CN108766999A (zh) * 2018-08-02 2018-11-06 盛廷微电子(深圳)有限公司 用于半导体功率器件的终端
CN111969049A (zh) * 2020-08-28 2020-11-20 电子科技大学 一种soi横向绝缘栅双极晶体管

Also Published As

Publication number Publication date
CN114093937B (zh) 2023-08-22

Similar Documents

Publication Publication Date Title
US4546536A (en) Fabrication methods for high performance lateral bipolar transistors
US8441084B2 (en) Horizontal polysilicon-germanium heterojunction bipolar transistor
US4583106A (en) Fabrication methods for high performance lateral bipolar transistors
US20050233541A1 (en) Semiconductor device having dual isolation structure and method of fabricating the same
US6376897B2 (en) Lateral bipolar transistor formed on an insulating layer
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
EP0137905A1 (en) Method for making lateral bipolar transistors
US6724066B2 (en) High breakdown voltage transistor and method
US20130313682A1 (en) Isolated Through Silicon Via and Isolated Deep Silicon Via Having Total or Partial Isolation
US9466687B2 (en) Methods for producing bipolar transistors with improved stability
US6764918B2 (en) Structure and method of making a high performance semiconductor device having a narrow doping profile
WO2013174177A1 (zh) 高压bcd工艺中高压器件的隔离结构及其制造方法
US9543420B2 (en) Protection device and related fabrication methods
US11791405B2 (en) Transistor having an emitter region with a silicide spaced apart from a base contact
US20210151598A1 (en) Semiconductor device having junction termination structure and mehtod of formation
US11984477B2 (en) RFSOI semiconductor structures including a nitrogen-doped charge-trapping layer and methods of manufacturing the same
CN109244069B (zh) 瞬态电压抑制器及其制备方法
US6774455B2 (en) Semiconductor device with a collector contact in a depressed well-region
CN114093937B (zh) 一种双极晶体管及其制备方法
JPH10284753A (ja) 半導体装置及びその製造方法
US10297662B2 (en) Dielectrically isolated semiconductor device and method for manufacturing the same
US6806159B2 (en) Method for manufacturing a semiconductor device with sinker contact region
CN108922925B (zh) 一种功率器件保护芯片及其制作方法
CN114122110A (zh) 双极晶体管及其制备方法
JPH10189755A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant