JP2006108385A - トランジスタ回路 - Google Patents

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Abstract

【課題】 トランジスタの熱暴走を防止すると共に、ベースバラスト抵抗による所望周波数成分の電力利得の低下を抑制しつつ、不要な高調波成分や帯域外信号成分の電力利得を大幅に低減させることができるトランジスタ回路を提供する。
【解決手段】 トランジスタ回路１は、トランジスタ１１、ベースバラスト抵抗１２、容量１３及びインダクタ１４で構成される複数のトランジスタセル１０からなる。トランジスタ１１のコレクタ及びエミッタは、それぞれトランジスタ回路１のコレクタ端子１ｃ及びエミッタ端子１ｅに共通接続される。ベースバラスト抵抗１２は、一方端がトランジスタ１１のベースに、他方端がトランジスタ回路１のベース端子１ｂに接続される。容量１３とインダクタ１４とは、直列接続されて直列共振回路１５を形成し、ベースバラスト抵抗１２と並列に、トランジスタ１１のベースとトランジスタ回路１のベース端子１ｂとの間に接続される。
【選択図】 図１

Description

本発明は、トランジスタ回路に関し、より特定的には、複数のトランジスタセルから構成される高周波信号の電力増幅に適したトランジスタ回路に関する。
周知のように、高周波電力増幅用のトランジスタ回路１０１は、高周波特性を確保するため、複数のトランジスタ１１１が並列接続された構成が用いられる（図６）。図６において、各トランジスタ１１１のベースには、直流電圧（バイアス電圧）及び高周波信号が入力される。各トランジスタ１１１のエミッタは、それぞれ接地されており、各トランジスタ１１１からの出力信号は、共通接続されたコレクタから出力される。
この図６に示したトランジスタ回路１０１は、各トランジスタ１１１の動作が、ばらつきなく均一であると仮定した場合の理想回路である。しかし、現実的には、トランジスタ１１１間に特性ばらつき等があるため、トランジスタ特有の動作電流と素子温度との間の正相関によって「温度上昇→動作電流増加→さらに温度上昇」という正帰還がかかり、特定のトランジスタ１１１に電流が集中するという現象を生じさせてしまう。この現象は、トランジスタ回路１０１の利得や効率の低下を招き、最悪の場合には動作時の多大な発熱量で熱暴走するトランジスタ１１１が発生し、このトランジスタ１１１のベース電流が増大して素子破壊を引き起こす恐れがある、という問題がある。
このような問題を解決するために、トランジスタ１１１のベースにベースバラスト抵抗１１２を挿入してベース電流の増大を防止するトランジスタ回路１０２が考えられる（図７）。しかし、この回路の場合、トランジスタ１１１の熱暴走を防ぐことはできるが、ベースバラスト抵抗１１２によって高周波利得が低下してしまうという課題が残る。
そこで、この高周波利得の低下を抑制するため、ベースバラスト抵抗１１２と並列に容量１１３を設けるトランジスタ回路１０３が提案されている（図８）。特許文献１及び特許文献２を参照。
図９に、上記図６〜図８の各トランジスタ回路１０１〜１０３における周波数−最大電力利得特性の一例を示す。この図９は、トランジスタ１１１のエミッタ面積を１２０μｍ2 、動作電流を２ｍＡとし、ベースバラスト抵抗１１２を２００Ω、容量１１３を０．３ｐＦとした場合のシミュレーション結果である。
なお、図８の構成において、ベースバラスト抵抗１１２：Ｒ及び容量１１３：Ｃで形成されるインピーダンスＺは、下記式（１）で表せる。
Figure 2006108385
 特開平８−２７９５６１号公報 米国特許第５３２１２７９号明細書
しかしながら、インピーダンスＺが上記式（１）で表される従来の構成（図８）では、インピーダンスＺを「０」にするためには、ωＣ（＝２πｆＣ）を無限大にする必要がある。ここで、所望の周波数ｆは固定であるため、理論上では容量Ｃを無限大にすればよいことになるが、現実には無理である。特に、半導体基板に形成される容量は、チップレイアウト上の制約から十分に大きな値をとることができない。
このため、高周波電力信号が、容量１１３だけでなくベースバラスト抵抗１１２を通ってトランジスタ１１１に入力され、ベースバラスト抵抗１１２による電力損失が生じ高周波利得が低下するという問題があった。また、高周波信号が容量１１３を通る際に、高調波成分や帯域外信号成分を低減することができなかった。
それ故に、本発明の目的は、トランジスタの熱暴走を防止すると共に、ベースバラスト抵抗による所望周波数成分の電力利得の低下を抑制しつつ、不要な高調波成分や帯域外信号成分の電力利得を大幅に低減させることができるトランジスタ回路を提供することである。
本発明は、複数のトランジスタセルから構成されるトランジスタ回路に向けられている。そして、上記目的を達成させるために、本発明のトランジスタ回路を構成するトランジスタセルは、トランジスタ、ベースバラスト抵抗、及び直列共振回路を備える。
トランジスタは、トランジスタ回路のコレクタ端子にコレクタフィンガが、トランジスタ回路のエミッタ端子にエミッタフィンガが、それぞれ接続される。ベースバラスト抵抗は、トランジスタ回路のベース端子とトランジスタのベースフィンガとの間に接続される。直列共振回路は、ベースバラスト抵抗と並列に接続される。
又は、上記目的を達成させるために、本発明のトランジスタ回路を構成するトランジスタセルは、トランジスタ、Ｎ個のベースバラスト抵抗、及びＮ個の直列共振回路を備えてもよい。
この場合、トランジスタは、トランジスタ回路のコレクタ端子にコレクタフィンガが、トランジスタ回路のエミッタ端子にエミッタフィンガが、それぞれ接続される。Ｎ個のベースバラスト抵抗は、トランジスタ回路のベース端子とトランジスタのＮ個のベースフィンガとの間にそれぞれ接続される。Ｎ個の直列共振回路は、Ｎ個のベースバラスト抵抗のそれぞれと並列に接続される。
好ましい直列共振回路は、インダクタと容量とを直列接続した構成である。このインダクタは、２つ以上のトランジスタセルで共用されてもよい。また、他の好ましい直列共振回路として、マイクロストリップ線路又はストリップ線路のいずれかと容量とを直列接続した構成も考えられる。このマイクロストリップ線路及びストリップ線路は、２つ以上のトランジスタセルで共用されてもよい。なお、典型的には、ベースバラスト抵抗や容量は、半導体基板上に集積されて形成される。
上記のように、本発明のトランジスタ回路によれば、トランジスタの熱暴走を防止すると共に、ベースバラスト抵抗による所望周波数成分の電力利得の低下を抑制しつつ、不要な高調波成分や帯域外信号成分の電力利得を大幅に低減させることができる。
図１は、本発明の一実施形態に係るトランジスタ回路１の構成図である。図１において、第１の実施形態に係るトランジスタ回路１は、複数のトランジスタセル１０で構成される。各トランジスタセル１０は、トランジスタ１１と、ベースバラスト抵抗１２と、容量１３と、インダクタ１４とで構成される。このトランジスタ１１には、バイポーラトランジスタ（ＢＴ）又はヘテロ接合バイポーラトランジスタ（ＨＢＴ）が用いられる。典型的には、トランジスタセル１０は、図２に示すように、各素子が半導体基板上に集積化されて形成されるが、一部の素子（例えばインダクタ１４）が別の部品（チップ部品等）で接続された構成でも構わない。
トランジスタ１１のコレクタ、すなわち半導体基板上に形成される全てのコレクタフィンガＣは、トランジスタ回路１のコレクタ端子１ｃに接続される。また、トランジスタ１１のエミッタ、すなわち半導体基板上に形成される全てのエミッタフィンガＥは、トランジスタ回路１のエミッタ端子１ｅに接続される。ベースバラスト抵抗１２は、一方端がトランジスタ１１のベース、すなわち半導体基板上に形成される全てのベースフィンガＢに接続され、他方端がトランジスタ回路１のベース端子１ｂに接続される。容量１３とインダクタ１４とは、直列接続されて直列共振回路１５を形成する。この直列共振回路１５は、ベースバラスト抵抗１２と並列に、トランジスタ１１のベースフィンガＢとトランジスタ回路１のベース端子１ｂとの間に接続される。
この構成によるベースバラスト抵抗１２：Ｒ、容量１３：Ｃ及びインダクタ１４：Ｌで形成されるインピーダンスＺは、下記式（２）で表せる。
Figure 2006108385
 この式（２）では、ωＬ−（１／ωＣ）を「０」とすることでインピーダンスＺを「０」にできるので、下記式（３）の周波数ｆが低損失にしたい所望の周波数となるように、Ｌ及びＣの値を設定すればよい。これはすなわち、所望の周波数を、直列共振回路１５の共振周波数に一致させることを意味する。
Figure 2006108385
このようにＬ及びＣの値を適切に設定することで、ベース端子１ｂから入力される直流バイアス電流は、従来の回路と同様に、ベースバラスト抵抗１２を通ってトランジスタ１１のベースフィンガＢに入力される。そして、ベース端子１ｂから入力される高周波信号のうち、所望周波数の信号成分は、直列共振回路１５を通って低損失でトランジスタ１１のベースフィンガＢに入力され、所望周波数以外の信号成分は、ベースバラスト抵抗１２を通って減衰してトランジスタ１１のベースフィンガＢに入力される。
図３に、本実施形態に係るトランジスタ回路１の周波数−最大電力利得特性の一例を示す。図３では、上記従来のトランジスタ回路１０３（図８）の同特性との比較で表している。なお、図３は、トランジスタ１１のエミッタ面積を１２０μｍ2 、動作電流を２ｍＡとし、所望周波数を０．９ＧＨｚに設定してベースバラスト抵抗１２を２００Ω、容量１３を０．３ｐＦ、インダクタ１４を９０ｎＨとしたトランジスタセル１０を、６０個並列接続しエミッタ接地した場合のトランジスタ回路１のシミュレーション結果である。
図３でわかるように、本発明のトランジスタ回路１によれば、従来のトランジスタ回路１０３よりも所望周波数の０．９ＧＨｚで約４．６ｄＢも利得が向上し、０．９ＧＨｚの二次高調波に相当する１．８ＧＨｚで約１．４ｄＢも利得が低下している。
以上のように、本発明の一実施形態に係るトランジスタ回路１によれば、トランジスタの熱暴走を防止すると共に、ベースバラスト抵抗による所望周波数成分の電力利得の低下を抑制しつつ、不要な高調波成分や帯域外信号成分の電力利得を大幅に低減させることができる。
なお、直列共振回路１５における容量１３とインダクタ１４との接続順序は、図１に示すものと逆の接続順序であっても同様の効果を奏することができる。
また、図１に示す接続順序の場合、各直列共振回路１５のインダクタ１４を１つのインダクタで共有する構成にすることも可能である。図４は、その構成によるトランジスタ回路の一例を示す図である。この構成にすれば、インダクタの面積を大幅に低減することができる。例えば、上述した６０個のトランジスタセルにそれぞれ９０ｎＨのインダクタが使用されている図１の構成によるトランジスタ回路を、図４の構成によるトランジスタ回路にすれば、必要なインダクタは９０ｎＨの６０分の１である１．５ｎＨで済むことになる。
また、インダクタ１４は、半導体基板上に作成されたストリップ線路又はマイクロストリップ線路に置き換えても、同様の効果を奏することができる。
さらに、上記実施形態では、トランジスタ１１の全てのベースフィンガＢが、１つの直列共振回路１５及び１つのベースバラスト抵抗１２に接続されている構成を説明した。しかし、図５に示すように、複数あるベースフィンガＢのそれぞれに、直列共振回路及びベースバラスト抵抗を接続させる構成にしても構わない。この場合、図５の構成を１つのトランジスタセルとして、複数のトランジスタセルから構成されるトランジスタ回路が形成されてもよいし、図５そのものがトランジスタ回路として形成されてもよい。
本発明のトランジスタ回路は、高周波信号の電力増幅等に利用可能であり、特にトランジスタの熱暴走防止と所望周波数成分の電力利得の低下抑制とを、両立させたい場合等に有効である。
本発明の一実施形態に係るトランジスタ回路１の構成図 本発明の一実施形態に係るトランジスタ回路１の典型的な形成例 本発明の一実施形態に係るトランジスタ回路１の周波数−最大電力利得特性の一例 本発明の一実施形態に係るトランジスタ回路１を応用した他の構成図 本発明の一実施形態に係るトランジスタ回路１を応用した他の構成図 従来のトランジスタ回路１０１の構成図 従来のトランジスタ回路１０２の構成図 従来のトランジスタ回路１０３の構成図 従来のトランジスタ回路１０１〜１０３の周波数−最大電力利得特性の一例
符号の説明
１、１０１〜１０３ トランジスタ回路
１０ トランジスタセル
１１、１１１ トランジスタ
１２、１１２ ベースバラスト抵抗
１３、１１３ 容量
１４ インダクタ
１５ 直列共振回路
１ｂ、１ｃ、１ｅ 端子
Ｂ ベースフィンガ
Ｅ エミッタフィンガ
Ｃ コレクタフィンガ

Claims (7)

  1. 複数のトランジスタセルから構成されるトランジスタ回路であって、
    前記トランジスタセルが、
    トランジスタ回路のコレクタ端子にコレクタフィンガが、トランジスタ回路のエミッタ端子にエミッタフィンガが、それぞれ接続されたトランジスタと、
    トランジスタ回路のベース端子と前記トランジスタのベースフィンガとの間に接続されたベースバラスト抵抗と、
    前記ベースバラスト抵抗と並列に接続された直列共振回路とを備えることを特徴とする、トランジスタ回路。
  2. 複数のトランジスタセルから構成されるトランジスタ回路であって、
    前記トランジスタセルが、
    トランジスタ回路のコレクタ端子にコレクタフィンガが、トランジスタ回路のエミッタ端子にエミッタフィンガが、それぞれ接続されたトランジスタと、
    トランジスタ回路のベース端子と前記トランジスタのＮ個のベースフィンガとの間にそれぞれ接続されたＮ個のベースバラスト抵抗と、
    前記Ｎ個のベースバラスト抵抗のそれぞれと並列に接続されたＮ個の直列共振回路とを備えることを特徴とする、トランジスタ回路。
  3. 前記直列共振回路が、インダクタと容量とを直列接続した構成であることを特徴とする、請求項１又は２に記載のトランジスタ回路。
  4. 前記直列共振回路が、マイクロストリップ線路又はストリップ線路のいずれかと容量とを直列接続した構成であることを特徴とする、請求項１又は２に記載のトランジスタ回路。
  5. 前記インダクタは、２つ以上の前記トランジスタセルで共用されることを特徴とする、請求項３に記載のトランジスタ回路。
  6. 前記マイクロストリップ線路及びストリップ線路は、２つ以上の前記トランジスタセルで共用されることを特徴とする、請求項４に記載のトランジスタ回路。
  7. 少なくとも前記ベースバラスト抵抗及び前記容量が半導体基板上に集積されていることを特徴とする、請求項３〜６のいずれかに記載のトランジスタ回路。

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