KR101104437B1 - 반도체 장치 - Google Patents

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KR101104437B1
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Abstract

제1 능동 소자 FET1과, 제1 능동 소자 FET1에 병렬 접속되는 제2 능동 소자 FET2와, 제1 능동 소자 FET1의 게이트 G1과 제2 능동 소자 FET2의 게이트 G2 사이에 접속되고, 게이트 바이패스 저항 Rg0, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로 이루어지는 제1 안정화 회로(120)를 구비하고, 제1 안정화 회로(120)의 공진 주파수는 오드 모드 공진 주파수와 동일한 반도체 장치(1)이다. 오드 모드 발진을 억제하고, 또한 건 발진에 수반하는 부성 저항을 억제하여, 안정적이고 또한 고효율의 전력 증폭을 얻기 위한 안정화 회로를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은 일본 특허 출원 제2009-174003호(2009년 7월 27일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치에 관한 것으로, 특히 오드 모드 발진을 억제하고, 또한 건 발진에 수반하는 부성 저항을 억제하여, 안정적이고 또한 고효율의 전력 증폭을 얻기 위한 반도체 장치에 관한 것이다.
GaAsMESFET(Gallium Arsenide Metal Semiconductor Field Effect Transistor), GaAspHEMT(Gallium Arsenide p channel High Electron Mobility Transistor), InPHEMT(Indium Phosphide High Electron Mobility Transistor) 등의 III-V족 화합물 반도체를 적용하는 트랜지스터 및 증폭 회로는 건 발진(Gunn Oscillation)으로서 알려져 있는 드레인측 출력에 나타나는 부성 저항에 기초하는 고주파 발진의 영향을 받는 경우가 있다. 이러한 건 발진은, 마이크로파 및 밀리미터파 발진원으로서 적용 가능하지만, 전력 증폭기의 안정적이고 또한 고효율의 동작에 있어서는 바람직하지 않은 현상이다.
또한, 이러한 단일 FET를 사용하여 증폭기로서 동작시키는 경우에는, 넓은 주파수 범위에 걸쳐서, 발진하는 일도 없어, 안정된 동작이 기대된다. 그러나, 단일 FET를 사용하는 증폭기에서는, 출력 파워에 한계가 존재한다. 증폭기의 파워 레벨을 증대시키기 위해, 2개 이상의 FET를 병렬로 접속하는 증폭기가 존재한다.
이와 같이, 병렬 접속된 증폭기에 있어서는, 각 개별의 FET는 전체의 출력 파워의 일부분을 담당할 뿐이므로, 각각의 FET를 손상시키지 않고, 합성 출력 파워를 증대시킬 수 있다.
이러한 단일 FET에 비해, 합성 출력 파워를 증대시킬 수 있다는 이점에도 불구하고, 병렬 접속된 FET 증폭기는 소위 "병렬 FET 발진", 혹은 "오드 모드 발진"이라 불리는 증폭기를 불안정하게 하는 현상이 존재한다. 이러한 바람직하지 않은 발진 현상은 FET의 내부 기생 용량과 FET를 접속하기 위한 회로 내의 배선 인덕터에 의해 형성되는 자기 공진 회로에 의해 발생된다. 이러한 공진 현상에 의해 발생되는 오드 모드 발진 전류에 의해 FET는 파괴되기 쉽다.
이러한 바람직하지 않은 오드 모드 발진을 억제하기 위해, 통상의 병렬화 FET 증폭기에 있어서는, 병렬화 FET의 게이트 전류를 저감화시키기 위해 게이트에 직렬 저항을 접속하고 있다. 그러나, 게이트에 직렬 저항을 접속하면, 증폭되어야 할 입력 신호도 저감화되어 버리는 문제점이 있다. 따라서, 병렬화 FET 증폭기에 있어서, 증폭되어야 할 입력 신호를 저감시키지 않고, 오드 모드 발진을 억제할 필요가 있다.
이러한 바람직하지 않은 오드 모드 발진을 억제하기 위해, 통상의 병렬화 FET 증폭기에 있어서, 병렬화 FET의 게이트 사이에 바이패스 저항을 접속하는 예가 개시되어 있다(예를 들어, 특허 문헌 1 참조).
미국 특허 제5,694,085호 명세서
오드 모드 발진을 억제하기 위해, 통상의 병렬화 FET 증폭기에 있어서, 드레인 사이에 바이패스 저항 Rd0을 접속하는 예를 도 1에 도시한다. 또한, 오드 모드 발진을 억제하기 위해, 통상의 병렬화 FET 증폭기에 있어서, 게이트 사이에 게이트 바이패스 저항 Rg0을 접속하고, 또한 드레인 사이에 드레인 바이패스 저항 Rd0을 접속하는 예를 도 2에 도시한다. 도 1 및 도 2에 있어서, FET1의 게이트, 드레인 및 소스는 각각 G1, D1 및 S1로 나타내어지고, FET2의 게이트, 드레인 및 소스는 각각 G2, D2 및 S2로 나타내어진다. 도 1 및 도 2에 있어서, 소스 S1 및 S2는 접지되어 있다.
FET1 및 FET2를 병렬화하는 경우, 도 1에 도시한 바와 같이 FET1의 게이트 G1과 FET2의 게이트 G2를 접속하기 위해, 입력 단자 Pi와 게이트 G1 사이 및 입력 단자 Pi와 게이트 G2 사이에는, 게이트 배선에 수반하는 인덕터 Lg가 존재한다.
마찬가지로, FET1 및 FET2를 병렬화하는 경우, 도 1에 도시한 바와 같이 FET1의 드레인 D1과 FET2의 드레인 D2를 접속하기 위해, 출력 단자 Po와 드레인 D1 사이 및 출력 단자 Po와 드레인 D2 사이에는, 드레인 배선에 수반하는 인덕터 Ld2가 존재한다. 또한, 도 1에 도시한 바와 같이 FET1의 드레인 D1과 FET2의 드레인 D2 사이에 바이패스 저항 Rd0을 접속하기 위해, 드레인 배선에 수반하는 인덕터 Ld1이 존재한다.
마찬가지로, FET1 및 FET2를 병렬화하는 경우, 도 2에 도시한 바와 같이 FET1의 게이트 G1과 FET2의 게이트 G2를 접속하기 위해, 입력 단자 Pi와 게이트 G1 사이 및 입력 단자 Pi와 게이트 G2 사이에는, 게이트 배선에 수반하는 인덕터 Lg2가 존재한다. 또한, 도 2에 도시한 바와 같이, FET1의 게이트 G1과 FET2의 게이트 G2 사이에 바이패스 저항 Rg0을 접속하기 위해, 게이트 배선에 수반하는 인덕터 Lg1이 존재한다.
마찬가지로, FET1 및 FET2를 병렬화하는 경우, 도 2에 도시한 바와 같이 FET1의 드레인 D1과 FET2의 드레인 D2를 접속하기 위해, 출력 단자 Po와 드레인 D1 사이 및 출력 단자 Po와 드레인 D2 사이에는, 드레인 배선에 수반하는 인덕터 Ld2가 존재한다. 또한, 도 2에 도시한 바와 같이, FET1의 드레인 D1과 FET2의 드레인 D2 사이에 바이패스 저항 Rd0을 접속하기 위해, 드레인 배선에 수반하는 인덕터 Ld1이 존재한다.
일반적으로, 각 개별 FET에는 소자 편차가 존재하고, 각 개별 FET의 게이트 전위간, 드레인 전위간에는 전위의 편차가 발생하고 있다. 따라서, 병렬화 FET의 게이트 사이, 드레인 사이에 바이패스 저항을 접속해도, 각 개별 FET의 게이트 전위, 드레인 전위에 존재하는 전위 변동을 해소하는 것은 어렵다. 또한, 이와 같은 소자 편차를 갖는 병렬화 FET를 사용하여 전력 증폭을 행하면, 전위 변동에 수반하여, 입력 주파수에 대해 전력 합성률이 영향을 받기 쉽다.
또한, 병렬화 FET의 게이트 사이, 드레인 사이에 바이패스 저항과 바이패스 인덕터로 이루어지는 병렬 회로를 접속한 경우, 증폭하고자 하는 입력 주파수에 있어서 손실이 커진다.
상기 목적을 달성하기 위한 본 발명의 일 형태에 따르면, 제1 능동 소자와, 상기 제1 능동 소자에 병렬 접속되는 제2 능동 소자와, 상기 제1 능동 소자의 게이트와 상기 제2 능동 소자의 게이트 사이에 접속되고, 게이트 바이패스 저항, 게이트 바이패스 캐패시터, 및 게이트 바이패스 인덕터의 병렬 회로로 이루어지는 제1 안정화 회로를 포함하고, 상기 제1 안정화 회로의 공진 주파수는 오드 모드 공진 주파수와 동일한 반도체 장치가 제공된다.
본 발명의 다른 형태에 따르면, 서로 병렬 접속되고, 각각 고주파 부성 저항 발진에 수반하는 부성 저항을 갖는 제1 능동 소자 및 제2 능동 소자와, 상기 제1 능동 소자의 게이트와 상기 제2 능동 소자의 게이트 사이에 접속되고, 게이트 바이패스 저항, 게이트 바이패스 캐패시터, 및 게이트 바이패스 인덕터의 병렬 회로로 이루어지는 제1 안정화 회로와, 상기 제1 능동 소자의 드레인과 상기 제2 능동 소자의 드레인 사이에 접속되고, 드레인 바이패스 저항, 드레인 바이패스 캐패시터, 및 드레인 바이패스 인덕터의 병렬 회로로 이루어지는 제2 안정화 회로를 포함하고, 상기 제1 안정화 회로의 공진 주파수는 오드 모드 공진 주파수와 동일하고, 상기 제2 안정화 회로의 공진 주파수는 고주파 부성 저항 발진 주파수와 동일한 반도체 장치가 제공된다.
본 발명의 다른 형태에 따르면, 서로 병렬 접속되고, 각각 고주파 부성 저항 발진에 수반하는 부성 저항을 갖는 복수의 능동 소자와, 상기 능동 소자의 인접하는 게이트 사이에 접속되고, 게이트 바이패스 저항, 게이트 바이패스 캐패시터, 및 게이트 바이패스 인덕터의 병렬 회로로 이루어지는 제1 안정화 회로와, 상기 능동 소자의 인접하는 드레인 사이에 접속되고, 드레인 바이패스 저항, 드레인 바이패스 캐패시터, 및 드레인 바이패스 인덕터의 병렬 회로로 이루어지는 제2 안정화 회로를 포함하고, 상기 제1 안정화 회로의 공진 주파수는 오드 모드 공진 주파수와 동일하고, 상기 제2 안정화 회로의 공진 주파수는 고주파 부성 저항 발진 주파수와 동일한 반도체 장치가 제공된다.
본 발명에 따르면, 오드 모드 발진을 억제하고, 또한 건 발진에 수반하는 부성 저항을 억제하여, 안정적이고 또한 고효율의 전력 증폭을 얻기 위한 반도체 장치를 제공할 수 있다.
도 1은 종래의 반도체 장치의 모식적 회로 구성이며, 병렬화 FET의 드레인 사이에 드레인 바이패스 저항 Rd0을 접속하는 회로예.
도 2는 종래의 도체 장치의 모식적 회로 구성이며, 병렬화 FET의 게이트 사이에 게이트 바이패스 저항 Rg0을 접속하고, 드레인 사이에 드레인 바이패스 저항 Rd0을 접속하는 회로예.
도 3은 본 발명의 제1 실시 형태에 관한 반도체 장치의 모식적 회로 구성도.
도 4는 본 발명의 제1 실시 형태에 관한 반도체 장치에 적용하는 안정화 회로의 모식적 평면 패턴 구성도.
도 5는 본 발명의 제1 실시 형태에 관한 반도체 장치에 적용하는 FET의 모식적 평면 패턴 구성도.
도 6은 본 발명의 제1 실시 형태에 관한 반도체 장치에 적용하는 안정화 회로의 다른 모식적 평면 패턴 구성도.
도 7은 본 발명의 제1 실시 형태에 관한 반도체 장치에 적용하는 안정화 회로의 인터디지털 캐패시터의 구성을 나타내는 모식적 조감도.
도 8은 본 발명의 제1 실시 형태에 관한 반도체 장치에 적용하는 안정화 회로의 저항의 구성을 나타내는 모식적 단면 구조도.
도 9는 본 발명의 제1 실시 형태에 관한 반도체 장치에 적용하는 안정화 회로의 MIM 캐패시터의 구성을 나타내는 모식적 단면 구조도.
도 10은 본 발명의 제2 실시 형태에 관한 반도체 장치의 모식적 회로 구성도.
도 11은 본 발명의 제2 실시 형태에 관한 반도체 장치의 시뮬레이션 결과.
도 12는 본 발명의 제3 실시 형태에 관한 반도체 장치의 모식적 회로 구성도.
도 13은 본 발명의 제3 실시 형태의 변형예에 관한 반도체 장치의 모식적 회로 블록 구성도.
도 14는 본 발명의 제3 실시 형태의 변형예에 관한 반도체 장치에 있어서, 제1 단의 증폭기 A1의 모식적 회로 구성도.
도 15는 본 발명의 제3 실시 형태의 변형예에 관한 반도체 장치에 있어서, 제2 단의 증폭기 A2의 모식적 회로 구성도.
도 16은 본 발명의 제3 실시 형태의 변형예에 관한 반도체 장치에 있어서, 제3 단의 증폭기 A3의 모식적 회로 구성도.
다음에, 도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하에 있어서, 동일한 요소에는 동일 부호를 부여하여 설명의 중복을 피하고, 설명을 간략하게 한다. 도면은 모식적인 것으로, 현실의 것과는 다른 것에 유의해야 한다. 또한, 도면 상호간에 있어서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
이하에 나타내는 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 본 발명의 실시 형태는 각 구성 부품의 배치 등을 하기의 것에 특정하는 것은 아니다. 본 발명의 실시 형태는, 특허청구범위에 있어서 다양한 변경을 가할 수 있다.
[제1 실시 형태]
본 발명의 제1 실시 형태에 관한 반도체 장치(1)의 모식적 회로 구성은, 도 3에 도시한 바와 같이 제1 능동 소자(151)와, 제1 능동 소자(151)에 병렬 접속되는 제2 능동 소자(152)와, 제1 능동 소자(151)의 게이트 G1과 제2 능동 소자(152)의 게이트 G2 사이에 접속되고, 게이트 바이패스 저항 Rg0, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로 이루어지는 제1 안정화 회로(120)를 구비한다. 제1 안정화 회로(120)의 공진 주파수는 오드 모드 공진 주파수와 동일하다.
게이트 바이패스 캐패시터 Cg0은 게이트 바이패스 인덕터 Lg0에 인접하여 배치되어 있다.
또한, 게이트 바이패스 캐패시터 Cg0은 게이트 바이패스 저항 Rg0에 인접하여 배치되어 있다.
도 3에 있어서, 제1 능동 소자(151)의 게이트, 드레인 및 소스는 각각 G1, D1 및 S1로 나타내어지고, 제2 능동 소자(152)의 게이트, 드레인 및 소스는 각각G2, D2 및 S2로 나타내어진다. 도 3에 있어서, 소스 S1 및 S2는 접지되어 있다.
제1 능동 소자(151) 및 제2 능동 소자(152)를 병렬화하는 경우, 도 3에 도시한 바와 같이 게이트 G1과 게이트 G2를 접속하기 위해, 입력 단자 Pi와 게이트 G1 사이 및 입력 단자 Pi와 게이트 G2 사이에는 게이트 배선에 수반하는 인덕터 Lg2가 존재한다. 또한, 도 3에 도시한 바와 같이, 게이트 G1과 게이트 G2 사이에 제1 안정화 회로(120)를 접속하기 위해 게이트 배선에 수반하는 인덕터 Lg1이 존재한다.
마찬가지로, 제1 능동 소자(151) 및 제2 능동 소자(152)를 병렬화하는 경우, 도 3에 도시한 바와 같이 드레인 D1과 드레인 D2를 접속하기 위해, 출력 단자 Po와 드레인 D1 사이 및 출력 단자 Po와 드레인 D2 사이에는, 드레인 배선에 수반하는 인덕터 Ld2가 존재한다. 또한, 도 3에 도시한 바와 같이 드레인 D1과 드레인 D2 사이에 바이패스 저항 Rd0을 접속하기 위해, 드레인 배선에 수반하는 인덕터 Ld1이 존재한다.
(오드 모드 발진)
도 3에 있어서, 오드 모드 발진시의 전류 루프는 2개 존재한다. 하나는, 드레인측의 전류 루프이며, 제1 능동 소자(151)의 드레인 D1로부터 소스 S1로 전류가 도통하고, 동시에 제2 능동 소자(152)의 소스 S2로부터 드레인 D2로 전류가 도통한다. 혹은, 제1 능동 소자(151)의 소스 S1로부터 드레인 D1로 전류가 도통하고, 동시에 제2 능동 소자(152)의 드레인 D2로부터 소스 S2로 전류가 도통한다. 다른 하나는, 게이트측의 전류 루프이며, 제1 능동 소자(151)의 게이트 G1로부터 소스 S1로 전류가 도통하고, 동시에 제2 능동 소자(152)의 소스 S2로부터 게이트 G2로 전류가 도통한다. 혹은, 제1 능동 소자(151)의 소스 S1로부터 게이트 G1로 전류가 도통하고, 동시에 제2 능동 소자(152)의 게이트 G2로부터 소스 S2로 전류가 도통한다. 이와 같은 오드 모드 발진은 드레인측 전류 루프, 혹은 게이트측 전류 루프에 있어서, 제1 능동 소자(151) 및 제2 능동 소자(152)의 내부 기생 용량과 제1 능동 소자(151) 및 제2 능동 소자(152)를 접속하기 위한 회로 내의 배선 인덕터에 의해 형성되는 자기 공진 회로에 의해 일어나게 된다.
(안정화 회로)
제1 실시 형태에 관한 반도체 장치(1)에 적용하는 제1 안정화 회로(120)는, 도 3에 도시한 바와 같이 제1 능동 소자(151)의 게이트 G1과 제2 능동 소자(152)의 게이트 G2 사이에 접속되고, 게이트 바이패스 저항 R0, 게이트 바이패스 캐패시터Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로 이루어진다. 제1 안정화 회로(120)의 공진 주파수는 오드 모드 공진 주파수와 동일하다. 즉, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로부터 결정되는 공진 주파수는 오드 모드 공진 주파수와 동일하다. 제1 실시 형태에 관한 반도체 장치(1)가 오드 모드 공진 상태에 있는 경우에는, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로에서 결정되는 리액턴스 성분은 무한대 ∞의 저항치를 가지므로, 제1 안정화 회로(120)의 임피던스는 게이트 바이패스 저항 Rg0과 동일해지고, 오드 모드 공진을 정지할 수 있다.
게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0으로 이루어지는 병렬 회로는, DC로부터 입력 동작 주파수의 범위 내에서는 단락 상태로 되므로, 제1 능동 소자(151)와 제2 능동 소자(152)에 소자 편차가 존재해도 게이트 G1 및 게이트 G2의 전위는 동전위로 할 수 있다.
따라서, 제1 능동 소자(151)와 제2 능동 소자(152)의 게이트 전위를 동전위로 할 수 있으므로, 소자 편차가 존재해도 전력 합성률의 영향을 억제하여, 안정적이고 또한 고효율의 전력 증폭을 얻을 수 있다.
여기서, 제1 능동 소자(151) 및 제2 능동 소자(152)는 FET, HEMT, 건 다이오드(Gunn Diode), 임팻 다이오드(IMPATT Diode), 턴넷 다이오드(TUNNETT Diode) 중 어느 하나로 구성되어 있어도 된다.
더욱 구체적으로는, 제1 능동 소자(151) 및 제2 능동 소자(152)는 GaAsMESFET, GaAsHEMT, InPHEMT 등으로 구성되어 있어도 된다.
제1 실시 형태에 관한 반도체 장치(1)에 적용하는 제1 안정화 회로(120)에 따르면, 오드 모드 발진을 억제하여, 안정적이고 또한 고효율의 전력 증폭을 얻기 위한 반도체 장치를 제공할 수 있다.
(평면 패턴 구성)
제1 실시 형태에 관한 반도체 장치(1)에 적용하는 안정화 회로(120)의 모식적 평면 패턴 구성은, 도 4에 도시한 바와 같이 도 3에 도시하는 제1 능동 소자(151)의 게이트 G1과 제2 능동 소자(152)의 게이트 G2 사이에 있어서, 박막 저항 등으로 형성된 게이트 바이패스 저항 Rg0과, 게이트 바이패스 저항 Rg0에 병렬로 접속된 게이트 바이패스 인덕터 Lg0과, 또한 이들 RL 회로에 병렬로 접속되고, 게이트 바이패스 저항 Rg0의 상부에 형성된 게이트 바이패스 캐패시터 Cg0을 갖는다.
게이트 바이패스 캐패시터 Cg0은, 도 4에 도시한 바와 같이 게이트 바이패스 인덕터 Lg0에 인접하여 배치되어 있어도 된다.
또한, 게이트 바이패스 캐패시터 Cg0은, 도 4에 도시한 바와 같이 게이트 바이패스 저항 Rg0의 상부에 적층화되어 배치되어 있어도 된다. 혹은 또한, 게이트 바이패스 캐패시터 Cg0은 게이트 바이패스 저항 Rg0의 하부에 적층되어 배치되어 있어도 된다.
혹은 또한, 게이트 바이패스 캐패시터 Cg0은, 도 4에 도시한 바와 같이 제1 금속층(34)과, 제1 금속층(34)에 인접하여 배치된 제2 금속층(36)으로 이루어지는 인터디지털 캐패시터 구조를 구비하고 있어도 된다.
게이트 바이패스 인덕터 Lg0은 전극 배선에 의해 형성되어 있어도 된다.
(능동 소자의 구성)
제1 실시 형태에 관한 반도체 장치(1)에 적용하는 능동 소자(150)의 모식적 평면 패턴 구성예는, 도 5에 도시한 바와 같이 기판(10)과, 기판(10) 상에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(10) 상에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어 형성한 게이트 단자 전극 G1, G2,…, G4, 소스 단자 전극 S1, S2,…, S5 및 드레인 단자 전극 D와, 소스 단자 전극 S1, S2,…, S5에 접속된 VIA 홀 SC1, SC2,…, SC5를 구비한다.
기판(10) 상에 있어서, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)이 복수의 핑거를 갖고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 묶어 단자용 전극을 형성한다. 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)이 복수의 핑거 형상을 갖는 부분은, 도 5에 도시한 바와 같이 활성 영역 AA를 형성한다.
도 5의 예에서는, 한쪽 단부에 게이트 단자 전극 G1, G2,…, G4, 소스 단자 전극 S1, S2,…, S5가 배치되고, 다른 쪽 단부에 드레인 단자 전극 D가 배치된다.
기판(10)의 표면 근방에 있어서, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 활성 영역 AA가 형성된다.
도 5의 예에서는, 활성 영역 AA 근방의 소스 단자 전극 S1, S2,…, S5에 있어서, 기판(10)의 이면으로부터 VIA 홀 SC1, SC2,…, SC5가 형성되고, 기판(10)의 이면에는 접지 도체가 형성되어 있다. 그리고, 회로 소자를 접지하는 경우, 기판(10)을 관통하는 VIA 홀 SCI, SC2,…, SC5를 통해 기판(10) 상에 설치한 회로 소자와 기판(10)의 이면에 형성한 접지 도체가 전기적으로 접속된다.
또한, 기판(10)은 SiC 기판, GaAs 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, Si 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/AlGaN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판 상에 GaN 에피택셜층을 형성한 기판, 사파이어 기판 혹은 다이아몬드 기판, 반절연성 기판 중 어느 하나를 구비하고 있어도 된다.
제1 실시 형태에 관한 반도체 장치(1)에 있어서는, 예를 들어 도 5에 도시한 바와 같은 능동 소자(150)를 각각 제1 능동 소자(151) 및 제2 능동 소자(152)로서 병렬로 배치하고, 게이트 바이패스 저항 Rg0, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로 이루어지는 제1 안정화 회로(120)를 게이트 G1 및 게이트 G2 사이에 접속하고 있다.
(안정화 회로의 다른 모식적 평면 패턴 구성)
제1 실시 형태에 관한 반도체 장치(1)에 적용하는 제1 안정화 회로(120)의 다른 모식적 평면 패턴 구성은, 도 6에 도시한 바와 같이 박막 저항 등으로 형성된 저항 Rg0과, 저항 Rg0에 병렬로 접속된 인덕터 Lg0과, 또한 이들 RL 회로에 병렬로 접속되고, 저항 Rg0에 인접하여 배치된 캐패시터 Cg0을 갖는다.
캐패시터 Cg0은, 도 6에 도시한 바와 같이 제1 금속층(34)과, 제1 금속층(34)에 인접하여 배치된 제2 금속층(36)으로 이루어지는 인터디지털 캐패시터 구조를 포함하고 있다.
인덕터 Lg0은 전극 배선에 의해 형성되어 있어도 된다.
(인터디지털 캐패시터의 구조예)
제1 실시 형태에 관한 반도체 장치(1)에 적용하는 제1 안정화 회로(120)의 인터디지털 캐패시터의 구조는, 예를 들어 도 7에 도시한 바와 같이 기판(10)과, 기판 상에 배치된 절연층(32)과, 절연층(32) 상에 배치된 제1 금속층(34)과, 제1 금속층(34)에 인접하여 절연층(32) 상에 배치된 제2 금속층(36)으로 이루어진다. 제1 금속층(34) 및 제2 금속층(36)은, 예를 들어 알루미늄(Al)으로 형성되고, 절연층(32)은 예를 들어 실리콘 질화막, 실리콘 산화막, 실리콘산 질화막 등으로 형성되어 있다. 또한, 제1 금속층(34)과 제2 금속층(36) 사이는 공극이어도 되고, 혹은 SiO2 등의 절연층이 충전되어 있어도 된다.
(바이패스 저항의 구조예)
제1 실시 형태에 관한 반도체 장치에 적용하는 제1 안정화 회로(120)의 바이패스 저항의 구성을 나타내는 모식적 단면 구조는, 도 8에 도시한 바와 같이 기판(10)과, 기판(10) 상에 배치된 저항막(18)과, 기판(10) 상에 배치된 질화막 등으로 형성된 절연막(12)과, 절연막(12) 상에 배치되고, 저항막(18)과 각각 콘택트를 취하기 위한 금속 콘택트층(14a 및 14b)과, 금속 콘택트층(14a 및 14b)에 각각 접속된 금속층(16a 및 16b)을 구비한다. 절연막(12)은, 예를 들어 실리콘 질화막, 실리콘 산화막, 실리콘산 질화막 등으로 형성되어 있다. 금속 콘택트층(14a 및 14b)은, 예를 들어 폴리실리콘층으로 형성되고, 금속층(16a 및 16b)은 예를 들어 Al로 형성되어 있다.
(MIM 캐패시터의 구조예)
제1 실시 형태에 관한 반도체 장치(1)에 적용하는 제1 안정화 회로(120)의 게이트 바이패스 캐패시터 Cg0은 제3 금속층(40)과, 상기 제3 금속층(40) 상에 배치된 절연층(32)과, 절연층(32) 상에 배치된 금속 콘택트층(14)으로 이루어지는 MIM 캐패시터 구조를 갖는다.
제1 실시 형태에 관한 반도체 장치(1)에 적용하는 제1 안정화 회로(120)의 MIM 캐패시터의 구성은, 도 9에 도시한 바와 같이 기판(10)과, 기판(10) 상에 배치된 제3 금속층(40)과, 기판(10) 및 제3 금속층(40) 상에 배치된 절연층(32)과, 절연층(32) 상에 배치된 금속 콘택트층(14)과, 금속 콘택트층(14) 상에 배치된 금속층(16)을 구비한다. MIM 캐패시터 구조는 제3 금속층(40)/절연층(32)/금속 콘택트층(14) 및 금속층(16)으로 형성되어 있다.
제1 실시 형태에 따르면, 오드 모드 발진을 억제하여 안정적이고 또한 고효율의 전력 증폭을 얻기 위한 반도체 장치를 제공할 수 있다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 관한 반도체 장치의 모식적 회로 구성은, 도 10에 도시한 바와 같이 서로 병렬 접속되고, 각각 고주파 부성 저항 발진에 수반하는 부성 저항을 갖는 제1 능동 소자(151) 및 제2 능동 소자(152)와, 제1 능동 소자(151)의 드레인 D1과 제2 능동 소자(152)의 드레인 D2 사이에 접속되고, 드레인 바이패스 저항 Rd0, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로로 이루어지는 제2 안정화 회로(140)를 구비한다. 제2 안정화 회로(140)의 공진 주파수는 고주파 부성 저항 발진 주파수와 동일하다.
제2 안정화 회로(140)는 부성 저항을 캔슬한다.
고주파 부성 저항 발진은, 예를 들어 건 발진이다.
드레인 바이패스 캐패시터 Cd0은 드레인 바이패스 인덕터 Ld0에 인접하여 배치되어 있다.
또한, 드레인 바이패스 캐패시터 Cd0은 드레인 바이패스 저항 Rd0에 인접하여 배치되어 있다.
도 10에 있어서, 제1 능동 소자(151)의 게이트, 드레인 및 소스는 각각 G1, D1 및 S1로 나타내어지고, 제2 능동 소자(152)의 게이트, 드레인 및 소스는 각각 G2, D2 및 S2로 나타내어진다. 도 3에 있어서, 소스 S1 및 S2는 접지되어 있다.
제1 능동 소자(151) 및 제2 능동 소자(152)를 병렬화하는 경우, 도 10에 도시한 바와 같이 게이트 G1과 게이트 G2를 접속하기 위해, 입력 단자 Pi와 게이트 G1 사이 및 입력 단자 Pi와 게이트 G2 사이에는 게이트 배선에 수반하는 인덕터 Lg2가 존재한다.
마찬가지로, 제1 능동 소자(151) 및 제2 능동 소자(152)를 병렬화하는 경우, 도 3에 도시한 바와 같이 드레인 D1과 드레인 D2를 접속하기 위해, 출력 단자 Po와 드레인 D1 사이 및 출력 단자 Po와 드레인 D2 사이에는 드레인 배선에 수반하는 인덕터 Ld2가 존재한다. 또한, 도 3에 도시한 바와 같이, 드레인 D1과 드레인 D2 사이에 제2 안정화 회로(140)를 접속하기 위해 드레인 배선에 수반하는 인덕터 Ld1이 존재한다.
(안정화 회로)
제2 실시 형태에 관한 반도체 장치(1)에 적용하는 제2 안정화 회로(140)는, 도 10에 도시한 바와 같이 제1 능동 소자(151)의 드레인 D1과 제2 능동 소자(152)의 드레인 D2 사이에 접속되고, 드레인 바이패스 저항 Rd0, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로로 이루어진다. 제2 안정화 회로(140)의 공진 주파수는 고주파 부성 저항 발진의 발진 주파수와 동일하다. 즉, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로로부터 결정되는 공진 주파수는 고주파 부성 저항 발진의 발진 주파수와 동일하다. 제2 실시 형태에 관한 반도체 장치(1)가 고주파 부성 저항 발진 상태에 있는 경우에는, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로에서 결정되는 리액턴스 성분은 무한대 ∞의 저항치를 가지므로, 제2 안정화 회로(140)의 임피던스는 드레인 바이패스 저항 Rd0과 동일해진다. 이 드레인 바이패스 저항 Rd0의 저항치를 부성 저항의 값과 동일하게 함으로써, 제2 안정화 회로(140)는 부성 저항을 캔슬할 수 있다.
여기서, 고주파 부성 저항 발진은, 예를 들어 건 발진이다.
(시뮬레이션 결과)
제2 실시 형태에 관한 반도체 장치의 시뮬레이션 결과는, 도 11에 도시한 바와 같이 나타내어진다. 종축은 S 파라미터 S(1, 1)(dB), 및 S(2, 1)(dB)를 나타내고, 횡축은 주파수 f(GHz)를 나타낸다. 입력 주파수는 10(GHz), 건 발진 주파수는 70(GHz), 드레인 바이패스 캐패시터 Cd0은 0.14(pF), 드레인 바이패스 인덕터 Ld0은 0.05(nH)이며, 제2 안정화 회로(140)의 공진 주파수는 70(GHz)이다.
시뮬레이션에 의해, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0에서 결정되는 LC 소자는 오드 모드의 주파수에서 공진하면, DC로부터 입력 주파수까지 단락(Short)이 된다. 건 발진 주파수가 입력 주파수에 비해 충분히 높은 경우에는, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0에서 결정되는 LC 소자는 개방(Open)이 된다. 결과적으로, 드레인 바이패스 저항 Rd0에 의해 건 발진의 발진 주파수에 있어서의 부성 저항을 제거하여 건 발진을 억제할 수 있다.
건 발진의 발진 주파수에서 공진하는 LC 병렬 회로에 의해, 무한대의 리액턴스를 제공할 수 있으므로, 제2 안정화 회로(140)는 정(+)의 저항치를 부여하는 것이 가능해진다. 이에 의해, 제2 실시 형태에 관한 반도체 장치(1)에 적용하는 안정화 회로(140)는 건 발진의 발진 주파수에 있어서의 부성 저항을 제거하여 건 발진을 억제할 수 있다.
여기서, 제1 능동 소자(151) 및 제2 능동 소자(152)는 FET, HEMT, 건 다이오드(Gunn Diode), 임팻 다이오드(IMPATT Diode), 턴넷 다이오드(TUNNETT Diode) 중 어느 하나로 구성되어 있어도 된다.
더욱 구체적으로는, 제1 능동 소자(151) 및 제2 능동 소자(152)는 GaAsMESFET, GaAsHEMT, InPHEMT 등으로 구성되어 있어도 된다.
제2 실시 형태에 관한 반도체 장치(1)에 적용하는 제2 안정화 회로(120)에 따르면, 고주파 부성 저항 발진에 수반하는 부성 저항을 억제하여 안정적이고 또한 고효율의 전력 증폭을 얻기 위한 반도체 장치를 제공할 수 있다.
제2 실시 형태에 관한 반도체 장치(1)에 적용하는 안정화 회로(140)의 모식적 평면 패턴 구성은, 도 4와 마찬가지로 나타내어지므로, 중복 설명은 생략한다.
드레인 바이패스 캐패시터 Cd0은, 도 4와 마찬가지로 드레인 바이패스 인덕터 Ld0에 인접하여 배치되어 있어도 된다.
또한, 드레인 바이패스 캐패시터 Cd0은, 도 4와 마찬가지로 드레인 바이패스 저항 Rd0의 상부에 적층화되어 배치되어 있어도 된다. 혹은 또한, 드레인 바이패스 캐패시터 Cd0은 드레인 바이패스 저항 Rd0의 하부에 적층되어 배치되어 있어도 된다.
혹은 또한, 드레인 바이패스 캐패시터 Cd0은, 도 4와 마찬가지로 제1 금속층(34)과, 제1 금속층(34)에 인접하여 배치된 제2 금속층(36)으로 이루어지는 인터디지털 캐패시터 구조를 포함하고 있어도 된다.
드레인 바이패스 인덕터 Ld0은 전극 배선에 의해 형성되어 있어도 된다.
제2 실시 형태에 관한 반도체 장치(1)에 적용하는 능동 소자의 모식적 평면 패턴 구성예는, 도 5와 마찬가지로 나타내어지므로, 중복 설명은 생략한다.
제2 실시 형태에 관한 반도체 장치(1)에 적용하는 제2 안정화 회로(140)의 다른 모식적 평면 패턴 구성은, 도 6과 마찬가지로 나타내어지므로 중복 설명은 생략한다.
제2 실시 형태에 관한 반도체 장치(1)에 적용하는 제2 안정화 회로(140)의 인터디지털 캐패시터의 구조는, 도 7과 마찬가지로 나타내어지므로, 중복 설명은 생략한다.
제2 실시 형태에 관한 반도체 장치(1)에 적용하는 제2 안정화 회로(140)의 바이패스 저항의 구성을 나타내는 모식적 단면 구조는, 도 8과 마찬가지로 나타내어지므로, 중복 설명은 생략한다.
제2 실시 형태에 관한 반도체 장치(1)에 적용하는 제2 안정화 회로(140)의 MIM 캐패시터의 구성은, 도 9와 마찬가지로 나타내어지므로, 중복 설명은 생략한다.
제2 실시 형태에 따르면, 건 발진에 수반하는 부성 저항을 억제하여 안정적이고 또한 고효율의 전력 증폭을 얻기 위한 반도체 장치를 제공할 수 있다.
[제3 실시 형태]
본 발명의 제3 실시 형태에 관한 반도체 장치(1)의 모식적 회로 구성은, 도 12에 도시한 바와 같이 서로 병렬 접속되고, 각각 고주파 부성 저항 발진에 수반하는 부성 저항을 갖는 제1 능동 소자(151) 및 제2 능동 소자(152)와, 제1 능동 소자(151)의 게이트 G1과 제2 능동 소자(152)의 게이트 G2 사이에 접속되고, 게이트 바이패스 저항 Rg0, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로 이루어지는 제1 안정화 회로(120)와, 제1 능동 소자(151)의 드레인 D1과 제2 능동 소자(152)의 드레인 D2 사이에 접속되고, 드레인 바이패스 저항 Rd0, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로로 이루어지는 제2 안정화 회로(140)를 구비한다. 제1 안정화 회로(120)의 공진 주파수는 오드 모드 공진 주파수와 동일하고, 제2 안정화 회로(140)의 공진 주파수는 고주파 부성 저항 발진 주파수와 동일하다.
제2 안정화 회로(140)는 부성 저항을 캔슬한다.
고주파 부성 저항 발진은, 예를 들어 건 발진이다.
배선에 수반하는 기생 인덕터, 능동 소자의 모식적 평면 패턴 구성예, 제1 및 제2 안정화 회로의 평면 패턴 구성 및 안정화 동작 설명, 인터디지털 캐패시터의 구조, 바이패스 저항의 구성, MIM 캐패시터의 구성 등 제1 및 제2 실시 형태에 관한 반도체 장치와 중복되는 부분의 설명은 생략한다.
(변형예)
제3 실시 형태의 변형예에 관한 반도체 장치의 모식적 회로 구성은, 도 12에 도시하는 회로 구성을 더욱 확장한 회로 구성을 갖고, 도 13에 도시한 바와 같이 다단 접속의 구성을 갖는다. 즉, 제1 단의 증폭기 A1은, 도 14에 나타내어지는 바와 같이 입력 단자 Pi와 단자 P1 사이에 배치되고, 게이트 인덕터 Ig 및 드레인 인덕터 Id를 갖는 단일의 FET를 사용하여 나타내어진다.
제2 단의 증폭기 A2는, 도 15에 도시한 바와 같이 단자 P1과 단자 P2, P3 사이에 배치되어 서로 병렬 접속되고, 각각 고주파 부성 저항 발진에 수반하는 부성 저항을 갖는 제1 능동 소자(151) 및 제2 능동 소자(152)와, 제1 능동 소자(151)의 게이트 G1과 제2 능동 소자(152)의 게이트 G2 사이에 접속되고, 게이트 바이패스 저항 Rg0, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로 이루어지는 제1 안정화 회로(120)와, 제1 능동 소자(151)의 드레인 D1과 제2 능동 소자(152)의 드레인 D2 사이에 접속되고, 드레인 바이패스 저항 Rd0, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로로 이루어지는 제2 안정화 회로(140)를 구비한다. 제1 안정화 회로(120)의 공진 주파수는 오드 모드 공진 주파수와 동일하고, 제2 안정화 회로(140)의 공진 주파수는 고주파 부성 저항 발진 주파수와 동일하다.
제2 단의 증폭기 A2는, 도 16에 도시한 바와 같이 단자 P2, P3과 출력 단자 Po 사이에 접속되고, 서로 병렬 접속되고, 각각 고주파 부성 저항 발진에 수반하는 부성 저항을 갖는 복수의 능동 소자(151 내지 154)와, 능동 소자(151 내지 154)의 인접하는 게이트 G1 내지 G4 사이에 접속되고, 게이트 바이패스 저항 Rg0, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로 이루어지는 제1 안정화 회로(120)와, 능동 소자(151 내지 154)의 인접하는 드레인 D1 내지 D4 사이에 접속되고, 드레인 바이패스 저항 Rd0, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로로 이루어지는 제2 안정화 회로(140)를 구비한다. 제1 안정화 회로(120)의 공진 주파수는 오드 모드 공진 주파수와 동일하고, 제2 안정화 회로(140)의 공진 주파수는 고주파 부성 저항 발진 주파수와 동일한 점은 제3 실시 형태와 마찬가지이다.
증폭기로서 동작시키는 경우에는, 넓은 주파수 범위에 걸쳐서, 발진하는 일도 없어, 안정된 동작이 기대된다. 단일의 FET를 사용하는 증폭기에서는, 출력 파워에 한계가 존재하지만, 제3 실시 형태의 변형예와 같이 증폭기의 파워 레벨을 증대시키기 위해, 2단 이상의 FET를 병렬로 접속하는 증폭기의 구성에 의해, 각 개별의 FET는 전체의 출력 파워의 일부분을 담당할 뿐이므로, 각각의 FET를 손상시키지 않고, 합성 출력 파워를 증대할 수 있다.
제3 실시 형태의 변형예에 있어서는, 다단 접속 구성의 FET 증폭기에 있어서, 오드 모드 발진과 고주파 부성 저항 발진의 양쪽을 억제할 수 있으므로, 단일 FET에 비해 합성 출력 파워를 증대시킬 수 있다는 이점을 갖는다.
제3 실시 형태 및 그 변형예에 관한 반도체 장치에 있어서는, 제1 실시 형태에 있어서의 제1 안정화 회로(120)와, 제2 실시 형태에 있어서의 제2 안정화 회로(140)의 양쪽의 안정화 회로의 특징을 갖추므로, 오드 모드 발진과 고주파 부성 저항 발진의 양쪽을 억제할 수 있다.
즉, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로로부터 결정되는 공진 주파수는 오드 모드 공진 주파수와 동일하다. 제3 실시 형태의 변형예에 관한 반도체 장치가 오드 모드 공진 상태에 있는 경우에는, 게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0의 병렬 회로에서 결정되는 리액턴스 성분은, 무한대 ∞의 저항치를 갖는 점에서, 제1 안정화 회로(120)의 임피던스는 게이트 바이패스 저항 Rg0과 동일해지고, 오드 모드 공진을 정지할 수 있다.
게이트 바이패스 캐패시터 Cg0, 및 게이트 바이패스 인덕터 Lg0으로 이루어지는 병렬 회로는 DC로부터 입력 동작 주파수의 범위 내에서는 단락 상태로 되므로, 복수의 능동 소자에 소자 편차가 존재해도, 게이트의 전위는 동전위로 할 수 있으므로, 소자 편차가 존재해도 전력 합성률의 영향을 억제하여 안정적이고 또한 고효율의 전력 증폭을 얻을 수 있다.
또한, 제2 안정화 회로(140)의 공진 주파수는 고주파 부성 저항 발진의 발진 주파수와 동일하다. 즉, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로로부터 결정되는 공진 주파수는 고주파 부성 저항 발진의 발진 주파수와 동일하다. 제3 실시 형태의 변형예에 관한 반도체 장치가 고주파 부성 저항 발진 상태에 있는 경우에는, 드레인 바이패스 캐패시터 Cd0, 및 드레인 바이패스 인덕터 Ld0의 병렬 회로에서 결정되는 리액턴스 성분은 무한대 ∞의 저항치를 가지므로, 제2 안정화 회로(140)의 임피던스는 드레인 바이패스 저항 Rd0과 동일해진다. 이 드레인 바이패스 저항 Rd0의 저항치를 부성 저항의 값과 동일하게 함으로써, 제2 안정화 회로(140)는 부성 저항을 캔슬할 수 있다.
제3 실시 형태 및 그 변형예에 따르면, 오드 모드 발진을 억제하고, 또한 건 발진에 수반하는 부성 저항을 억제하여 안정적이고 또한 고효율의 전력 증폭을 얻기 위한 반도체 장치를 제공할 수 있다.
[그 밖의 실시 형태]
상기와 같이, 본 발명은 제1 내지 제3 실시 형태 및 그 변형예에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 예시적인 것이며, 본 발명을 한정하는 것이라고 이해해서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명확해질 것이다.
또한, 본 발명의 반도체 장치로서는, FET, HEMT에 한하지 않고, LDMOS(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)나 헤테로 접합 바이폴러 트랜지스터(HBT: Hetero-junction Bipolar Transistor) 등의 증폭 소자, 멤스(MEMS: Micro Electro Mechanical Systems) 소자 등도 적용할 수 있는 것은 물론이다.
이와 같이, 본 발명은 여기서는 기재하고 있지 않은 다양한 실시 형태 등을 포함한다.
본 발명의 반도체 장치는 내부 정합형 전력 증폭 소자, 전력MMIC(Monolithic Microwave Integrated Circuit), 마이크로파 전력 증폭기, 밀리미터파 전력 증폭기, 고주파 MEMS 소자 등의 폭넓은 분야에 적용 가능하다.
1; 반도체 장치
10; 기판(반도체 기판, 반절연성 기판 SI)
12, 32; 절연층
14, 14a, 14b; 금속 콘택트층
16a, 16b; 금속층
18; 저항막
20; 소스 전극
22; 드레인 전극
24; 게이트 전극
34; 제1 금속층
36; 제2 금속층
40; 제3 금속층
120; 제1 안정화 회로
140; 제2 안정화 회로
150, 151, 152, 153, 154; 능동 소자(FET)
S1, S2,…, S5; 소스 단자 전극
D; 드레인 단자 전극
G1, G2,…, G4; 게이트 단자 전극
SC1, SC2,…, SC5; VIA 홀
Rg0; 게이트 바이패스 저항
Lg0; 게이트 바이패스 인덕터
Cg0; 게이트 바이패스 캐패시터
Rd0; 드레인 바이패스 저항
Ld0; 드레인 바이패스 인덕터
Cd0; 드레인 바이패스 캐패시터

Claims (20)

  1. 제1 능동 소자와,
    상기 제1 능동 소자에 병렬 접속되는 제2 능동 소자와,
    상기 제1 능동 소자의 게이트와 상기 제2 능동 소자의 게이트 사이에 접속되고, 게이트 바이패스 저항, 게이트 바이패스 캐패시터, 및 게이트 바이패스 인덕터의 병렬 회로로 이루어지는 제1 안정화 회로를 포함하고,
    상기 제1 안정화 회로의 공진 주파수는 오드 모드 공진 주파수와 동일하고,
    상기 게이트 바이패스 캐패시터는 상기 게이트 바이패스 인덕터에 인접하여 배치되는, 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 게이트 바이패스 캐패시터는 상기 게이트 바이패스 저항에 인접하여 배치되는, 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 바이패스 캐패시터는 상기 게이트 바이패스 저항의 상부에 적층되는, 반도체 장치.
  5. 제1항에 있어서, 상기 게이트 바이패스 캐패시터는 상기 게이트 바이패스 저항의 하부에 적층되어 배치되는, 반도체 장치.
  6. 제1항에 있어서, 상기 게이트 바이패스 캐패시터는 제1 금속층과, 상기 제1 금속층에 인접하여 배치된 제2 금속층으로 이루어지는 인터디지털 캐패시터 구조를 갖는, 반도체 장치.
  7. 제1항에 있어서, 상기 게이트 바이패스 캐패시터는 제3 금속층과, 상기 제3 금속층 상에 배치된 절연층과, 상기 절연층 상에 배치된 금속 콘택트층으로 이루어지는 MIM 캐패시터 구조를 갖는, 반도체 장치.
  8. 서로 병렬 접속되고, 각각 고주파 부성 저항 발진에 수반하는 부성 저항을 갖는 제1 능동 소자 및 제2 능동 소자와,
    상기 제1 능동 소자의 게이트와 상기 제2 능동 소자의 게이트 사이에 접속되고, 게이트 바이패스 저항, 게이트 바이패스 캐패시터, 및 게이트 바이패스 인덕터의 병렬 회로로 이루어지는 제1 안정화 회로와,
    상기 제1 능동 소자의 드레인과 상기 제2 능동 소자의 드레인 사이에 접속되고, 드레인 바이패스 저항, 드레인 바이패스 캐패시터, 및 드레인 바이패스 인덕터의 병렬 회로로 이루어지는 제2 안정화 회로를 포함하고,
    상기 제1 안정화 회로의 공진 주파수는 오드 모드 공진 주파수와 동일하고, 상기 제2 안정화 회로의 공진 주파수는 고주파 부성 저항 발진 주파수와 동일한, 반도체 장치.
  9. 제8항에 있어서, 상기 제2 안정화 회로는 상기 부성 저항을 캔슬하는, 반도체 장치.
  10. 제8항에 있어서, 상기 고주파 부성 저항 발진은 건 발진인, 반도체 장치.
  11. 제8항에 있어서, 상기 드레인 바이패스 캐패시터는 상기 드레인 바이패스 인덕터에 인접하여 배치되는, 반도체 장치.
  12. 제8항에 있어서, 상기 드레인 바이패스 캐패시터는 상기 드레인 바이패스 저항에 인접하여 배치되는, 반도체 장치.
  13. 제8항에 있어서, 상기 드레인 바이패스 캐패시터는 상기 드레인 바이패스 저항의 상부에 적층되어 배치되는, 반도체 장치.
  14. 제8항에 있어서, 상기 드레인 바이패스 캐패시터는 상기 드레인 바이패스 저항의 하부에 적층되어 배치되는, 반도체 장치.
  15. 제8항에 있어서, 상기 드레인 바이패스 캐패시터는 제1 금속층과, 상기 제1 금속층에 인접하여 배치된 제2 금속층으로 이루어지는 인터디지털 캐패시터 구조를 갖는, 반도체 장치.
  16. 제8항에 있어서, 상기 게이트 바이패스 캐패시터는 제3 금속층과, 상기 제3 금속층 상에 배치된 절연층과, 상기 절연층 상에 배치된 금속 콘택트층으로 이루어지는 MIM 캐패시터 구조를 갖는, 반도체 장치.
  17. 제8항에 있어서, 상기 제1 능동 소자 및 상기 제2 능동 소자는 전계 효과 트랜지스터, 고전자 이동도 트랜지스터, 건 다이오드, 임팻 다이오드, 또는 턴넷 다이오드 중 어느 하나인, 반도체 장치.
  18. 제8항에 있어서, 상기 제1 능동 소자 및 상기 제2 능동 소자는,
    기판과, 상기 기판 상에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 기판 상에 배치되고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극마다 복수의 핑거를 각각 묶어 형성한 게이트 단자 전극, 소스 단자 전극 및 드레인 단자 전극과,
    상기 소스 단자 전극에 접속된 VIA 홀을 구비하는 전계 효과 트랜지스터인, 반도체 장치.
  19. 서로 병렬 접속되고, 각각 고주파 부성 저항 발진에 수반하는 부성 저항을 갖는 복수의 능동 소자와,
    상기 능동 소자의 인접하는 게이트 사이에 접속되고, 게이트 바이패스 저항, 게이트 바이패스 캐패시터, 및 게이트 바이패스 인덕터의 병렬 회로로 이루어지는 제1 안정화 회로와,
    상기 능동 소자의 인접하는 드레인 사이에 접속되고, 드레인 바이패스 저항, 드레인 바이패스 캐패시터, 및 드레인 바이패스 인덕터의 병렬 회로로 이루어지는 제2 안정화 회로를 포함하고,
    상기 제1 안정화 회로의 공진 주파수는 오드 모드 공진 주파수와 동일하고, 상기 제2 안정화 회로의 공진 주파수는 고주파 부성 저항 발진 주파수와 동일한, 반도체 장치.
  20. 제19항에 있어서, 상기 능동 소자는 전계 효과 트랜지스터 또는 고전자 이동도 트랜지스터 중 어느 하나인, 반도체 장치.
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