JP5433768B2 - 安定化回路を備える半導体装置 - Google Patents
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Description
(安定化回路)
第1の実施の形態に係る安定化回路120は、図1に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子140の主電極に接続される抵抗Rと、抵抗Rに並列に接続され、高周波負性抵抗発振の発振周波数Foscに同調するインダクタンスLとキャパシタンスCからなるタンク回路とを備える。第1の実施の形態に係る安定化回路120は、能動素子140の負性抵抗をキャンセルする。
第1の実施の形態に係る安定化回路120の模式的平面パターン構成は、図2に示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rの上部に形成されたキャパシタンスCとを有する。
第1の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図1に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子140と、能動素子140の主電極に接続された抵抗Rと、抵抗Rに並列に接続され、高周波負性抵抗発振の発振周波数Foscに同調するインダクタンスLとキャパシタンスCからなるタンク回路とからなる安定化回路120とを備える。安定化回路120は、上述の通り、負性抵抗をキャンセルする。
第1の実施の形態に係る安定化回路を備えるFET140の模式的平面パターン構成は、図3に示すように、基板10と、基板10上に配置され、それぞれ複数のフィンガーを有するゲート電極24、ソース電極20およびドレイン電極22と、基板10上に配置され、ゲート電極24、ソース電極20およびドレイン電極22ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極G1,G2,…,G4、ソース端子電極S1,S2,…,S5およびドレイン端子電極Dと、ソース端子電極S1,S2,…,S5に接続されたヴィアホールSC1,SC2,…,SC5とを備える。
第2の実施の形態に係る安定化回路120の模式的平面パターン構成は、図4に示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
(半導体装置)
第3の実施の形態においては、図6に示すように、能動素子140の他方の主電極に接続されたソースインダクタンスLsを備える。
(安定化回路)
第4の実施の形態に係る安定化回路120の回路構成は、図1に示される第1の実施の形態と同様である。このため、安定化回路120の説明は省略する。
第4実施の形態に係る安定化回路120の模式的平面パターン構成は、図7示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
第4の実施の形態に係る安定化回路を備えるFET150の模式的平面パターン構成は、図7に示すように、基板上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、基板上に配置され、ゲート電極、ソース電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Gおよびソース端子電極Sと、基板上に配置され、ドレイン電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより形成したドレイン端子電極Dとを備える。
(安定化回路)
第5の実施の形態に係る安定化回路120の回路構成は、図1に示される第1の実施の形態と同様である。このため、安定化回路120の説明は省略する。
第5の実施の形態に係る安定化回路120の模式的平面パターン構成は、図10示すように、図1に示すFET140のドレイン端子電極Dと出力OUTとの間において、薄膜抵抗などで形成された抵抗Rと、抵抗Rに並列に接続されたインダクタンスLと、さらにこれらのRL回路に並列に接続され、抵抗Rに隣接して配置されたキャパシタンスCとを有する。
―50Ω終端抵抗―
安定化回路を備える半導体装置において、50Ω終端抵抗のみを出力端に接続した場合のシミュレーション結果の一例を図11に示す。縦軸は、SパラメータS(2,1)のdB表示であり、横軸は周波数f(GHz)を表す。図11から明らかなように、約70GHzにおいて、発振周波数のピークが得られている。シミュレーション結果によれば、70GHzにおけるS(2,1)=0.915dB、10GHzにおけるS(2,1)=−0.828dBである。FETのドレインにおいて負性抵抗に基づく高周波発振が現れており、ドレインに現れる負性抵抗値は、約−10Ω程度である。70GHzにおいて、S(2,1)>0dBであり、ゲインを示している。
安定化回路を備える半導体装置において、安定化回路として、抵抗R=10Ωを接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図12に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=−2.893×10-15dB、10GHzにおけるS(2,1)=−1.584dBである。
安定化回路を備える半導体装置において、安定化回路として、抵抗R、インダクタンスLおよびキャパシタンスCの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図13に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=5.352×10-7dB、10GHzにおけるS(2,1)=−0.909dBである。70GHzにおいてのみ正の抵抗値を得るために、インダクタンスLとキャパシタンスCのLC並列回路を使用し、さらに、インダクタンスLとしては小さな値を有するものを選択する自由度を保持することで、約10GHzにおける信号周波数を導通可能となる。ここで、例えば、R=10Ω、L=0.0516nH、C=0.1pFからなるRLC並列回路を安定化回路として適用している。
安定化回路を備える半導体装置において、安定化回路として、抵抗RとインダクタンスLの並列回路を接続し、50Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図14に示す。シミュレーション結果によれば、70GHzにおけるS(2,1)=4.264×10-4dB、10GHzにおけるS(2,1)=−1.566dBである。ここで、R=10Ω、L=1nHとしている。
上記のように、本発明は第1〜第5の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
12,32…絶縁層
14,14a,14b…金属コンタクト層
16a,16b…金属層
18…抵抗膜
20…ソース電極
22…ドレイン電極
24…ゲート電極
26…ソース領域
34…第1金属パターン
36…第2金属パターン
40…第3金属パターン
110…RL並列回路
120…RLC並列回路
140,150…能動素子(FET)
160…出力端子
S1,S2,…,S13…ソース端子電極
D…ドレイン端子電極
G1,G2,…,G6…ゲート端子電極
SC1,SC2,…,SC13…VIAホール
R…抵抗
L…インダクタンス
C…キャパシタンス
Claims (6)
- 基板と、
前記基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子と、
前記基板上に配置され、前記能動素子のドレイン端子電極と出力端子との間に接続され、前記負性抵抗の絶対値に等しい抵抗値を有する抵抗と、前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路とからなる安定化回路と
を備え、
前記能動素子は、
それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース端子電極に接続されたヴィアホールと
を備え、
前記安定化回路は、前記発振周波数に、前記インダクタンスと前記キャパシタンスからなる共振周波数を同調することによって、前記発振周波数において、前記抵抗によって前記負性抵抗をキャンセルすることを特徴とする半導体装置。 - 前記キャパシタンスは、前記インダクタンスに隣接して配置されたことを特徴とする請求項1に記載の半導体装置。
- 前記キャパシタンスは、前記抵抗の上部または下部に積層されて配置されたことを特徴とする請求項1に記載の半導体装置。
- 前記キャパシタンスは、
第1金属層と、前記第1金属層上に配置された絶縁層と、前記絶縁層上に配置された第2金属層からなるMIMキャパシタンス構造を有することを特徴とする請求項1に記載の半導体装置。 - 前記キャパシタンスは、
第1金属層と、前記第1金属層に隣接して配置された第2金属層からなるインターディジタルキャパシタンス構造を有することを特徴とする請求項1に記載の半導体装置。 - 前記能動素子の他方の主電極に接続されたソースインダクタンスを備えることを特徴とする請求項1に記載の半導体装置。
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