JP6191016B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
マイクロ波帯高出力電力増幅器では、高性能化として高出力化、高利得化が求められている。
III−Ｖ族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム等の、一般式がＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（但し、０≦ｘ≦１、０≦ｙ≦１）で表わされる混晶物は、その物理的特徴である広いバンドギャップと直接遷移型バンド構造という物理的特徴を有する。このため、短波長光学素子への応用の他、高い破壊電界と飽和電子速度という特長から電子デバイスへの応用も検討されている。
特に、半絶縁性基板の上に順次エピタキシャル成長したＡｌｘＧａ１−ｘＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面に現われる二次元電子ガス（２Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ：以下、２ＤＥＧと呼ぶ）を利用するヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＦＥＴと呼ぶ）は、高出力デバイスや高周波デバイスとして開発が進められている。このＨＦＥＴでは、キャリア供給層（Ｎ型ＡｌＧａＮショットキー層）からの電子の供給に加え、自発分極及びピエゾ分極からなる分極効果による電荷の供給があるため、その電子密度は１０１３ｃｍ−２を超え、ＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴと比べて電子密度が１桁程度も大きい。
このように、III−Ｖ族窒化物半導体を用いたＨＦＥＴでは、ＧａＡｓ系ＨＦＥＴと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が報告されている。さらに、III−Ｖ族窒化物半導体は広いバンドギャップ（例えばＧａＮのバンドギャップは３．４ｅＶ）を有するため高い耐圧特性を示し、III−Ｖ族窒化物半導体を用いたＨＦＥＴではゲート・ドレイン電極間の耐圧を１００Ｖ以上とすることが可能である。このように、高耐圧且つ高電流密度を示す電気的特性を期待できることから、III−Ｖ族窒化物半導体を用いたＨＦＥＴを中心とする電子デバイスは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
さらに、近年、エピタキシャル成長技術の進展により、従来の格子整合が合うＳｉＣやサファイアのみならず、安価なＳｉ基板上にエピタキシャル成長する技術開発が精力的に行われている。
ところで、大電力を扱うことができる半導体装置としては、高周波トランジスタの整合回路（例えば、特許文献１参照）や、高域通過型回路を有する高周波増幅回路（例えば、特許文献２参照）がある。
特開平４−２９４０３号公報 特開平１−２７９６１２号公報
しかしながら、従来の半導体装置では、高出力時に線形利得の低下が大きくなるといった問題や、高周波信号の損失が大きくなることにより、高出力及び高利得の妨げとなるといった問題がある。
そこで、本発明は、高出力及び高利得動作可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る半導体装置は、半導体素子と、前記半導体素子に隣り合って配置された誘電体基板と、前記半導体素子と前記誘電体基板とを接続する第１の配線及び第２の配線とを有し、前記誘電体基板は、表面に形成された第１の金属層および第２の金属層と、裏面に形成された接地金属層とを備え、前記半導体素子は、能動素子と、当該能動素子の出力端に接続された出力端子とを備え、前記第１の金属層は、前記第２の金属層よりも前記半導体素子の前記出力端子に近い位置に形成され、前記第１の金属層と前記接地金属層とで第１の容量素子が形成され、前記第２の金属層と前記接地金属層とで第２の容量素子が形成され、前記出力端子は、前記第１の配線を介して前記第１の金属層と電気的に接続され、前記第２の配線を介して前記第２の金属層と電気的に接続され、前記第１の配線と前記第１の容量素子とにより、動作周波数以上の信号を通過させる高域通過型整合回路が形成されている。
このように、第１の配線と第１の容量素子とで高域通過型整合回路を形成することで、半導体装置の大出力動作時のインピーダンスと小出力動作時のインピーダンスとの差を小さくできる。よって、大信号整合時の線形利得の低下を抑制することができる。つまり、高出力及び高利得の半導体装置を実現できる。
また、前記半導体素子は、さらに、第１の電極と、接地された第２の電極とを有する第３の容量素子を備え、前記半導体装置は、さらに、前記第１の配線を介して、前記半導体素子の前記出力端子と前記容量素子の前記第１電極とを接続する第３の配線を備え、前記高域通過型整合回路は、さらに、前記第３の配線と前記第３の容量素子とを含んでもよい。
このように、高域通過型整合回路が、さらに第３の配線と第３の容量素子とを含むことにより、所望の特性を有する高域通過型整合回路を設計する場合に、誘電体基板の厚さや第１の配線の配線長の制約を受けずに設計することができる。言い換えると、半導体装置の設計の自由度を上げながら高域通過型整合回路を形成することができ、もって大信号整合時の線形利得の低下を抑制することができる。
また、前記半導体素子は、さらに、第１の電極及び第２の電極を有する第３の容量素子と、ダイオードと、前記ダイオードのアノード及びカソードの一方にバイアス電圧を印加するための印加端子とを備え、前記ダイオードのアノード及びカソードの前記一方は前記第２の電極に電気的に接続され、前記ダイオードのアノード及びカソードの他方は接地され、前記第１の電極は、前記第１の配線に電気的に接続されてもよい。
このように、ダイオードのバイアス電圧を調整することにより、ダイオード内に生じる空乏層の広がりを調整することができ、ダイオードの容量を調整することができる。よって、動作周波数に応じてバイアス電圧を適切に調整することにより、高域通過型整合回路の特性を動作周波数に応じて適切に調整することができる。その結果、広帯域で動作する場合であっても、大出力動作時と小出力動作時のインピーダンスの差を小さくでき、大信号整合時の線形利得の低下を抑制することができる。
また、前記印加端子は、前記半導体素子に形成された金属電極であるバイアス印加用パッドであってもよい。
また、さらに、前記半導体素子の出力電力を検波する検波回路と、前記検波回路の検波結果に基づいて前記バイアス電圧を生成し、前記端子に印加するバイアス電圧生成部とを備えてもよい。
これにより、半導体装置は、飽和出力点からバックオフした線形性の良い出力レベルで動作できる。また、このバックオフのレベルをバイアス電圧生成部で任意に設定することが可能であるので、ディジタル変調の変調方式に応じて適切に設定することにより、いずれの変調方式であっても低歪な特性を得ることができる。
また、さらに、前記半導体素子の入力電力を検波する検波回路と、前記検波回路の検波結果に基づいて前記バイアス電圧を生成し、前記端子に印加するバイアス電圧生成部とを備えてもよい。
また、本発明の他の一態様に係る半導体装置は、基板の上に形成された能動素子と、前記基板の上に形成され、かつ、前記能動素子に隣接して設けられた容量素子と、前記基板の上に形成され、かつ、前記容量素子の一方の電極と前記能動素子の出力端子とを電気的に接続するスタブ用配線とを有し、前記容量素子の他方の電極は接地され、前記スタブ用配線と前記容量素子とにより、動作周波数以上の信号を通過させる高域通過型整合回路が形成されている。
このように、スタブ用配線と容量素子とで高域通過型整合回路を形成することで、半導体装置の大出力動作時のインピーダンスと小出力動作時のインピーダンスの差を小さくできる。よって、大信号整合時の線形利得の低下を抑制することができる。つまり、高出力及び高利得の半導体装置を実現できる。
また、前記能動素子は、III族窒化物半導体により形成されていてもよい。
本発明に係る半導体装置によれば高周波用途として高出力及び高利得動作可能な半導体装置を実現できる。
図１Ａは、第１の実施形態に係る半導体装置の構成を示す上面図である。 図１Ｂは、同半導体装置の構成を示す断面図である。 図２は、図１Ａの一部拡大図である。 図３は、同半導体装置の等価回路図である。 図４は、同半導体装置と比較例の半導体装置との特性の違いを示すスミスチャートである。 図５Ａは、同半導体装置及び比較例の５０Ω整合時のリターンロスの周波数特性を示すグラフである。 図５Ｂは、同半導体装置及び比較例の損失の周波数依存性を示すグラフである。 図６Ａは、第１の実施形態の変形例１に係る半導体装置の構成を示す上面図である。 図６Ｂは、他の変形例１に係る半導体装置の構成を示す上面図である。 図６Ｃは、さらに他の変形例１に係る半導体装置の構成を示す上面図である。 図７Ａは、第１の実施形態の変形例２に係る半導体装置の構成を示す上面図である。 図７Ｂは、同半導体装置の等価回路図である。 図８Ａは、第１の実施形態の変形例３に係る半導体装置の構成を示す上面図である。 図８Ｂは、同半導体装置の等価回路図である。 図９は、第２の実施形態に係る半導体装置の構成を示す上面図である。 図１０は、図９の一部拡大図である。 図１１は、同半導体装置の等価回路図である。 図１２は、第２の実施形態の実施例２−１に係る半導体装置と比較例の半導体装置との特性の違いを示すスミスチャートである。 図１３は、第２の実施形態の実施例２−２に係る半導体装置と比較例の半導体装置との特性の違いを示すスミスチャートである。 図１４は、第３の実施形態に係る半導体装置の構成を示す上面図である。 図１５は、同半導体装置の等価回路図である。 図１６は、同半導体装置と比較例の半導体装置との出力インピーダンスの周波数特性を示すスミスチャートである。 図１７Ａは、ダイオードの容量−電圧特性を示すグラフである。 図１７Ｂは、同半導体装置と比較例の半導体装置との、損失の周波数特性の違いを示すグラフである。 図１８は、第３の実施形態の変形例に係る半導体装置の構成を示す上面図である。 図１９は、同半導体装置の等価回路図である。 図２０Ａは、同半導体装置と比較例の半導体装置との出力インピーダンスの周波数特性を示すスミスチャートである。 図２０Ｂは、同半導体装置と比較例の半導体装置との、損失の周波数特性の違いを示すグラフである。 図２１は、第４の実施形態に係る半導体装置の構成を示す回路図である。 図２２は、第４の実施形態の変形例に係る半導体装置の構成を示す回路図である。 図２３は、大信号動作時及び小信号動作時における、トランジスタの出力パワーが最大となる出力インピーダンスを示すスミスチャートである。 図２４は、小信号整合時と大信号整合時のパワー入出力特性を示すグラフである。 図２５は、トランジスタの簡易的な等価回路図である。 図２６は、トランジスタと内部整合回路との等価回路図である。 図２７は、特許文献１に記載のトランジスタの整合回路の回路図である。 図２８Ａは、特許文献２に記載の高域通過型回路の構成の一例を示す上面図である。 図２８Ｂは、同高域通過型回路の構成の他の一例を示す上面図である。
まず、本実施形態に係る半導体装置について説明する前に、一般的な半導体装置、特に電力増幅器で用いられる高周波半導体装置について説明する。
電力増幅器で用いられる高周波半導体トランジスタ（以下、トランジスタと略す）では、大信号動作時の出力インピーダンスが、小信号動作時の出力インピーダンスと比較して低下してしまう。つまり、出力インピーダンスは、大出力整合時には小出力整合時に比べて低下してしまう。この出力インピーダンスの低下について説明する。
図２３は、大信号動作時及び小信号動作時における、トランジスタの出力パワーが最大となる出力インピーダンス（最適Ｚｏｕｔ）を示すスミスチャートである。同図に示すように、大信号動作時には、小信号動作時と比較して、最適Ｚｏｕｔは実抵抗成分で１／２〜１／３の低インピーダンスにシフトする。これにより、大出力整合時に本来のデバイス性能利得からの線形利得低下が大きくなる。なお、以下、大信号動作及び小信号動作をそれぞれ、大信号及び小信号と記載する場合がある。
図２４は、小信号時と大信号時にそれぞれ入出力整合した場合のトランジスタのパワー入出力特性を示すグラフである。
図２５は、トランジスタの簡易的な等価回路図である。
入力側は、ゲート・ソース間容量（Ｃｇｓ）、入力抵抗（Ｒｉｎ）の直列回路で表され、出力側は、ドレイン・ソース間抵抗（Ｒｄｓ）とドレイン・ソース間容量（Ｃｄｓ）の並列回路で表される。
大信号動作時にはＲｄｓの減少、Ｃｄｓの増加により、最適Ｚｏｕｔが低インピーダンスにシフトするため、Ｃｄｓの増加分をキャンセルすることができれば、大信号動作時のインピーダンスシフトは最小限に抑制できる。つまり、上述の線形利得低下も抑制できる。
さて、高出力電力増幅器に用いられるトランジスタでは、電界効果型トランジスタの場合、一般的にゲート幅を大きくするため、高周波的な入出力インピーダンスが低くなる傾向にある。実抵抗値として、２〜３Ω、又は、それ以下となる。通信機器などセットの中の高周波ブロックにおいては、通常、インピーダンスは５０Ωであるため、高出力電力増幅器の入出力端子も５０Ωに整合させる必要がある。
一般的に、トランジスタの入出力側の近傍には、プリマッチング回路として内部整合回路基板を実装配置する。図２６は、これらの集中定数等価回路図である。入出力の内部整合には、直列インダクタンス（Ｌ）、並列キャパシタンス（Ｃ）から成る低域通過型回路構成が一般的に用いられる。トランジスタと内部整合基板との間は、金ワイヤで接続する場合が一般的で、直列のＬ成分となる。トランジスタ、および内部整合回路基板は、セラミックなどの絶縁材を用い。入出力にリード端子を有するパッケージに実装される。
上述のＣｄｓの増加分をキャンセル（相殺）させるためには、回路素子として、トランジスタに並列にインダクタンス成分を加えて、並列共振させるというコンセプトとなる。
図２７は、特許文献１の図１に示されているこのような形態の整合回路である。電界効果トランジスタ（ＦＥＴ）８０１に対して、ＦＥＴと負荷との整合を行なう回路８０２は直列インダクタンス（Ｌ）及び並列キャパシタンス（Ｃ）から成る低域通過型回路である。
直列インダクタンス（Ｌ）及び直列キャパシタンス（Ｃ）の並列回路から成る高域通過型回路構成を適用すれば、上述のＣｄｓの増加分をキャンセルでき、大信号動作時のインピーダンスシフトを最小限に抑制できる可能性がある。
図２８Ａは、特許文献２の高域通過型回路の構成の一例を示す上面図である。
同図に示すように、この高域通過型回路の構成としては、トランジスタチップ９０１と出力用ストリツプ線路９１０との間に設けた誘電体チップ９０８の上にキャパシタを形成するパッド９０６が１ケ設けられている。そして、金属線９０４のインダクタンスの値とパッド９０６のキャパシタンスの値とを、トランジスタチップ９０１の動作周波数の２倍の周波数に対して直列共振が起きるように設定している。ここで、インダクタンス素子である金属線９０４の並列インダクタンスのみでは、インダクタンス素子が接地電位に接続されてしまい、直流電流が流れる。そこでパッド９０６によるキャパシタをインダクタンス素子と直列に装荷する形態としている。なお、素子が接地電位に接続されているとは、当該素子の一端が、接地電極に電気的に接続されていることを意味する。
数式で表すと、金属線９０４によるインダクタンス成分と、パッド９０６によるキャパシタンス成分によるインピーダンスの和について、そのリアクタンス成分は（式１）で表される。リアクタンス成分Ｘが正の場合は誘導性（インダクティブ）インピーダンス、負の場合は、容量性（キャパシティブ）インピーダンスとなる。動作周波数において高域通過型回路構成とするには、誘導性のインダクティブなインピーダンス、すなわち、Ｘ＞０である必要がある。
ＸＬ＋ＸＣ＝ｊＸ ・・・（式１）
この（式１）において、インダクタンス成分ＸＬはインピーダンス表示として（式２）として表され、キャパシタンス成分ＸＣはインピーダンス表示として（式３）として表される。
ＸＬ＝ｊ（２πｆ）Ｌ ・・・（式２）
ＸＣ＝１／（ｊ（２πｆ）Ｃ） ・・・（式３）
ここでｊは虚数単位、ｆは周波数、Ｌは金属線９０４のインダクタンス値、パッド９０６による容量値を表す。
特許文献２では、動作周波数の２倍の周波数で直列共振が起こるように、すなわち、Ｘが０となるようにインダクタンス及びキャパシタンスの値が決定される。この場合、それぞれ、金属線９０４の長さ、パッド９０６の面積を決定することに相当する。
ここでインダクタンスとキャパシタンスを直列に接続し、これを高周波信号の伝送方向に並列に接続した形態では、基本波の２倍高調波を抑制するために基本波の２倍周波数でＬＣ直列共振させる場合が一般的である。
図２８Ｂは特許文献２の高域通過型回路の構成の他の一例を示す上面図であり、トランジスタチップ９０１と出力用ストリツプ線路９１０との間に設けた誘電体チップ９０８上に、パッド９０６、９０７が２列並べて配置されている。このパッド９０６は、図２８Ａと同様にキャパシタを形成し、金属線９０４により構成されるインダクタンス素子と直列に設けられている。
しかしながら、図２７に示したような半導体装置では、大信号動作時には最適な出力インピーダンスが実抵抗成分で１／２〜１／３の低インピーダンスにシフトすることにより、大出力整合時に本来のデバイス性能利得からの線形利得低下が大きくなる点について改善することはできない。
また、図２８Ａ及び図２８Ｂに示したような半導体装置では、動作周波数の２倍高調波を抑制するために基本波の２倍周波数でＬＣ直列共振させている。そのため、動作周波数では、上述の（式１）においてＸ＜０となり、誘導性のインダクティブなインピーダンスでなく、容量性のキャパシティブなインピーダンスとなってしまい、等価回路的には並列のキャパシタンスが接続された低域通過型回路となってしまう。その結果、インピーダンス変換に必要とされるＬが、Ｃの値に対して低くなり、リアクタンス成分Ｘによる所望の位相回転量が不足してしまうので、インピーダンスの不整合が起きる。
また、インダクタンス成分ＸＬを大きくする方策も考えられるが、この場合、インダクタンス成分をもたらすボンディングワイヤ及びマイクロストリップ線路などの長さを長くすることになる。ボンディングワイヤ及びマイクロストリップ線路などの長さを長くすると、ボンディングワイヤ及びマイクロストリップ線路の抵抗成分による高周波信号の損失が大きくなってしまい、高出力、高利得化の実現の妨げとなる。
このように、高周波用途として高出力化及び高利得の高出力電力増幅器を実現することは困難である。
以下、実施形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（第１の実施形態）
図１Ａは第１の実施形態に係る半導体装置の構成を示す上面図であり、図１Ｂは断面図である。図２は図１Ａの破線部で示す領域１５０の拡大図である。
高周波用途の半導体素子としての半導体チップ１０１は、シリコン基板（図示せす）上に形成された窒化ガリウム（ＧａＮ）系のヘテロ接合電界効果型トランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）（図示せず）を形成している。以降、この窒化ガリウム系のヘテロ接合電界効果型トランジスタのＨＦＥＴをＧａＮ系ＨＦＥＴと略す。シリコン基板は高い比抵抗を有する基板であり、１ｋΩ・ｃｍ以上のものが用いられる。シリコン基板の厚さは１００μｍである。
なお、半導体チップ１０１としては、ＧａＮ系ＨＦＥＴを用いた半導体に限らず、ヒ化ガリウム（ＧａＡｓ）系ＭＥＳＦＥＴ、ＰＨＥＭＴ、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、Ｓｉ系ＭＯＳＦＥＴ、バイポーラトランジスタ、ＨＢＴ、ＩｎＰ系トランジスタなどが適用可能である。
半導体チップ１０１上には、ＧａＮ系ＨＦＥＴの真性領域内のゲート電極、ソース電極、ドレイン電極を外部に引出すことにより、図２に示すゲートパッド１０２、ソースパッド１０３、ドレインパッド１０４が形成されている。ＧａＮ系ＨＦＥＴの総ゲート幅は４８ｍｍ、単位フィンガー長は４００μｍであり、ユニットフィンガー間隔は５０μｍである。半導体チップ１０１の裏面すなわち半導体チップ１０１のＧａＮ系ＨＦＥＴが形成された面とは反対側の面には接地電位の接地電極（図示せず）が設けられ、ソースパッド１０３は、半導体チップ１０１の裏面の接地電極に電気的に接続される。ソースパッド１０３の接地電極への電気的接続には、例えばワイヤボンディング、あるいは半導体チップ１０１の基板であるシリコンに貫通孔を形成して、内部をメタライズ処理したビアホールにより実現できる。
半導体チップ１０１のサイズは、長手方向の長さが６．３ｍｍ、長手方向に直交する方向の長さが１．０ｍｍである。ＧａＮ系ＨＦＥＴは、周波数２．１５ＧＨｚ、ドレイン電圧３０Ｖ、アイドリング電流（高周波パワー未入力）０．８Ａにおいて、約１００Ｗの飽和出力で動作する。
誘電体基板１０８は、誘電率１０のアルミナであり、厚さは０．５ｍｍ、幅は半導体チップ１０１のサイズとほぼ同じである。つまり、半導体チップ１０１の長手方向において、半導体チップ１０１の長さと誘電体基板１０８の長さとはほぼ同じである。
誘電体基板１０８上には、金メッキなどにより配線パターン１０９及び１１０が形成されている。
なお、誘電体基板１０８の裏面には接地電位の接地電極（図示せず）が、例えば全面に形成されている。
誘電体基板１０８としては、誘電率が９３、あるいは３８の材料を適用できる。厚さは適用する材料の誘電率により選択する。この誘電体基板１０８の材質は、チタン酸バリウム系（ＢａＴｉＯ３）誘電体酸化物、あるいはジルコン酸ストロンチウム系（ＳｒＺｒＯ３）誘電体酸化物、そしてこれらの組成比率を変えた誘電体酸化物から構成される。また、材料的な特性として誘電率、歪み率および容量温度特性のバランスが考慮される。
半導体チップ１０１には、ＧａＮ系ＨＦＥＴの他、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタ１１１が形成されている。キャパシタ１１１は、ＧａＮ系ＨＦＥＴのゲート電極からみてドレイン電極側に形成されている。キャパシタ１１１は図示しない上層電極と下層電極の間に誘電体層がシリコン基板に積層されて形成された構成を有している。
キャパシタ１１１の上層電極の金属材料には、Ｔｉ／Ａｕ（チタン蒸着／金メッキ）、下層電極の金属材料には：Ｔｉ／Ａｌ／Ｔｉなどが用いられる。また、誘電体層には、窒化シリコン（ＳｉＮ）、あるいは高誘電率材料のチタン酸ストロンチウム（ＳｒＴｉＯ３）などが用いられる。
キャパシタ１１１のサイズは、上層電極のサイズで、長手方向の長さが６ｍｍ、長手方向に直交する方向の長さが０．１５ｍｍであり、厚さは、キャパシタ１１１の誘電体層として窒化シリコン（ＳｉＮ）を用いた場合、１５０ｎｍである。
また、上層電極及び下層電極のいずれか一方が半導体チップ１０１の裏面の接地電極に電気的に接続される。キャパシタ１１１の接地電極への電気的接続は、通常、半導体チップ１０１の基板であるシリコンに貫通孔を形成して、内部をメタライズする処理を行なうことにより実現できる。
なお、キャパシタ１１１の接地電極への電気的な接続方法として、図示していないが、キャパシタ１１１の長手方向にＭＩＭキャパシタを分割した隣接ユニット間に上記の貫通孔を配置することが好ましい。
例えば、キャパシタ１１１の長手方向の両端に貫通孔を配置した場合、ＭＩＭキャパシタの中央部に対しては、両端に配置された貫通孔までの距離が長くなるため、この中央部から貫通孔までの長さに対応する寄生インダクタンスがキャパシタとしての機能を低下させる可能性がある。これに対して、ＭＩＭキャパシタを分割した隣接ユニット間に貫通孔を配置することにより、寄生インダクタンスを小さくすることができ、キャパシタとしての機能の低下を低減できる。
半導体チップ１０１と誘電体基板１０８とは、キャパシタ１１１と配線パターン１１０とが対向するように配置されている。言い換えると、半導体チップ１０１は、キャパシタ１１１が誘電体基板１０８側になるように配置され、誘電体基板１０８は、配線パターン１０９よりも配線パターン１１０が半導体チップ１０１に近くなるように配置されている。ここで、半導体チップ１０１と誘電体基板１０８との向かい合う辺の間隔は、約４００μｍである。
半導体チップ１０１のドレインパッド１０４と、誘電体基板１０８の配線パターン１０９とはボンディングワイヤ１１２により電気的に接続され、半導体チップ１０１のドレインパッド１０４と、誘電体基板１０８の配線パターン１１０とはボンディングワイヤ１１３により電気的に接続されている。
配線パターン１１０は、長手方向の長さが６ｍｍ、長手方向に直交する方向の長さが０．３ｍｍである。
また、半導体チップ１０１上に形成されたキャパシタ１１１の上層電極及び下層電極のいずれかの電極から引出される配線と、誘電体基板１０８の配線パターン１１０とが、ボンディングワイヤ１１４により電気的に接続されている。なお、図１Ａ中の破線部の領域１５０の拡大図が図２であるが、図２には複数のボンディングワイヤ１１２〜１１４の一部を省略している。また、図２では、ボンディングワイヤ１１２、１１３、１１４は、それぞれ２本ずつ配置されているが、その他を省略している。実際は、ドレインパッド１０４の長手方向に一様に配置される。
具体的には、ボンディングワイヤ１１２、１１３、１１４は、半導体チップ１０１と誘電体基板１０８の長手方向に沿って１３本接続されている。
なお、上記構成について、キャパシタ１１１および誘電体基板１０８を半導体チップ１０１のドレイン側に配置した場合について説明したが、キャパシタ１１１および誘電体基板１０８を半導体チップ１０１のゲート側へ配置してもよい。
以上のように、本実施形態に係る半導体装置１００は、半導体チップ１０１と、半導体チップ１０１に隣り合って配置された誘電体基板１０８と、半導体チップ１０１と誘電体基板１０８とを接続するボンディングワイヤ１１３及びボンディングワイヤ１１２とを有し、誘電体基板１０８は、表面に形成された配線パターン１１０および配線パターン１０９と、裏面に形成された接地電極とを備え、半導体チップ１０１は、ＧａＮ系ＨＦＥＴと、ＧａＮ系ＨＦＥＴのドレインに接続されたドレインパッド１０４とを備え、配線パターン１１０は、配線パターン１０９よりも半導体チップ１０１のドレインパッド１０４に近い位置に形成され、ドレインパッド１０４は、ボンディングワイヤ１１３を介して配線パターン１１０と電気的に接続され、ボンディングワイヤ１１２を介して配線パターン１０９と電気的に接続されている。
また、半導体チップ１０１は、さらに、一方が接地された上層電極及び下層電極を有するキャパシタ１１１を備え、半導体装置１００は、さらに、ボンディングワイヤ１１３を介して、半導体チップ１０１のドレインパッド１０４と、キャパシタの他方とを接続するボンディングワイヤ１１４を備える。
なお、半導体チップ１０１、ドレインパッド１０４、ボンディングワイヤ１１３、ボンディングワイヤ１１２、ボンディングワイヤ１１４、配線パターン１０９、配線パターン１１０、及び、キャパシタ１１１は、それぞれ、半導体素子、半導体素子の出力端子、第１の配線、第２の配線、第３の配線、第２の金属層、第１の金属層、及び、第３の容量素子に相当する。また、誘電体基板１０８の裏面に形成された接地電位の接地電極は、接地金属層に相当する。
次に、上述のように構成された本実施形態に係る半導体装置１００の構成について、図３の等価回路図を用いて説明する。同図において、半導体チップ１０１の出力整合回路は、以下のように接続される。
ＧａＮ系ＨＦＥＴは、ゲート端子１０５、ソース端子１０６及びドレイン端子１０７を有し、このドレイン端子１０７に対して、ボンディングワイヤ１１２による直列インダクタＬ１と配線パターン１０９による並列キャパシタＣ１とが接続され、ボンディングワイヤ１１３によるインダクタＬ２と配線パターン１１０とによるキャパシタＣ２の直列回路が接続される。キャパシタＣ１、Ｃ２は、誘電体基板１０８において配線パターン１０９及び１１０と接地電位に接続されている裏面の接地電極との間で形成される接地容量である。
さらに、インダクタＬ２とキャパシタＣ２との接続点に対して、ボンディングワイヤ１１４によるインダクタＬ３と、キャパシタＣ３との直列回路が接続されている。キャパシタＣ３は図２におけるキャパシタ１１１に相当する。
図３において、破線で囲まれている構成が誘電体基板１０８上に形成されている構成の等価回路部である。内部整合回路用の誘電体基板１０８上の配線パターン１１０から、半導体チップ１０１へボンディングワイヤ１１４を打ち返している。
つまり、本実施形態に係る半導体装置１００では、直列インダクタＬ１と並列キャパシタＣ１とにより形成されるＬＣ低域通過型回路に対して、インダクタＬ２及びキャパシタＣ２により構成される回路と、インダクタＬ３及びキャパシタＣ３により構成される回路とが、ＬＣ高域通過型整合回路１１６として機能するように付加されている。
言い換えると、配線パターン１１０と接地電極とでキャパシタＣ２が形成され、配線パターン１０９と接地電極とでキャパシタＣ１が形成され、ボンディングワイヤ１１３によるインダクタＬ２と、キャパシタＣ２とにより、動作周波数以上の信号を通過させるＬＣ高域通過型整合回路１１６が形成されている。また、ＬＣ高域通過型整合回路１１６は、さらに、ボンディングワイヤ１１４によるインダクタＬ３と、キャパシタＣ３とを含む。
なお、配線パターン１０９と接地電極とで形成されるキャパシタＣ１は第２の容量素子に相当し、配線パターン１１０と接地電極とで形成されるキャパシタＣ２は第１の容量素子に相当し、ＬＣ高域通過型整合回路１１６は高域通過型整合回路に相当する。
このように、半導体チップ１０１の出力端子であるドレイン端子１０７に、インダクタＬ２、キャパシタＣ２、インダクタＬ３およびキャパシタＣ３により構成されるＬＣ高域通過型整合回路１１６を付加することで、（式１）のＸ＞０を満たすために十分なインダクタンス、キャパシタンスを得ることができる。インダクタンス及びキャパシタンスの調整は、ボンディングワイヤ１１３のワイヤ長、及び、キャパシタ１１１のパターンサイズを調整することにより行なう。
今回、検討したＬＣ高域通過型整合回路１１６について、インダクタＬ２、キャパシタＣ２、インダクタＬ３およびキャパシタＣ３の値は、Ｌ２＝１３５ｐＨ、Ｃ２＝０．８８ｐＦ、Ｌ３＝１１０ｐＨ、Ｃ３＝３６０ｐＦである。これらの値は半導体装置１００のボンディングワイヤ１１２、１１３、１１４の総数の等価値である。
次に、本実施形態に係る半導体装置１００の特性について、比較例を用いて説明する。具体的には、ＬＣ高域通過型整合回路１１６を備える本実施形態に係る半導体装置１００と、ＬＣ高域通過型整合回路１１６を備えない比較例の半導体装置について、その特性の違いを以下に述べる。
図４は、本実施形態に係る半導体装置１００と比較例の半導体装置の、小信号時におけるインピーダンスと大信号におけるインピーダンスとを示すスミスチャートである。
同図には、比較例の半導体装置の小信号時及び大信号時におけるインピーダンスの不整合の度合いと、本実施形態に係る半導体装置の小信号時及び大信号時におけるインピーダンスの不整合の度合いとが示されている。
ここで、インピーダンスの不整合の度合い（インピーダンスの差）を表す指標としてリターンロス（ｒｌ）を使用する。リターンロスが小さいほど、不整合の度合いが大きいことを示す。
例えば、インピーダンスの不整合が無い場合は、定在波比ＳＷＲ＝１（反射係数０，反射無）となり、無限大となる。インピーダンスの不整合が大きくなると、定在波比ＳＷＲ＜１（反射係数，反射有）となり０に近づいていく。
リターンロス ｒｌ＝−２０Ｌｏｇ｜ρ｜ ・・・（式４）
反射係数 ρ＝（Ｚ− Ｚ０）／（Ｚ＋ Ｚ０）・・・（式５）
｜ρ｜＝（ＳＷＲ−１）／（ＳＷＲ＋１）・・・（式６）
定在波比 ＳＷＲ＝（１＋｜ρ｜）／（１−｜ρ｜）・・・（式７）
なお、基準インピーダンスはＺ０、比較対象のインピーダンスはＺで表される。
ここで、以下（１）、（２）のリターンロスを計算して比較する。
（１）比較例の半導体装置の小信号時におけるインピーダンスを基準にして、比較例の半導体装置の大信号におけるインピーダンスのリターンロスの計算値。
（２）第１の実施形態に係る半導体装置１００の小信号時におけるインピーダンスを基準にして、第１の実施形態に係る半導体装置１００の大信号におけるインピーダンスのリターンロスの計算値。
ここで、比較例の半導体装置の小信号時における出力インピーダンスは、１．５−ｊ・２．０（Ω）であり、大信号時における出力インピーダンスは、０．６−ｊ・１．０（Ω）である。また、本実施形態に係る半導体装置１００の小信号時における出力インピーダンスは、４．１＋ｊ・０．１（Ω）であり、大信号時における出力インピーダンスは、２．２−ｊ・０．４（Ω）である。
よって、（１）比較例の半導体装置のリターンロスが８．７ｄＢに対して、（２）本実施形態に係る半導体装置１００のリターンロスは１０．１ｄＢである。
このことから、本実施形態に係る半導体装置１００は、比較例の半導体装置と比べて、デバイスの大出力動作時と小出力動作時のインピーダンスの差、及び、不整合の度合いが小さくなることがわかる。デバイスの大出力動作時と小出力動作時のインピーダンスの差が小さいということは大信号整合時の線形利得が低下しにくいということである。よって、本実施形態に係る半導体装置１００は、ＬＣ高域通過型整合回路１１６を適用することにより、大信号整合時の線形利得の低下を抑制できることがわかる。
図５Ａ及び図５Ｂに、本実施形態に係る半導体装置１００と比較例の半導体装置とについて、５０オーム整合時のリターンロスと損失特性との違いについて示す。
図５Ａは本実施形態に係る半導体装置１００、及び、比較例の半導体装置における５０オーム整合時のリターンロスの周波数特性を示すグラフであり、図５Ｂは本実施形態に係る半導体装置１００、及び、比較例の半導体装置における損失特性を示すグラフである。この図５Ａ及び図５Ｂより、５０オーム整合時のリターンロス、損失特性とも、本実施形態に係る半導体装置１００のほうが比較例の半導体装置よりも広帯域にわたって良いことがわかる。
このように、ＬＣ高域通過型整合回路１１６を備える本実施形態に係る半導体装置１００は、ＬＣ高域通過型整合回路１１６を備えない比較例の半導体装置と比べて、整合、損失特性の広帯域化が可能となる。
以上のように、第１の実施形態に係る半導体装置１００は、半導体チップ１０１と、半導体チップ１０１に隣り合って配置された誘電体基板１０８と、半導体チップ１０１と誘電体基板１０８とを接続するボンディングワイヤ１１３及びボンディングワイヤ１１２とを有し、誘電体基板１０８は、表面に形成された配線パターン１１０および配線パターン１０９と、裏面に形成された接地電極とを備え、半導体チップ１０１は、ＧａＮ系ＨＦＥＴと、ＧａＮ系ＨＦＥＴのドレインに接続されたドレインパッド１０４とを備え、配線パターン１１０は、配線パターン１０９よりも半導体チップ１０１のドレインパッド１０４に近い位置に形成され、配線パターン１１０と接地電極とでキャパシタＣ２が形成され、配線パターン１０９と接地電極とでキャパシタＣ１が形成され、ドレインパッド１０４は、ボンディングワイヤ１１３を介して配線パターン１１０と電気的に接続され、ボンディングワイヤ１１２を介して配線パターン１０９と電気的に接続され、ボンディングワイヤ１１３によるインダクタＬ２と、キャパシタＣ２とにより、動作周波数以上の信号を通過させるＬＣ高域通過型整合回路１１６が形成されている。なお、動作周波数とは、半導体装置１００が動作している周波数である。
これにより、半導体装置１００について、大出力動作時と小出力動作時とのインピーダンスの差を小さくすることができ、大信号整合時の線形利得の低下を抑制することができる。
その結果、本実施形態に係る半導体装置１００は、高周波用途として高出力化及び高利得を実現できる。
（第１の実施形態の変形例１）
配線パターン１０９、１１１の形状は上記の形状に限らず、例えば、本変形例のような形状にしてもよい。
図６Ａ〜図６Ｃに、上記第１の実施形態における図３中の誘電体基板１０８上の配線パターン１０９及び１１０の変形例について示す。
図６Ａのように、ドレインパッド１０４上に形成されるボンディングワイヤ１１２、１１３、１１４を一つのセットとして、これに応じて配線パターン１１０を配線パターン１１０１のように分割して配置することも可能である。
また、図６Ｂのように、図６Ａに対して、配線パターン１１０と配線パターン１１０１との間のスペースに配線パターン１０９の突起部１０９１を形成し、ボンディングワイヤ１１２を突起部１０９１に接続することも可能である。
また、図６Ｃのように、誘電体基板１０８の端部において、配線パターン１１０を曲げて形成することも可能である。
上記図６Ａ〜図６Ｃに示す配線パターンを含む変形例に係る半導体装置についても、第１の実施形態に係る半導体装置１００と同様に、動作周波数において、半導体チップ１０１のＣｄｓに対して、並列共振を起こすＬＣ高域通過型整合回路が付加されるため、Ｃｄｓが低減され、高周波特性が向上する。
よって、図６Ａ〜図６Ｃに示す配線パターンを有する本変形例に係る半導体装置は、第１の実施形態に係る半導体装置１００と同様な効果が得られる。
（第１の実施形態の変形例２）
本変形例に係る半導体装置は、第１の実施形態に係る半導体装置１００と比較して、半導体装置の等価回路においてインダクタＬ２となる素子を、半導体チップ１０１に形成された配線パターンと、半導体チップ１０１と誘電体基板１０８とを接続するボンディングワイヤとで構成し、キャパシタ１１１と、配線パターン１１０とキャパシタ１１１とを接続するボンディングワイヤ１１４を備えない点が異なる。
図７Ａは本変形例に係る半導体装置の構成を示す上面図であり、図７Ｂは本変形例に係る半導体装置の等価回路図である。
この図７Ａ及び図７Ｂに関する構成と、図１Ａ〜図３で説明した構成との違いについて、以下に説明する。
図７Ａにおいて、半導体チップ１０１のドレインパッド１０４と配線パターン５０１とが電気的に接続され、配線パターン５０１と配線パターン１０９とがボンディングワイヤ５０３により電気的に接続され、ドレインパッド１０４と配線パターン１１０とがボンディングワイヤ５０２により電気的に接続されている。配線パターン５０１、ボンディングワイヤ５０２、及び、ボンディングワイヤ５０３は、半導体チップ１０１の長手方向の中央部に対して対称となるように配置されている。ボンディングワイヤ５０２について、長手方向の他のボンディングワイヤは図中省略しているが、実際は、ドレインパッド１０４の長手方向に一様に配置される。
図７Ｂに示す本変形例に係る半導体装置の等価回路では、配線パターン５０１によるインダクタンス成分は、図３のボンディングワイヤ５０３によるインダクタＬ２に含まれる。
図７Ｂにおいて、配線パターン１０９によるキャパシタＣ２が形成され、インダクタＬ２とキャパシタＣ２によりＬＣ高域通過型整合回路１１６が形成される。
これにより、本変形例に係る半導体装置についても、第１の実施形態に係る半導体装置１００と同様に、動作周波数において、半導体チップ１０１のＣｄｓに対して、並列共振を起こすＬＣ高域通過型整合回路１１６が付加されるため、Ｃｄｓが低減され、高周波特性が向上する。
つまり、この図７Ａ及び図７Ｂに示す変形例に半導体装置についても、第１の実施形態に係る半導体装置１００と同様な効果が得られる。
（第１の実施形態の変形例３）
本変形例に係る半導体装置は、第１の実施形態の変形例２に係る半導体装置とほぼ同じであるが、さらに、隣り合う配線パターン５０１間にキャパシタを備え、配線パターン１１０とキャパシタとを接続するボンディングワイヤを備える点が異なる。
図８Ａは本変形例に係る半導体装置の構成を示す上面図であり、図８Ｂは本変形例に係る半導体装置の等価回路図である。
図８Ａにおいて、半導体チップ１０１のドレインパッド１０４と配線パターン５０１とが電気的に接続され、配線パターン５０１と配線パターン１１０とがボンディングワイヤ５０３により電気的に接続され、ドレインパッド１０４と配線パターン１０９とがボンディングワイヤ５０２により電気的に接続され、配線パターン１１０と半導体チップ１０１上に形成されたキャパシタ５０５とがボンディングワイヤ５０４により電気的に接続されている。配線パターン５０１、ボンディングワイヤ５０２、ボンディングワイヤ５０３、ボンディングワイヤ５０４は、半導体チップ１０１の長手方向の中央部に対して対称となるように配置されている。ボンディングワイヤ５０２について、長手方向の他のボンディングワイヤは図中省略しているが、実際は、ドレインパッド１０４の長手方向に一様に配置される。キャパシタ５０５はキャパシタ１１１と同様の構成で作製される。配線パターン１１０は、図７Ａの配線パターン１１０と比較して、中央部で分割されている。なお、キャパシタ５０５も、長手方向の中央部に対して対称に分割されていてもよい。
図８Ｂにおいて、ボンディングワイヤ５０４がインダクタＬ３に相当し、キャパシタ５０５がキャパシタＣ３に相当する。本変形例に係る半導体装置では、インダクタＬ２、キャパシタＣ２、インダクタＬ３およびキャパシタＣ３によりＬＣ高域通過型整合回路が形成される。
これにより、本変形例に係る半導体装置についても、第１の実施形態に係る半導体装置１００と同様に、動作周波数において、半導体チップ１０１のＣｄｓに対して、並列共振を起こすＬＣ高域通過型整合回路が付加されるため、Ｃｄｓが低減され、高周波特性が向上する。
つまり、この図８Ａ及び図８Ｂに示す変形例に半導体装置についても、第１の実施形態に係る半導体装置１００と同様な効果が得られる。
なお、上記第１の実施形態、及び、その各変形例に係る半導体装置１００に対して、半導体チップ１０１のゲート・ソース間容量についても、同様にインダクタンス及びキャパシタンスを実現するようにワイヤのワイヤ長、及び、配線パターンのパターンサイズを決定すれば、動作周波数において、これらインダクタンス及びキャパシタンスが並列共振を起こす。その結果、Ｃｇｓが低減され、高周波特性が向上する。つまり、ＬＣ高域通過型整合回路を、半導体チップ１０１の入力側に設けてもよい。
ここまで、第１の上記実施形態、及び、その各変形例において、ＬＣ高域通過型整合回路がインダクタＬ２とキャパシタＣ２とにより構成される場合（図８Ａ）と、ＬＣ高域通過型整合回路がインダクタＬ２、Ｌ３、キャパシタＣ２およびＣ３により構成される場合（図１Ａ他）とについて議論した。
インダクタＬ２とキャパシタＣ２により構成されるＬＣ高域通過型整合回路の場合、上述の（式１）のＸ＞０を満たすために必要とされるキャパシタＣ２の容量値を以下のように得る。
具体的には、出力整合回路ではインダクタＬ１及びキャパシタＣ１によりインピーダンス変換して５０Ωで整合するために、誘電体基板１０８上の配線の特性インピーダンスを所望の値以上に高くする。このため、誘電体基板１０８の厚さを所望の厚さ以上に厚くする。
しかしながら誘電体基板１０８の厚さを厚くしすぎると、その分キャパシタＣ２の容量値が低くなる。この場合、動作周波数においては、上述の（式１）においてＸ＜０となり、誘導性のインダクティブなインピーダンスでなく、容量性のキャパシティブなインピーダンスとなることがある。この場合には、等価回路的には並列のキャパシタが接続された低域通過型回路となってしまう。
そこで、容量性のキャパシティブなインピーダンスにならないようにボンディングワイヤ１１３を長くして、（式２）のインダクタンス成分ＸＬを大きくする方策が考えられる。しかしながらボンディングワイヤ１１３の長さを長くしすぎると、インダクタンス成分をもたらすボンディングワイヤ及びマイクロストリップ線路などの長さを長くすることになり、ボンディングワイヤ、マイクロストリップ線路の抵抗成分による高周波信号の損失が大きくなり、高出力、高利得化の実現の妨げとなる。
すなわち、インダクタＬ２及びキャパシタＣ２により構成されるＬＣ高域通過型整合回路の場合、所望のＬＣ高域通過型整合回路を得るためには誘電体基板１０８の厚さやボンディングワイヤ１１３の長さに制限があることになる。
一方、インダクタＬ２、Ｌ３、キャパシタＣ２およびＣ３により構成されるＬＣ高域通過型整合回路の場合、は誘電体基板１０８の厚さやボンディングワイヤ１１３の長さに制約を受けない分、より特性のよいＬＣ高域通過型整合回路を得ることができ、それにより半導体装置の特性をより向上させることができる。
つまり、インダクタＬ２及びキャパシタＣ２により構成されるＬＣ高域通過型整合回路を有する第１の実施形態の変形例２に係る半導体装置と比較して、インダクタＬ２、Ｌ３、キャパシタＣ２及びＣ３により構成されるＬＣ高域通過型整合回路を有する第１の実施形態に係る半導体装置１００と、その変形例１及び３に係る半導体装置とは、設計自由度が高いＬＣ高域通過型整合回路を実現できる。その結果、大信号整合時の線形利得の低下を抑制することができる。
（第２の実施形態）
本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置１００と比較して、誘電体基板、及び、半導体チップと誘電体基板とを接続するボンディングワイヤを備えず、半導体チップの上に形成され、かつ、ＧａＮ系ＨＦＥＴに隣接して設けられた容量素子と、半導体チップの上に形成され、かつ、容量素子の一方の電極とＧａＮ系ＨＦＥＴの出力端子とを電気的に接続するスタブ用配線とを有し、容量素子の他方の電極は接地され、スタブ用配線と容量素子とにより、動作周波数以上の信号を通過させる高域通過型整合回路が形成されている。
図９は第２の実施形態に係る半導体装置の構成を示す上面図であり、図１０は図９中の破線部で示す領域の拡大図であり、図１１は第２の実施形態に係る半導体装置の等価回路図である。具体的には、図１０はゲート幅４５０μｍのユニットセル部の構成を示している。
まず、半導体装置を、マイクロ波帯からさらなる高周波領域の準ミリ波、ミリ波帯へ応用する場合に、半導体装置に要求される具体的構成について説明する。
準ミリ波、ミリ波帯の電力増幅器のインピーダンス整合を行なう場合、第１の実施形態に係る半導体装置１００で用いたボンディングワイヤの適用は好ましくない。なぜなら、マイクロ波帯に比べて準ミリ波、ミリ波帯では、誘電体基板上を伝送する電磁波の波長（電気長）が短くなる。よって、ボンディングワイヤを用いてインピーダンス整合する際には、インダクタンス成分によるインピーダンスの位相回転量を調整するために、ボンディングワイヤの長さを極力短くする必要がある。しかしながら、ボンディングワイヤを用いる構成では、ワイヤボンダーでボンディングを行なう際に生じる長さのばらつきが、インダクタンス成分のばらつきとなり、インピーダンス整合のばらつきをもたらす。このインピーダンス整合のばらつきは、周波数に比例して大きくなるので、一般的に、準ミリ波、ミリ波帯では、ボンディングワイヤを極力使わないようにしている。
また、ＬＣ高域通過型整合回路は、ＧａＮ系ＨＦＥＴと同一基板上に作製するＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）の構成が望ましい。
このことから、本実施形態に係る半導体装置２００は、以下のように構成されている。
半導体チップ２０１上には、能動デバイスとして第１の実施形態で説明したＧａＮ系ＨＦＥＴが形成されている。ＧａＮ系ＨＦＥＴの真性領域内のゲート、ソース、ドレイン電極を外部に引出すことにより、図１０に示すゲート引出し配線２０２、ソースパッド２０３、ドレイン引出し配線２０４が形成されている。ＧａＮ系ＨＦＥＴの総ゲート幅は２．７ｍｍ、単位フィンガー長は７５μｍであり、ユニットフィンガー間隔は３０μｍであり、ゲート幅４５０μｍのユニットセルが６セル並列に接続されている。
ソースパッド２０３は、半導体チップ２０１の裏面の接地電極に電気的に接続される。ソースパッド２０３の接地電極への電気的接続は、通常、半導体チップ２０１の基板であるシリコンに貫通孔を形成して、内部をメタライズする処理を行なうことにより実現できる。
半導体チップ２０１のサイズは、長手方向の長さが２．４ｍｍ、長手方向に直交する方向の長さが０．５５ｍｍである。ＧａＮ系ＨＦＥＴは、周波数２５ＧＨｚ、ドレイン電圧２０Ｖ、アイドリング電流（高周波パワー未入力）は０．５Ａにおいて、約２Ｗの飽和出力で動作する。
以下では、ＬＣ高域通過型整合回路の構成を半導体チップ２０１上のＧａＮ系ＨＦＥＴのドレイン側に適用した場合について説明する。なお、ＬＣ高域通過型整合回路の構成を半導体チップ２０１上のＧａＮ系ＨＦＥＴのゲート側への適用も可能である。
半導体チップ２０１のドレイン引出し配線２０４の先端において、先端短絡型スタブ（ショートスタブとも言う）形成用のスタブ用配線２０５がＧａＮ系ＨＦＥＴの長手方向に分岐して電気的に接続されている。スタブ用配線２０５の先端にはＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタ２０６が形成されている。なお、スタブ用配線２０５の配線幅は２５μｍであり、長さは４５０μｍである。
ＭＩＭキャパシタ２０６は図示しない上層電極と下層電極の間に誘電体層がシリコン基板に積層されて形成された構成を有している。上層電極の金属材料には、Ｔｉ／Ａｕ（チタン蒸着／金メッキ）、下層電極の金属材料には、Ｔｉ／Ａｌ／Ｔｉなどが用いられる。
この誘電体層には、窒化シリコン（ＳｉＮ）、あるいは高誘電率材料のチタン酸ストロンチウム（ＳｒＴｉＯ３）などが用いられる。上層電極及び下層電極のいずれか一方が半導体チップ２０１の裏面の接地電極に電気的に接続される。接地電極への電気的接続は、通常、半導体チップ２０１の基板であるシリコンに貫通孔を形成して、内部をメタライズする処理を行なうことにより実現できる。
キャパシタ２０６のサイズは、上層電極のサイズで、１３０ｕｍ角である。窒化シリコン（ＳｉＮ）の厚さは、１５０ｎｍであり、キャパシタ２０６の真性容量値は６．８ｐＦである。
接地電極への電気的接続には、半導体チップ２０１の基板であるシリコンに貫通孔を形成して、内部をメタライズ処理したビアホールにより実現できる。その他、上層電極及び下層電極のいずれか一方をＧａＮ系ＨＦＥＴのソース電極へ接続することでも実現できる。
一般的に、ショートスタブは、分布定数線路で構成され、線路の先端部分が接地電位に接続されている。ショートスタブは、直流電流を阻止するために分布定数線路と直列にキャパシタを装荷する形態が必要であり、これによりＬＣ高域通過型整合回路を構成する。
また、本実施形態に係る半導体装置２００には、電力増幅器の５０Ωへの出力整合を行なうために、半導体チップ２０１上に金メッキなどにより配線パターン２０７及びオープンスタブ２０８などが形成されている。
配線パターン２０７は、スタブ用配線２０５のドレイン引出し配線２０４からの分岐部分の領域で電気的に接続される。
次に、上述のように構成された本実施形態に係る半導体装置２００の構成について、図１１の等価回路図を用いて説明する。同図において、半導体チップ２０１の出力整合回路は、以下のように接続される。
ドレイン端子１０７に対して、スタブ用配線２０５によるインダクタＬ１と、キャパシタＣ１との直列回路が接続されている。ここで、キャパシタＣ１は図１０中のキャパシタ２０６に相当する。インダクタＬ１には、配線パターン２０７による直列インダクタＬ２及びＬ３と、配線パターン２０７による並列キャパシタＣ２と、オープンスタブ２０８によるキャパシタＣ３とが接続されている。
つまり、本実施形態に係る半導体装置２００では、インダクタＬ１とキャパシタＣ１により構成される回路が、ＬＣ高域通過型整合回路として機能するように付加されている。
これにより、第２の実施形態に係る半導体装置２００についても、第１の実施形態に係る半導体装置１００と同様に、動作周波数において、半導体チップ２０１上のＧａＮ系ＨＦＥＴのＣｄｓに対して、並列共振を起こすＬＣ高域通過型整合回路が付加されるため、Ｃｄｓが低減され、高周波特性が向上する。
よって、本実施形態に係る半導体装置２００は、第１の実施形態に係る半導体装置１００と同様な効果が得られる。
なお、ゲート・ソース間容量についても、同様にインダクタンス、キャパシタンスを実現するようにワイヤ、パターンサイズを決定すれば動作周波数において並列共振を起こし、Ｃｇｓが低減され、高周波特性が向上する。
次に、本実施形態に係る半導体装置２００の特性について、比較例を用いて説明する。具体的には、スタブ用配線の長さが４５０μｍの場合（実施例１）と２５０μｍの場合（実施例２）とにおいて、本実施形態に係る半導体装置２００と、上記のインダクタＬ１とキャパシタＣ１により構成されるＬＣ高域通過型整合回路を備えない比較例の半導体装置とについて、その特性の違いを述べる。
［実施例２−１］スタブ用配線２０５の長さが４５０μｍの場合
図１２は、スタブ用配線２０５の長さが４５０μｍの場合における本実施例に係る半導体装置２００と、高域通過型整合回路を備えない比較例の半導体装置との、小信号時におけるインピーダンスと大信号におけるインピーダンスとを示すスミスチャートである。
同図には、比較例の半導体装置の小信号時及び大信号時におけるインピーダンスの不整合の度合いと、本実施例の半導体装置の小信号時及び大信号時におけるインピーダンスの不整合の度合いとが示されている。
ここで、インピーダンスはユニットセルであるゲート幅４５０μｍのインピーダンスに対応する。つまり、総ゲート幅２．７ｍｍのインピーダンスは、ゲート幅４５０μｍのインピーダンスを並列化した値に相当する。
次に、第１の実施形態で導入したリターンロス（ｒｌ）を用いて以下の（１）、（２）のリターンロスを計算して比較する。
（１）比較例の半導体装置の小信号時におけるインピーダンスを基準にして、比較例の半導体装置の大信号におけるインピーダンスのリターンロスの計算値。
（２）本実施例に係る半導体装置２００の小信号時におけるインピーダンスを基準にして、本実施例に係る半導体装置２００の大信号におけるインピーダンスのリターンロスの計算値。
ここで、比較例の半導体装置の小信号時における出力インピーダンスは、２４．８−ｊ・２４．５（Ω）であり、大信号時における出力インピーダンスは、９．９−ｊ・１４．２（Ω）である。また、本実施例に係る半導体装置２００の小信号時における出力インピーダンスは、４７．８＋ｊ・１．３（Ω）であり、大信号時における出力インピーダンスは、２８．７―ｊ・５．６（Ω）である。
よって、（１）比較例の半導体装置のリターンロスが９．２ｄＢに対して、（２）本実施例に係る半導体装置２００のリターンロスは１１．５ｄＢである。
このことから、本実施例に係る半導体装置２００は、比較例の半導体装置と比べて、デバイスの大出力動作時と小出力動作時のインピーダンスの差、及び、不整合の度合いが小さくなることがわかる。デバイスの大出力動作時と小出力動作時のインピーダンスの差が小さいということは大信号整合時の線形利得が低下しにくいということである。よって、本実施例に係る半導体装置２００は、ＬＣ高域通過型整合回路を適用することにより、大信号整合時の線形利得の低下を抑制できることがわかる。
また、５０オーム整合時のリターンロス、損失特性ともに本実施例に係る半導体装置２００は、比較例に係る半導体装置と比べて整合、損失特性の広帯域化が可能となる。
［実施例２−２］スタブ用配線２０５の長さが２５０μｍの場合
図１３は、スタブ用配線２０５の長さが２５０μｍの場合における本実施例に係る半導体装置２００と、高域通過型整合回路を備えない比較例の半導体装置との、小信号時におけるインピーダンスと大信号におけるインピーダンスとを示すスミスチャートである。
同図から、スタブ用配線２０５の長さが上記の実施例２−１より短くなった場合でも、（１）比較例の半導体装置のリターンロスである９．２ｄＢに対して、（２）本実施形態に係る半導体装置のリターンロスが１２．４ｄＢであることがわかる。
つまり、スタブ用配線２０５の長さが２５０μｍの半導体装置２００は、実施例２−１のスタブ用配線２０５の長さが４５０μｍの場合と同様に、比較例の半導体装置と比べて、デバイスの大出力動作時と小出力動作時のインピーダンスの差、及び、不整合の度合いが改善されていることがわかる。
以上のように、本実施形態に係る半導体装置２００は、シリコン基板の上に形成されたＧａＮ系ＨＦＥＴと、シリコン基板の上に形成され、かつＧａＮ系ＨＦＥＴに隣接して設けられたキャパシタ２０６と、シリコン基板の上に形成され、かつ、キャパシタ２０６の一方の電極とＧａＮ系ＨＦＥＴの出力端子とを電気的に接続するスタブ用配線２０５とを有し、キャパシタ２０６の他方の電極は接地され、スタブ用配線２０５とキャパシタ２０６とにより、動作周波数以上の信号を通過させるＬＣ高域通過型整合回路が形成されている。
なお、シリコン基板、ＧａＮ系ＨＦＥＴ、及び、ＬＣ高域通過型整合回路は、それぞれ、基板、能動素子及び高域通過型整合回路に相当する。
これにより、本実施形態に係る半導体装置２００は、第１の実施形態に係る半導体装置１００と同様に、動作周波数において、ＧａＮ系ＨＦＥＴのＣｄｓに対して、並列共振を起こすＬＣ高域通過型整合回路が付加されるため、Ｃｄｓが低減され、高周波特性が向上する。
なお、図１０では、スタブ用配線２０５を直線状に配置しているが、スタブ用配線２０５の長さが長い場合など、配線を曲げるなどして配置してもよい。
また、上記では、半導体チップ２０１のドレイン引出し配線２０４の先端において、先端短絡型スタブ（ショートスタブ）形成用のスタブ用配線２０５がＧａＮ系ＨＦＥＴの長手方向に分岐して電気的に接続されているが、ドレイン引出し配線２０４に対して分岐せずに一方向のみに電気的に接続されていても同等の効果を得ることができる。つまり、ドレイン引出し配線２０４の先端に接続されているスタブ用配線は１つであってもよい。
（第３の実施形態）
本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置１００と比較してほぼ同じであるが、さらに、ダイオードと、ダイオードのアノード及びカソードの一方にバイアス電圧を印加するための印加端子とを備え、ダイオードのアノード及びカソードの一方はキャパシタ１１１の一方の電極に電気的に接続され、ダイオードのアノード及びカソードの他方は接地されている点が異なる。
図１４は第３の実施形態に係る半導体装置の構成を示す上面図であり、図１５は第３の実施形態に係る半導体装置の等価回路図である。
携帯電話等の移動体通信機器では、高速大容量に対応するために、広帯域化、マルチバンド化が行われている。このため、移動体通信機器に用いられる送信用電力増幅器に対しても、広帯域での動作が求められる。
そこで、本実施形態に係る半導体装置３００では、第１の実施形態に係る半導体装置１００の回路に対してダイオード１１５を付加して、その印加電圧を変えることにより、各周波数において大出力動作時と小出力動作時とのインピーダンスの差が小さくなるような最適な出力インピーダンスを実現する。すなわち、大信号動作時に最大の出力電力、効率を得た上で、できる限り小信号動作時の利得に近くなるようにする。
以下、本実施形態に係る半導体装置３００の構成及び効果について、図面に基づいて具体的に述べる。
本実施形態に係る半導体装置３００は、第１の実施形態に係る半導体装置１００の図１、図２、図３に示す構成に対して、図１４に示すようにダイオード１１５と並列にキャパシタ１１７が形成され、ダイオード１１５に印加する電圧を可変する端子であるバイアス印加用パッド１１９が設けられている。ダイオード１１５及びキャパシタ１１７は接地用配線１１８を介して接地電位に電気的に接続される。
具体的には、図１５の等価回路に示すように、ダイオードＤ１及びキャパシタＣ４はそれぞれ、図１４中のダイオード１１５及びキャパシタ１１７に対応している。ダイオードＤ１のカソード端子に可変電圧が印加され、ダイオードＤ１のアノード端子は接地電位に電気的に接続される。
つまり、本実施形態に係る半導体装置３００では、直列インダクタＬ１及びＬ４と並列キャパシタＣ１とにより形成されるＬＣ低域通過型回路に対して、インダクタＬ２及びキャパシタＣ２により構成される回路と、インダクタＬ３及びキャパシタＣ３により構成される回路と、ダイオードＤ１及びキャパシタＣ４とにより構成される回路とが、ＬＣ高域通過型整合回路として機能するように付加されている。
なお、キャパシタＣ４の適用の有無はダイオードＤ１の容量値の大小により決まる。つまり、ダイオードＤ１の容量値が所望値以上であればキャパシタＣ４が無くてもよい。
ここではダイオード１１５として、ＧａＮ系のＧＩＴ（Ｇａｔｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）のゲート部に用いられるｐ型ＡｌＧａＮ層を利用したｐｎ接合ダイオードを適用する。ＧａＮ系ＨＦＥＴのゲート電極をアノード端子用電極、ドレイン電極とソース電極をカソード端子用電極とする。ＧａＮはワイドバンドギャップ（３．３９ｅＶ）を有し、トランジスタ、ダイオードとしてＧａＡｓに比べて（１）高耐圧特性、（２）高温動作、（３）高いサージ電圧耐性、（４）高いパワーハンドリング、（５）低歪特性（低相互変調歪）という特徴を有する。
このようにＧａＮ系ＨＦＥＴは高耐圧、高出力動作可能な高周波デバイスとして、大電力を扱い耐電力を必要とする回路素子として適している。
ダイオード１１５及びキャパシタ１１７の接地電極への電気的接続は、接地用配線１１８をＧａＮ系ＨＦＥＴのソース端子に接続する場合、あるいは半導体チップ１０１の基板であるシリコンに貫通孔を形成して、内部をメタライズ処理したビアホールを用いることにより実現できる。
ダイオード１１５の構成としては、上記の構成に限らず、ｐｉｎ接合ダイオード、ＧａＮ系ＨＦＥＴのショットキー接合を利用したショットキーバリアダイオードを用いることができる。
なお、図１４及び図１５に示す構成のうち、図１、図２及び図３と同一構成に対しては、同一符号を用いている。
本構成では、（式１）に示すリアクタンス成分の値を、ＧａＮ系ＨＦＥＴの動作周波数に応じて、ダイオードＤ１に印加するバイアス電圧を調整することにより、可変にすることができる。つまり、ダイオードＤ１は可変リアクタンス素子として機能する。
本実施形態に係る半導体装置３００は、低い動作周波数時には、ダイオードＤ１の容量値を低くして、キャパシタＣ３との直列容量を下げる必要があるので、カソード端子電圧Ｖｋのバイアスを逆バイアス方向に設定（例えば、１５Ｖ）する。つまり、低い動作周波数時において、ダイオードＤ１はリアクタンス成分（Ｘ＞０）を小さくするように機能する。
一方、高い動作周波数時には、ダイオードＤ１の容量値を大きくして、キャパシタＣ３との直列容量を上げる必要があるので、カソード端子電圧Ｖｋのバイアスをゼロバイアスに設定する。つまり、高い動作周波数時において、ダイオードＤ１はリアクタンス成分（Ｘ＞０）を大きくするように機能する。
次に、本実施形態に係る半導体装置３００の特性について、比較例を用いて説明する。具体的には、インダクタＬ２及びＬ３と、キャパシタＣ２、Ｃ３及びＣ４と、ダイオードＤ１とにより形成されるＬＣ高域通過型整合回路を備える本実施形態に係る半導体装置３００と、当該ＬＣ高域通過型整合回路を備えない比較例の半導体装置とについて、その特性の違いを以下に述べる。
図１６は、本実施形態に係る半導体装置３００と比較例の半導体装置との、大信号時における、出力インピーダンスの周波数特性を示すスミスチャートである。
図２５で示したように、トランジスタの出力側は、ドレイン・ソース間抵抗（Ｒｄｓ）とドレイン・ソース間容量（Ｃｄｓ）との並列回路で表される。
比較例において、出力インピーダンスの周波数特性は、図１６のように高い周波数ではＺｏＳ１（図中のＺｏＳ１（＠ｆＨ））、低い周波数では、ＺｏＳ２（図中のＺｏＳ２（＠ｆＬ））となる。つまり、ドレイン・ソース間容量（Ｃｄｓ）の周波数特性を反映したインピーダンスとなる。
これに対し、本実施形態に係る半導体装置３００は、低い動作周波数時において、ダイオードＤ１はリアクタンス成分（Ｘ＞０）を小さくするように機能し、高い動作周波数時において、ダイオードＤ１はリアクタンス成分（Ｘ＞０）を大きくするように機能するので、出力インピーダンスが変換される。
具体的には、動作周波数帯域のうち低い動作周波数である周波数１．６ＧＨｚにおいて、半導体装置３００の出力インピーダンスは、ＺｏＳＨＬ２（図中のＺｏＳＨＬ２（＠ｆＬ））の出力インピーダンス位置に変換される。
一方、動作周波数帯域のうち高い動作周波数である周波数２．１ＧＨｚにおいて、半導体装置３００の出力インピーダンスは、ＺｏＳＨＬ１（図中のＺｏＳＨＬ１（＠ｆＨ））の出力インピーダンス位置に変換される。
なお、図１６には大信号時の出力インピーダンスのみ表記しているが、小信号時においても、ＬＣ高域通過型整合回路によるインピーダンス変換の傾向は同様である。
このように、本実施形態に係る半導体装置３００では、動作周波数に応じて、ダイオードＤ１のカソード電圧Ｖｋを設定することによって、広帯域で動作できる。
つまり、トランジスタの出力側は、ドレイン・ソース間抵抗（Ｒｄｓ）とドレイン・ソース間容量（Ｃｄｓ）との並列回路で表される。よって、出力インピーダンスの周波数特性は、図１６のように高い周波数ではＺｏＳ１（図中ＺｏＳ１（＠ｆＨ））、低い周波数では、ＺｏＳ２（図中ＺｏＳ２（＠ｆＬ））となる。すなわち、ドレイン・ソース間容量（Ｃｄｓ）の周波数特性を反映したインピーダンスとなる。ここで、ダイオードＤ１及びキャパシタＣ４を付加すると、出力インピーダンスはそれぞれ高い周波数ではＺｏＳＨＬ１（図中ＺｏＳＨＬ１（＠ｆＨ））、低い周波数では、ＺｏＳＨＬ２（図中ＺｏＳＨＬ２（＠ｆＬ））に変換される。
よって、本実施形態に係る半導体装置３００は、広帯域で動作することができる。
上記の周波数帯域間の所望の周波数への設定は、ダイオードＤ１の容量値のカソード端子電圧Ｖｋ依存性に基づいて、カソード端子電圧Ｖｋを設定することで実現される。具体的には、ダイオードＤ１の容量値とカソード端子電圧Ｖｋとは一対一に対応するので、出力インピーダンスはＺｏＳＨＬ２とＺｏＳＨＬ１の間の所望周波数に対応した値に設定される。
図１７Ａは、ダイオードＤ１の低電圧ＶＬ時の容量値と高電圧ＶＨ時の容量値の比率（縦軸）の、カソード端子電圧Ｖｋ（横軸）依存性を示すグラフである。なお、低電圧ＶＬは１Ｖ付近、高電圧ＶＨは１５Ｖである。
このように、カソード端子電圧Ｖｋを調整することにより、ダイオードＤ１の容量を調整することができる。具体的には、カソード端子電圧Ｖｋを調整することにより、ダイオードＤ１のバイアス電圧が調整される。つまり、カソード端子電圧Ｖｋを調整することにより、ダイオードＤ１内に生じる空乏層の広がりが調整されるので、ダイオードＤ１の容量を調整することができる。
図１７Ｂは、比較例の半導体装置の小信号時におけるインピーダンスを基準にした大信号におけるインピーダンスのリターンロス（実線）、及び、第３の実施形態に係る半導体装置３００の小信号時におけるインピーダンスを基準にした大信号におけるインピーダンスのリターンロス（破線）を示すグラフである。
ここで、以下（１）、（２）のリターンロスを計算して比較する。
（１）比較例の半導体装置の小信号時におけるインピーダンスを基準にして、比較例の半導体装置の大信号におけるインピーダンスのリターンロスの計算値。
（２）第３の実施形態に係る半導体装置３００の小信号時におけるインピーダンスを基準にして、第３の実施形態に係る半導体装置３００の大信号におけるインピーダンスのリターンロスの計算値。
その結果、周波数１．６ＧＨｚでは、（１）比較例の半導体装置のリターンロスが９．０ｄＢに対して、（２）本実施形態に係る半導体装置３００のリターンロスは１２．０ｄＢであった。また、周波数２．１５ＧＨｚでは、（１）比較例の半導体装置のリターンロスが８．８ｄＢに対して、（２）本実施形態に係る半導体装置３００のリターンロスは１０．３ｄＢであった。
このことから、本実施形態に係る半導体装置３００では、帯域の両端で不整合の度合いが改善されていることがわかる。
なお、上記の例では、Ｌ２＝１３５ｐＨ、Ｃ２＝０．８８ｐＦ、Ｌ３＝１３０ｐＨ、Ｃ３＝３６０ｐＦ、Ｃ４＝３０ｐＦである。
周波数帯域の下限周波数、上限周波数は、Ｌ２、Ｃ２、Ｌ３、Ｃ３のパラメータ値を選択することで変更することができる。
以上のように、本実施形態に係る半導体装置３００は、第１の実施形態に係る半導体装置１００と比較して、さらに、ダイオード１１５と、ダイオード１１５のカソードにカソード端子電圧Ｖｋを印加するための印加端子とを備え、ダイオード１１５のカソードはキャパシタ１１１の一方の電極に電気的に接続され、ダイオード１１５のアノードは接地されている。また、カソード端子電圧Ｖｋを印加するための印加端子は、半導体チップ１０１に形成された金属電極であるバイアス印加用パッド１１９である。
これにより、携帯電話等の移動体通信機器のセットで用いられる電力増幅器に対して本実施形態に係る半導体装置３００を適用する場合において、ＬＣ高域通過型整合回路を付加してカソード端子電圧Ｖｋを切り替えることにより、大信号動作時の利得ができる限り高い状態で広帯域動作が可能となる。
言い換えると、カソード端子電圧Ｖｋを調整することにより、ダイオードＤ１の容量を調整することができる。具体的には、カソード端子電圧Ｖｋを調整することにより、ダイオードＤ１のバイアス電圧が調整される。つまり、カソード端子電圧Ｖｋを調整することにより、ダイオードＤ１内に生じる空乏層の広がりが調整されるので、ダイオードＤ１の容量を調整することができる。よって、本実施形態に係る半導体装置３００は、動作周波数に応じてカソード端子電圧Ｖｋを適切に調整することにより、ＬＣ高域通過型整合回路の特性を動作周波数に応じて適切に調整することができる。その結果、広帯域で動作する場合であっても、線形利得の低下を抑制できる。
なお、上記の構成は、第２の実施形態に係る半導体装置２００に対しても適用可能である。
また、上記では、カソード端子に制御電圧を印加し、アノード端子を接地電位に接続した上で、カソード端子には正の制御電圧を印加している。カソード端子とアノード端子を入れ替えて、カソード端子が接地電位となるようにする場合も、負の制御電圧をアノード端子に印加することで適用可能となる。
（第３の実施形態の変形例）
本変形例に係る半導体装置は、第３の実施形態に係る半導体装置３００とほぼ同じであるが、キャパシタ１１７がダイオードＤ１と直列に設けられている点が異なる。
図１８は本変形例に係る半導体装置の構成を示す上面図であり、図１９は本変形例に係る半導体装置の等価回路図である。
図１８に示すようにダイオード１１５と直列にキャパシタ１１７が形成され、ダイオード１１５に印加する電圧を可変する端子であるバイアス印加用パッド１１９がダイオード１１５とキャパシタ１１７との間に設けられている。ダイオード１１５は接地用配線１１８を介して接地電位に電気的に接続される。
具体的には、図１９の等価回路図に示すように、ダイオードＤ１及びキャパシタＣ４はそれぞれ、図１８中のダイオード１１５及びキャパシタ１１７に対応している。ダイオードＤ１のカソード端子に可変電圧が印加され、ダイオードＤ１のアノード端子は接地電位に電気的に接続される。
本変形例に係る半導体装置は、低い動作周波数時には、ダイオードＤ１の容量値を低くして、キャパシタＣ３との直列容量を下げる必要があるので、カソード端子電圧Ｖｋのバイアスを逆バイアス方向に設定（例えば、１５Ｖ）する。つまり、低い動作周波数時には、ダイオードＤ１はリアクタンス成分（Ｘ＞０）を小さくするように機能する。
一方、高い動作周波数時には、ダイオードＤ１の容量値を大きくして、キャパシタＣ３との直列容量を上げる必要があるので、カソード端子電圧Ｖｋのバイアスをゼロバイアスに設定する。つまり、高い動作周波数時には、ダイオードＤ１はリアクタンス成分（Ｘ＞０）を大きくするように機能する。
次に、本実施形態に係る半導体装置３００の特性について、比較例を用いて説明する。具体的には、インダクタＬ２及びＬ３と、キャパシタＣ２、Ｃ３及びＣ４と、ダイオードＤ１とにより形成されるＬＣ高域通過型整合回路を備える本変形例に係る半導体装置と、当該ＬＣ高域通過型整合回路を備えない比較例の半導体装置とについて、その特性の違いを以下に述べる。
図２０Ａは、本変形例に係る半導体装置と比較例の半導体装置との、大信号時における、出力インピーダンスの周波数特性を示すスミスチャートである。
比較例において、出力インピーダンスの周波数特性は、第３の実施形態と同様に、高い周波数ではＺｏＳ１（図中のＺｏＳ１（＠ｆＨ））、低い周波数では、ＺｏＳ２（図中のＺｏＳ２（＠ｆＬ））となる。つまり、ドレイン・ソース間容量（Ｃｄｓ）の周波数特性を反映したインピーダンスとなる。
これに対し、本変形例に係る半導体装置は、低い動作周波数時において、ダイオードＤ１はリアクタンス成分（Ｘ＞０）を小さくするように機能し、高い動作周波数時において、ダイオードＤ１はリアクタンス成分（Ｘ＞０）を大きくするように機能するので、出力インピーダンスが変換される。
具体的には、動作周波数帯域のうち低い動作周波数である周波数１．６ＧＨｚにおいて、本変形例に係る半導体装置の出力インピーダンスは、ＺｏＳＨＬ２（図中のＺｏＳＨＬ２（＠ｆＬ））の出力インピーダンス位置に変換される。
一方、動作周波数帯域のうち高い動作周波数である周波数２．１ＧＨｚにおいて、本変形例に係る半導体装置の出力インピーダンスは、ＺｏＳＨＬ１（図中のＺｏＳＨＬ１（＠ｆＨ））の出力インピーダンス位置に変換される。
このように、本変形例に係る半導体装置は、第３の実施形態に係る半導体装置３００と同様に、動作周波数に応じて、ダイオードＤ１のカソード電圧Ｖｋを設定することによって、広帯域で動作できる。
上記の周波数帯域間の所望の周波数への設定は、ダイオードＤ１の容量値のカソード端子電圧Ｖｋ依存性に基づいて、カソード端子電圧Ｖｋを設定することで実現される。具体的には、ダイオードＤ１の容量値とカソード端子電圧Ｖｋとは一対一に対応するので、出力インピーダンスはＺｏＳＨＬ２とＺｏＳＨＬ１の間の所望周波数に対応した値に設定される。
図２０Ｂは、比較例の半導体装置１００の小信号時におけるインピーダンスを基準にした大信号におけるインピーダンスのリターンロス（実線）、本変形例に係る半導体装置の小信号時におけるインピーダンスを基準にした大信号におけるインピーダンスのリターンロス（破線）を示している。
ここで、以下（１）、（２）のリターンロスを計算して比較する。
（１）比較例の半導体装置の小信号時におけるインピーダンスを基準にして、比較例の半導体装置の大信号におけるインピーダンスのリターンロスの計算値。
（２）本変形例に係る半導体装置の小信号時におけるインピーダンスを基準にして、本変形例に係る半導体装置の大信号におけるインピーダンスのリターンロスの計算値。
その結果、周波数１．６ＧＨｚでは、（１）比較例の半導体装置のリターンロスが９．１ｄＢに対して、本変形例に係る半導体装置の（２）のリターンロスは１２．４ｄＢであった。周波数２．１５ＧＨｚでは第１の実施形態に係る半導体装置１００の（１）のリターンロスが８．８ｄＢに対して、（２）本変形例に係る半導体装置のリターンロスは１０．２ｄＢであった。
このことから、本変形例に係る半導体装置は、第３の実施形態に係る半導体装置３００と同様に、帯域の両端で不整合の度合いが改善されていることがわかる。
なお、上記の例では、Ｌ２＝１３５ｐＨ、Ｃ２＝０．８８ｐＦ、Ｌ３＝１１０ｐＨ、Ｃ３＝３０ｐＦ、Ｃ４＝３３０ｐＦである。
周波数帯域の下限周波数、上限周波数は、Ｌ２、Ｃ２、Ｌ３、Ｃ３のパラメータ値を選択することで変更することができる。
以上のように、本変形例に係る半導体装置は、第３の実施形態に係る半導体装置３００と比較して、キャパシタ１１７がダイオードＤ１と直列に設けられている。
これにより、携帯電話等の移動体通信機器のセットで用いられる電力増幅器において、ＬＣ高域通過型整合回路を付加してカソード端子電圧Ｖｋへの印加電圧を切り替えることにより、大信号動作時の利得ができる限り高い状態で広帯域動作が可能となる。
言い換えると、本変形例に係る半導体装置は、第３の実施形態に係る半導体装置３００と同様に、カソード端子電圧Ｖｋを調整することにより、ダイオードＤ１の容量を調整することができる。よって、本変形例に係る半導体装置は、第３の実施形態に係る半導体装置３００と同様に、動作周波数に応じてカソード端子電圧Ｖｋを調整することにより、広帯域で動作する場合であっても、線形利得の低下を抑制できる。
なお、上記の構成は、第２の実施形態に係る半導体装置２００に対しても適用可能である。
また、上記では、カソード端子に制御電圧を印加し、アノード端子を接地電位に接続した上で、カソード端子には正の制御電圧を印加している。カソード端子とアノード端子を入れ替えて、カソード端子が接地電位となるようにする場合も、負の制御電圧をアノード端子に印加することで適用可能となる。
（第４の実施形態）
本実施形態に係る半導体装置は、第３の実施形態に係る半導体装置３００と比較して、半導体チップ１０１の出力電力を検波する検波回路と、検波回路の検波結果に基づいてカソード端子電圧Ｖｋを生成し、バイアス印加用パッド１１９に印加するバイアス電圧生成部とを備える。
図２１は、第４の実施形態に係る、出力電力検波回路を備えた半導体装置の構成を示す回路図である。
携帯電話等の移動体通信機器では、伝送する情報量（伝送レート）に応じて高周波出力信号の変調の種類を選択される。この変調の種類により送信用電力増幅器の出力レベルの動作点が異なる。以前のアナログ高周波信号の場合では、ほぼ効率が最大となる飽和出力レベルで動作させることが可能であった。これに対し、最近では、ディジタルの高周波変調波信号を扱うのが主流であるため、低歪な特性を得ることが求められる。これを実現するために、飽和出力点からバックオフした線形性の良い出力レベルで動作するように電力増幅器を制御することが必要である。また、このバックオフのレベルは変調により異なる。
上述したように、大信号動作時にはＲｄｓの減少、Ｃｄｓの増加により、最適出力インピーダンスが低インピーダンスにシフトする。これにより、電力増幅器の出力レベルに応じて最適出力インピーダンスは変動してしまう。
本実施形態に係る半導体装置では、第３の実施形態で述べたダイオードを装荷する構成を適用することで、電力増幅器の所望の出力レベルにおいて、大出力動作時と小出力動作時のインピーダンスの差が小さくなるように調整することができる。
具体的には、本実施形態に係る半導体装置４００Ａは、電力増幅器、すなわちＧａＮ系ＨＦＥＴと、この電力増幅器の高周波出力信号の出力レベルを検波する検波回路と、検波回路の出力値に基づいてダイオードＤ１に印加するバイアス電圧を発生する制御信号部と、制御信号部で生成される制御信号をダイオードＤ１にバイアス印加する機構を備えている。つまり、制御信号は第３の実施形態におけるカソード端子電圧Ｖｋに対応する。
これにより、ＧａＮ系ＨＦＥＴの高周波出力信号の出力レベルに応じて、ダイオードＤ１に印加するバイアス電圧を調整することにより、（式１）に示すリアクタンス成分の値を可変にすることができる。
図２１に示す本実施形態に係る半導体装置４００Ａにおいて、電力増幅器３０１の入力側には送信波信号が与えられ、その電力増幅器３０１の出力は方向性結合器３２０の主線路３０２を介して送信される。このような主線路３０２と共に方向性結合器３２０を構成する副線路３０３の一方の端子は抵抗素子３０４の一方の端子に接続される。抵抗素子３０４の他方の端子は、キャパシタ３０５を介して接地され、インダクタ３０６を介してバイアス回路３０７の出力に接続される。
また、副線路３０３の他方の端子はダイオード３０８のアノード端子に接続され、ダイオード３０８のカソード端子は、並列に接続されたキャパシタ３０９および抵抗素子３１０を介して接地され、制御部３１１を介して電力増幅器３０１の制御端子３１２に接続される。
電力増幅器３０１は、第３の実施形態に係る半導体装置３００がセラミックパッケージなどに実装された状態である。パッケージには高周波信号の入力端子、出力端子の２端子に加えて、第３の実施形態で述べたダイオードＤ１のカソード端子にカソード端子電圧Ｖｋを印加するための端子（以下、制御電圧印加用端子と記載）を設けておく。制御端子３１２は、この制御電圧印加用端子と接続され、ダイオードＤ１のカソード端子とバイアス印加用パッド１１９を介して電気的に接続されている。なお、電力増幅器３０１は、第３の実施形態に係る半導体装置３００に含まれる各素子（ＧａＮ系ＨＦＥＴ、インダクタＬ１〜Ｌ４、キャパシタＣ１〜Ｄ４及びダイオードＤ１等）からなる。
バイアス回路３０７は、ダイオード３０８の動作点を順方向電圧Ｖｆ以下の電圧に設定する。
また、副線路３０３は、主線路３０２に粗結合することにより、その主線路３０２を介して送信波信号の一部として得られるモニタ信号がダイオード３０８に入力される。
ダイオード３０８は、キャパシタ３０９および抵抗素子３１０により前述の動作点においてモニタ信号を整流し、その包絡線成分を抽出する。キャパシタ３０９と抵抗素子３１０は平滑回路として機能する。このようにして抽出された包絡線成分の瞬時値は、モニタ信号の電力（振幅）に対応する。
制御部３１１は、例えば、ミリ秒（＝１／（１０００ヘルツ））以下の周期で、その電力の過不足（規定の目標値に対する偏差）が是正される値に電力増幅器３０１のダイオードＤ１のカソード端子に印加する電圧を更新する。
制御部３１１には、動作周波数ごとにＧａＮ系ＨＦＥＴの入出力特性データと、入出力特性の各点におけるダイオードＤ１への印加電圧のデータをメモリに格納しておく。このデータはキャリブレーションなどを予め行うことにより取得しておく。
以上のように、本実施形態に係る半導体装置４００Ａは、電力増幅器３０１の出力電力を検波する方向性結合器３２０と、方向性結合器３２０の検波結果に基づいてカソード端子電圧Ｖｋを生成し、バイアス印加用パッド１１９に印加する制御部３１１とを備える。なお、方向性結合器３２０及び制御部３１１は、それぞれ、検波回路及びバイアス電圧生成部に相当する。
これにより、本実施形態に係る半導体装置４００Ａは、飽和出力点からバックオフした線形性の良い出力レベルで動作できる。また、このバックオフのレベルを制御部３１１で任意に設定することが可能であるので、ディジタル変調の変調方式に応じて適切に設定することにより、いずれの変調方式であっても低歪な特性を得ることができる。このような半導体装置４００Ａは、特に、高出力及び高利得のマイクロ波帯電力増幅器として有用である。
（第４の実施形態の変形例）
本変形例に係る半導体装置は、第４の実施形態に係る半導体装置４００Ａと比較して、検波回路が半導体チップ１０１の入力電力を検波する点が異なる。
図２２は、第４の実施形態の変形例に係る、入力電力検波回路を備えた半導体装置の構成を示す回路図である。
同図に示すように、本変形例に係る半導体装置４００Ｂは、図２１の第４の実施形態に係る出力電力検波回路を備えた半導体装置で説明した構成を電力増幅器３０１の入力側に設け、ＧａＮ系ＨＦＥＴに入力される高周波入力信号レベルに応じて、（式１）に示すリアクタンス成分の値を、ダイオードＤ１に印加するバイアス電圧を調整することにより、可変にすることができる。
つまり、本変形例に係る半導体装置４００Ｂは、電力増幅器３０１の入力電力を検波する方向性結合器３２０と、方向性結合器３２０の検波結果に基づいてカソード端子電圧Ｖｋを生成し、バイアス印加用パッド１１９に印加する制御部３１１とを備える。
これにより、本変形例に係る半導体装置４００Ｂは、可変リアクタンス素子として用いられるダイオードＤ１のバイアス電圧を、ＧａＮ系ＨＦＥＴの高周波入力信号レベルに応じて、可変にすることにより、高出力及び高利得を実現できる。このような半導体装置４００Ｂは、特に、高出力及び高利得のマイクロ波帯電力増幅器として有用である。
以上、本発明の実施形態及びその変形例に係る半導体装置について、各実施形態及び各変形例に基づいて説明したが、本発明は、これら実施形態及び変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態及び変形例に施したものや、異なる実施形態及び変形例における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
なお、上記第１〜第４の実施形態において、インダクタＬ２及びキャパシタＣ２により構成されるＬＣ高域通過型整合回路の場合と、インダクタＬ２、Ｌ３、キャパシタＣ２およびＣ３により構成されるＬＣ高域通過型整合回路の場合とについて説明したが、ＬＣ高域通過型整合回路についてインダクタおよびキャパシタの構成はその構成に限定されることはない。すなわち、ＬＣ高域通過型整合回路としてインダクタが２個でキャパシタが１個の場合でもよく、インダクタが１個でキャパシタが２個の場合でもよい。また、ＬＣ高域通過型整合回路としてインダクタが２個、キャパシタが３個の場合や、インダクタが３個、キャパシタが２個の場合、インダクタが３個以上、キャパシタが３個以上の場合でもよい。
また、上記第１〜第４の実施形態において、インダクタＬ１〜Ｌ３，キャパシタＣ１〜Ｃ３の値、配線長などの構造パラメータは、上記に限定されるものでなく、半導体装置の特性に応じて最適な値をとることができる。
また、半導体チップに形成される能動素子は、上記ＧａＮ系ＨＦＥＴに限らず、III族窒化物半導体（例えば、ＡｌＮ、ＡｌＧａＮ等）により形成されていればよい。
また、上記回路図に示す回路構成は、一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、トランジスタ、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
更に、本発明の主旨を逸脱しない限り、本実施形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明は、マイクロ波帯において用いられる半導体装置に関し、特に高出力電力増幅器として有用である。
１００，２００，３００，４００Ａ，４００Ｂ 半導体装置
１０１，２０１ 半導体チップ
１０２ ゲートパッド
１０３，２０３ ソースパッド
１０４ ドレインパッド
１０５ ゲート端子
１０６ ソース端子
１０７ ドレイン端子
１０８ 誘電体基板
１０９，１１０，２０７，５０１，１１０１ 配線パターン
１１１，１１７，２０６，３０５，３０９，５０５，Ｃ１，Ｃ２，Ｃ３，Ｃ４ キャパシタ
１１２，１１３，１１４，５０２，５０３，５０４ ボンディングワイヤ
１１５，３０８，Ｄ１ ダイオード
１１６ ＬＣ高域通過型整合回路
１１８ 接地用配線
１１９ バイアス印加用パッド
１５０ 領域
２０２ ゲート引出し配線
２０４ ドレイン引出し配線
２０５ スタブ用配線
２０８ オープンスタブ
３０１ 電力増幅器
３０２ 主線路
３０３ 副線路
３０４，３１０ 抵抗素子
３０６，Ｌ１，Ｌ２，Ｌ３，Ｌ４ インダクタ
３０７ バイアス回路
３１１ 制御部
３１２ 制御端子
３２０ 方向性結合器
８０１ 電界効果トランジスタ（ＦＥＴ）
８０２ 回路
９０１ トランジスタチップ
９０４ 金属線
９０６，９０７ パッド
９０８ 誘電体チップ
９１０ 出力用ストリツプ線路
１０９１ 突起部

Claims (6)

  1. 半導体素子と、前記半導体素子に隣り合って配置された誘電体基板と、前記半導体素子と前記誘電体基板とを接続する第１の配線及び第２の配線とを有し、
    前記誘電体基板は、表面に形成された第１の金属層および第２の金属層と、裏面に形成された接地金属層とを備え、
    前記半導体素子は、能動素子と、当該能動素子の出力端に接続された出力端子とを備え、
    前記第１の金属層は、前記第２の金属層よりも前記半導体素子の前記出力端子に近い位置に形成され、
    前記第１の金属層と前記接地金属層とで第１の容量素子が形成され、
    前記第２の金属層と前記接地金属層とで第２の容量素子が形成され、
    前記出力端子は、前記第１の配線を介して前記第１の金属層と電気的に接続され、前記第２の配線を介して前記第２の金属層と電気的に接続され、
    前記第１の配線と前記第１の容量素子とにより、動作周波数以上の信号を通過させる高域通過型整合回路が形成され、
    さらに、第１の電極と、接地された第２の電極とを有する第３の容量素子を備え、
    前記半導体装置は、さらに、前記第１の配線を介して、前記半導体素子の前記出力端子と前記容量素子の前記第１電極とを接続する第３の配線を備え、
    前記高域通過型整合回路は、さらに、前記第３の配線と前記第３の容量素子とを含む
    半導体装置。
  2. 半導体素子と、前記半導体素子に隣り合って配置された誘電体基板と、前記半導体素子と前記誘電体基板とを接続する第１の配線及び第２の配線とを有し、
    前記誘電体基板は、表面に形成された第１の金属層および第２の金属層と、裏面に形成された接地金属層とを備え、
    前記半導体素子は、能動素子と、当該能動素子の出力端に接続された出力端子とを備え、
    前記第１の金属層は、前記第２の金属層よりも前記半導体素子の前記出力端子に近い位置に形成され、
    前記第１の金属層と前記接地金属層とで第１の容量素子が形成され、
    前記第２の金属層と前記接地金属層とで第２の容量素子が形成され、
    前記出力端子は、前記第１の配線を介して前記第１の金属層と電気的に接続され、前記第２の配線を介して前記第２の金属層と電気的に接続され、
    前記第１の配線と前記第１の容量素子とにより、動作周波数以上の信号を通過させる高域通過型整合回路が形成され、
    さらに、第１の電極及び第２の電極を有する第３の容量素子と、ダイオードと、前記ダイオードのアノード及びカソードの一方にバイアス電圧を印加するための印加端子とを備え、
    前記ダイオードのアノード及びカソードの前記一方は前記第２の電極に電気的に接続され、
    前記ダイオードのアノード及びカソードの他方は接地され、
    前記第１の電極は、前記第１の配線に電気的に接続されている
    半導体装置。
  3. 前記印加端子は、前記半導体素子に形成された金属電極であるバイアス印加用パッドである
    請求項２記載の半導体装置。
  4. さらに、
    前記半導体素子の出力電力を検波する検波回路と、
    前記検波回路の検波結果に基づいて前記バイアス電圧を生成し、前記端子に印加するバイアス電圧生成部とを備える
    請求項２又は３に記載の半導体装置。
  5. さらに、
    前記半導体素子の入力電力を検波する検波回路と、
    前記検波回路の検波結果に基づいて前記バイアス電圧を生成し、前記端子に印加するバイアス電圧生成部とを備える
    請求項２又は３に記載の半導体装置。
  6. 前記能動素子は、III族窒化物半導体により形成されている
    請求項１〜５のいずれか１項に記載の半導体装置。
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