JP5439415B2

JP5439415B2 - Ｍｍｉｃ用パッケージ

Info

Publication number: JP5439415B2
Application number: JP2011044064A
Authority: JP
Inventors: 一考高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-01
Filing date: 2011-03-01
Publication date: 2014-03-12
Anticipated expiration: 2031-03-01
Also published as: JP2012182306A

Description

本発明の実施形態は、ＭＭＩＣ用パッケージに関する。

高い利得を得るために、トランジスタとその整合回路、バイアス回路から構成される増幅ユニットを一枚の半導体基板上に複数直列接続して形成する技術として、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）がある。

このようなＭＭＩＣは、パッケージ、基板の配線などのＭＭＩＣ外部と接続する際には、ワイヤボンディングを利用している。

米国特許第６，２０１，４５４号明細書米国特許第６，７５９，７４２号明細書

パッケージにＭＭＩＣをＡｕＳｎ半田等で実装するときには、ＡｕＳｎ表面の酸化皮膜破り、ＡｕＳｎをパッケージ表面とＭＭＩＣの裏面全体に馴染ませるために、ＭＭＩＣを前後左右にスライドさせるスクライブという作業が必要となる。スクライブのために、パッケージのキャビティーは、ＭＭＩＣよりも約１ｍｍ程度大きく形成されている。

パッケージに実装されたＭＭＩＣとパッケージ端子をボンディングワイヤで接続すると、ＭＭＩＣとパッケージ端子間に大きな隙間があるために、ボンディングワイヤの長さが長くなり、ボンディングワイヤの有するインダクタンス成分の値が増大する。

本実施の形態が解決しようとする課題は、チップサイズの大きい高周波部品（ＭＭＩＣ）とパッケージ端子間を接続する際のインダクタンスを抑制し、高周波特性を改善するＭＭＩＣ用パッケージを提供することにある。

本実施の形態に係るＭＭＩＣ用パッケージは、導体ベースプレートと、ＭＭＩＣ基板と、セラミック枠体と、パッケージ入力端子およびパッケージ出力端子と、結合用基板と、結合ラインとを備える。ＭＭＩＣ基板は、導体ベースプレート上に配置され、入力端子および出力端子を有する。セラミック枠体は、導体ベースプレート上に配置され、ＭＭＩＣ基板を囲む。パッケージ入力端子およびパッケージ出力端子は、セラミック枠体上に配置される。結合用基板は、ＭＭＩＣ基板とセラミック枠体との間の導体ベースプレート上に配置される。結合ラインは、結合用基板上に配置される。ここで、パッケージ入力端子と結合ライン間、および結合ラインと入力端子間とが接続されている。さらに、基板と、基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、基板上に配置され、ゲートフィンガー電極、ソースフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびソース端子電極と、基板上に配置され、ドレインフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したドレイン端子電極とを備えるトランジスタを搭載している。

第１の実施の形態に係るＭＭＩＣ用パッケージの模式的鳥瞰図。図１のＩ−Ｉ線に沿う模式的断面構造図。第１の実施の形態に係るＭＭＩＣ用パッケージの模式的平面図。（ａ）比較例に係るＭＭＩＣ用パッケージにおいて、ＭＭＩＣ基板とパッケージ入力端子との接続部分の詳細な模式的平面パターン構成例、（ｂ）図４（ａ）のボンディングワイヤの等価インダクタンスの説明図。（ａ）第１の実施の形態に係るＭＭＩＣ用パッケージにおいて、ＭＭＩＣ基板とパッケージ入力端子との接続部分の詳細な模式的平面パターン構成例、（ｂ）図５（ａ）のボンディングワイヤ１２・１４および結合用基板による等価回路の説明図。第１の実施の形態に係るＭＭＩＣ用パッケージに搭載された増幅器の模式的平面パターン構成図。第１の実施の形態に係るＭＭＩＣ用パッケージに搭載された増幅器の模式的回路ブロック構成図。第２の実施の形態に係るＭＭＩＣ用パッケージの模式的鳥瞰図。図８のＩＩ−ＩＩ線に沿う模式的断面構造図。第２の実施の形態に係るＭＭＩＣ用パッケージの模式的平面図。（ａ）第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１１（ａ）のＪ部分の拡大図。第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の構成例１であって、図１１（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の構成例２であって、図１１（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の構成例３であって、図１１（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の構成例４であって、図１１（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断構造図。第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の別の構成を表す模式的平面パターン構成図。

次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
第１の実施の形態に係るＭＭＩＣ用パッケージ１の模式的鳥瞰構造は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表される。また、第１の実施の形態に係るＭＭＩＣ用パッケージの模式的平面構成は、図３に示すように表される。

第１の実施の形態に係るＭＭＩＣ用パッケージ１は、図１〜図３に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置され、入力端子２４ａおよび出力端子２４ｂを有するＭＭＩＣ基板２４と、導体ベースプレート２００上に配置され、ＭＭＩＣ基板２４を囲むセラミック枠体１８０と、セラミック枠体１８０上に配置されたパッケージ入力端子２１ａおよびパッケージ出力端子２１ｂと、ＭＭＩＣ基板２４とセラミック枠体１８０との間の導体ベースプレート２００上に配置された結合用基板２５と、結合用基板２５上に配置された結合ライン２５ａとを備える。ここで、パッケージ入力端子２１ａと結合ライン２５ａ間、および結合ライン２５ａと入力端子２４ａ間とが接続される。

また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、結合用基板２５は、ＭＭＩＣ基板２４と同じ材質、同じ厚さを有する半導体基板で形成されている。

また、、パッケージ入力端子２１ａと結合ライン２５ａ間を接続するボンディングワイヤ１２と、結合ライン２５ａと入力端子２４ａ間を接続するボンディングワイヤ１４とを備える。さらに、出力端子２４ｂとパッケージ出力端子２１ｂ間を接続するボンディングワイヤ１６を備える。

また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、結合ライン２５ａは、例えば、５０オーム伝送線路で形成されていても良い。

また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａとパッケージ入力端子２１ａ間の距離は、出力端子２４ｂとパッケージ出力端子２１ｂ間の距離よりも大きく設定されていても良い。

また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、結合用基板２５は、入力端子２４ａとパッケージ入力端子２１ａ間に配置されている。

ここで、セラミック枠体１８０の厚さｔ１は、例えば、約０．５ｍｍであり、ＭＭＩＣ基板２４の厚さｔ３は、例えば、約０．０５ｍｍである。また、セラミック枠体１８０が搭載される部分の導体ベースプレート２００の厚さｔ２は、例えば、約０．５ｍｍである。また、ＭＭＩＣ基板２４が搭載される部分の導体ベースプレート２００の厚さは、ｔ１＋ｔ２−ｔ３で表され、約０．９５ｍｍである。

また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａ近傍のセラミック枠体１８０とＭＭＩＣ基板２４との距離は、約１．００ｍｍである。

また、入力端子２４ａとパッケージ入力端子２１ａ間に配置される結合用基板２５の寸法は、図２のＩ−Ｉ線方向において、約０．５ｍｍ、図２の紙面に垂直方向において、約１．００ｍｍである。

第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、結合用基板２５は、ＭＭＩＣ基板２４と同じ材料、同じ厚さで形成されている。このため、結合用基板２５上に配置される結合ライン２５ａの幅は、ＭＭＩＣ基板２４の入力端子２４ａと同じ線幅とすることができる。また、結合用基板２５上に配置される結合ライン２５ａは、グランド面および信号線面の高さをＭＭＩＣ基板２４のグランド面および信号線面の高さと同一とすることができる。

また、第１の実施の形態に係るＭＭＩＣ用パッケージ１に適用されるＭＭＩＣ基板２４などのチップサイズの大きい高周波部品のサイズは概ね３ｍｍ□程度である。ＭＭＩＣ基板２４は、半田もしくは接着剤で接合され、導体ベースプレート２００上に実装する際、気泡を追い出すためにスクラブを実施する必要がある。

ＭＭＩＣ基板２４をスクラブするために必要な隙間は、１ｍｍ程度である。このため、隙間を埋める結合用基板２５の信号伝達方向の長さは１ｍｍ程度で十分となる。ここで、信号伝達方向とは、パッケージ入力端子２１ａとＭＭＩＣ基板２４の入力端子２４ａを結ぶ方向であり、図１〜図２のＩ−Ｉ線方向である。結合用基板２５上にはマイクロストリップラインで形成される結合ライン２５ａを形成するため、結合用基板２５の幅は、約０．５ｍｍで十分である。また、結合用基板２５は寸法的に小さいほど、スクラブしやすい。

尚、第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、入力側もしくは出力側のいずれに結合用基板２５を配置可能である。ＭＭＩＣ基板２４は、パッケージ入力端子２１ａもしくはパッケージ出力端子２１ｂの何れかに寄せて配置可能であるため、隙間が開いた側に結合用基板２５を配置すれば良いからである。

但し、入力側で発生するロスと出力側で発生するロスは比率（デシベル）では同じだが、消失電力としては、伝送している電力が大きい出力側でのロスは入力側でのロスよりも大きくなる。このため、低消費電力化を図るためには、ＭＭＩＣ基板２４は、パッケージ出力端子２１ｂ側に寄せて配置し、隙間の生じた入力側に結合用基板２５を配置した方が良い。

尚、結合用基板２５は、多少のボイドを含んでいても問題はないので、スクラブは小さくても良い。結合用基板２５上には、結合ライン２５ａとなるマイクロストリップラインが配置され、発熱体を含まないので、気泡（ボイド）は問題とならないからである。

比較例に係るＭＭＩＣ用パッケージにおいて、ＭＭＩＣ基板２４とパッケージ入力端子２１ａとの接続部分の詳細な模式的平面パターン構成例は、図４（ａ）に示すように表され、図４（ａ）のボンディングワイヤＢＷ０の等価インダクタンスＬ_BWOの回路構成例は、図４（ｂ）に示すように表される。

一方、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、ＭＭＩＣ基板２４とパッケージ入力端子２１ａとの接続部分の詳細な模式的平面パターン構成例は、図５（ａ）に示すように表され、図５（ａ）のボンディングワイヤ１２・１４および結合用基板による等価回路の説明は、図５（ｂ）に示すように表される。

比較例に係るＭＭＩＣ用パッケージにおいては、セラミック枠体１８０上のパッケージ入力端子２１ａと入力端子２４ａ間を相対的に長いボンディングワイヤＢＷ０を用いて接続する必要がある。したがって、図４（ｂ）に示すように、パッケージ入力端子２１ａと入力端子２４ａ間には、相対的に大きな値の等価インダクタンスＬ_BW0が形成される。

一方、第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、セラミック枠体１８０上のパッケージ入力端子２１ａと入力端子２４ａ間を結合用基板２５上の結合ライン２５ａを介して接続している。すなわち、パッケージ入力端子２１ａと結合ライン２５ａ間を、比較例に比べ相対的に短いボンディングワイヤ１２を用いて接続することができる。また、結合ライン２５ａと入力端子２４ａ間を比較例に比べ相対的に短いボンディングワイヤ１４を用いて接続することができる。この結果、図５（ｂ）に示すように、パッケージ入力端子２１ａと入力端子２４ａ間には、ボンディングワイヤ１２の等価インダクタンスＬ_BWMと、結合ライン２５ａの特性インピーダンスＺo＝５０Ωラインと、結合ライン２５ａと入力端子２４ａ間の等価インダクタンスＬ１とが直列接続される。

尚、図４（ａ）および図５（ａ）において、信号ラインＳＬに接続される入力端子２４ａを挟み、接地端子Ｓ０・Ｓ０が配置されている。接地端子Ｓ０・Ｓ０は、ＶＩＡホールＳＣ０・ＳＣ０を介してＭＭＩＣ基板２４の裏面に配置された接地電極（図示省略）に接続されている。結果として、入力端子２４ａと、入力端子２４ａを挟む接地端子Ｓ０・Ｓ０によって、高周波プローブパッドが形成され、高周波プローブにより入力信号を検出可能である。尚、高周波プローブパッドの構成は一例であって、入力端子２４ａを挟む接地端子Ｓ０・Ｓ０は、配置されていなくても良い。

第１の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載された増幅器の模式的平面パターン構成例は、図６に示すように表される。図６の模式的平面パターン構成例は一例を表し、これに限るものではない。

また、第１の実施の形態に係るＭＭＩＣ用パッケージに搭載された増幅器の模式的回路ブロック構成例は、図７に示すように表される。

図６に示すように、第１の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載された増幅器において、入力信号電力は、電力分配器６によって分配され、トランジスタＱu1,Ｑd1によって増幅された信号電力は、電力分配器６１,６２によって分配されて、トランジスタＱu2・Qu3,Ｑd2・Qd3に入力される。トランジスタＱu2・Qu3で増幅された信号電力は、電力合成器８１によって合成され、トランジスタ,Ｑd2・Qd3で増幅された信号電力は、電力合成器８２によって合成される。電力合成器８１・８２の出力電力は、電力合成器８によって、合成された出力電力が得られる。ここで、各トランジスタのＱu1,Ｑu2,Ｑu3,Ｑd1,Ｑd2,Ｑd3の構成は、図１１〜図１６において説明する。

第１の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４上に搭載された増幅器の模式的回路ブロック構成例は、図７に示すように、パッケージ入力端子２１ａにボンディングワイヤ１２を介して接続される結合ライン２５ａと、結合ライン２５ａにボンディングワイヤ１４を介して接続される入力端子２４ａと、入力端子２４ａに接続された増幅ユニット２０と、増幅ユニット２０に接続された出力端子２４ｂと、出力端子２４ｂにボンディングワイヤ１６を介して接続されるパッケージ出力端子２１ｂとを備える。ここで、入力端子２４ａ・出力端子２４ｂは、ＭＭＩＣ基板２４上の入力端子Ｐｉ・出力端子Ｐｏに対応する。

増幅ユニット２０は、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３と、トランジスタＱｕ１の入力側に接続された第２入力整合回路（MN-IN）１８ｉ・トランジスタＱｕ１の出力側に接続された第２出力整合回路（MN-OUT）１８ｏと、第２出力整合回路（MN-OUT）１８ｏに接続された電力分配器（ＰＤ）６１と、電力分配器（ＰＤ）６１に接続され、トランジスタＱｕ２の入力側に接続された第２入力整合回路（MN-IN）１９ｉ・トランジスタＱｕ２の出力側に接続された第２出力整合回路（MN-OUT）１９ｏと、電力分配器（ＰＤ）６１に接続され、トランジスタＱｕ３の入力側に接続された第２入力整合回路（MN-IN）１９ｉ・トランジスタＱｕ３の出力側に接続された第２出力整合回路（MN-OUT）１９ｏと、２つの第２出力整合回路（MN-OUT）１９ｏの出力を合成する電力合成器（ＰＣ）８１とを備える。

第１の実施の形態に係るＭＭＩＣ用パッケージ１によれば、結合用基板２５を備えることにより、ボンディングワイヤによる外部との接続でボンディングワイヤの長さに影響されずに、高周波特性を改善することができる。

第１の実施の形態に係るＭＭＩＣ用パッケージ１によれば、結合用基板２５を備えることにより、入力端子２４ａとパッケージ入力端子２１ａとの接続でボンディングワイヤの長さに影響されずに、広帯域特性を得ることができる。

[第２の実施の形態]
第２の実施の形態に係るＭＭＩＣ用パッケージ１の模式的鳥瞰構造は、図８に示すように表され、図８のＩＩ−ＩＩ線に沿う模式的断面構造は、図９に示すように表される。また、第２の実施の形態に係るＭＭＩＣ用パッケージ１の模式的平面構成は、図１０に示すように表される。

第２の実施の形態に係るＭＭＩＣ用パッケージ１は、図８〜図１０に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置され、入力端子２４ａおよび出力端子２４ｂを有するＭＭＩＣ基板２４と、導体ベースプレート２００上に配置され、ＭＭＩＣ基板２４を囲むセラミック枠体１８０と、セラミック枠体１８０上に配置されたパッケージ入力端子２１ａおよびパッケージ出力端子２１ｂと、ＭＭＩＣ基板２４とセラミック枠体１８０との間の導体ベースプレート２００上に配置された結合用基板２６と、結合用基板２６上に配置された結合ライン２６ａとを備える。ここで、パッケージ入力端子２１ａと結合ライン２６ａ間、および結合ライン２６ａと入力端子２４ａ間とが接続される。

また第２の実施の形態に係るＭＭＩＣ用パッケージ１において、結合用基板２６は、セラミック枠体１８０と同じ材質、同じ厚さを有するセラミック基板で形成されている。

また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、パッケージ入力端子２１ａと結合ライン２６ａ間を接続するボンディングワイヤ１２と、結合ライン２６ａと入力端子２４ａ間を接続するボンディングワイヤ１４とを備える。

さらに、出力端子２４ｂとパッケージ出力端子２１ｂ間を接続するボンディングワイヤ１６を備える。

また、結合ライン２６ａは、例えば、５０オーム伝送線路で形成されていても良い。

また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａとパッケージ入力端子２１ａ間の距離は、出力端子２４ｂとパッケージ出力端子２１ｂ間の距離よりも大きく設定されていても良い。

また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、結合用基板２６は、入力端子２４ａとパッケージ入力端子２１ａ間に配置されている。

また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａ近傍のセラミック枠体１８０とＭＭＩＣ基板２４との距離は、約１．００ｍｍである。

また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａとパッケージ入力端子２１ａ間に配置される結合用基板２６の寸法は、図９のＩＩ−ＩＩ線方向において、約０．５ｍｍ、図２の紙面に垂直方向において、約１．００ｍｍである。

第２の実施の形態に係るＭＭＩＣ用パッケージ１においては、結合用基板２６は、セラミック枠体１８０と同じ材料、同じ厚さで形成されている。このため、結合用基板２６上に配置される結合ライン２６ａの幅は、セラミック枠体１８０上のパッケージ入力端子２１ａと同じ線幅とすることができる。また、結合用基板２６上に配置される結合ライン２６ａは、グランド面および信号線面の高さをセラミック枠体１８０上のパッケージ入力端子２１ａのグランド面および信号線面の高さと同一とすることができる。

また、第２の実施の形態に係るＭＭＩＣ用パッケージ１に適用されるＭＭＩＣ基板２４などのチップサイズの大きい高周波部品のサイズは概ね３ｍｍ程度である。ＭＭＩＣ基板２４は、半田もしくは接着剤で接合され、導体ベースプレート２００上に実装する際、気泡を追い出すためにスクラブを実施する必要がある。

ＭＭＩＣ基板２４をスクラブするために必要な隙間は、１ｍｍ程度である。このため、隙間を埋める結合用基板２６の長辺方向の長さは１ｍｍ程度で十分となる。結合用基板２６上にはマイクロストリップラインで形成される結合ライン２６ａを形成するため、結合用基板２６の幅は、約０．５ｍｍで十分である。また、結合用基板２６は寸法的に小さいほど、スクラブしやすい。

第１の実施の形態に係るＭＭＩＣ用パッケージの方が結合用基板２５の実装面がＭＭＩＣ基板２４と同じであるため、ＭＭＩＣ基板２４のスクラブがし易いが、第２の実施の形態に係るＭＭＩＣ用パッケージの形状においても、ＭＭＩＣ基板２４のスクラブは可能である。

第２の実施の形態に係るＭＭＩＣ用パッケージは、結合用基板２６を安価なセラミック基板で形成可能である。ここで、セラミック基板としては、酸化アルミニウム（Ａｌ₂Ｏ₃）、窒化アルミニウム（ＡｌＮ）、若しくは酸化ベリリウム（ＢｅＯ）などを適用可能である。

第１の実施の形態および第２の実施の形態に係るＭＭＩＣ用パッケージともに材料、厚さの不連続な箇所は、１箇所であるため、ＲＦ特性上同じ効果が期待できる。

（半導体素子構造）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０の模式的平面パターン構成の拡大図は、図１１（ａ）に示すように表され、図１１（ａ）のＪ部分の拡大図は、図１１（ｂ）に示すように表される。また、第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０の構成例１〜４であって、図１１（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成例１〜４は、それぞれ図１２〜図１５に示すように表される。

第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１２〜図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。

ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤが接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤが接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。

半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。

（構造例１）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０のＦＥＴセルの構成例１は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１２に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。

（構造例２）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０のＦＥＴセルの構成例２は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１３に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。

（構造例３）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０のＦＥＴセルの構成例３は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１４に示す構成例３では、ＨＥＭＴが示されている。

（構造例４）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０のＦＥＴセルの構成例４は、図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１５に示す構成例４では、ＨＥＭＴが示されている。

また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。

素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹⁴（ｉｏｎｓ／ｃｍ²）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。

素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ₂Ｏ₃）膜、酸化膜（ＳｉＯ₂）、酸窒化膜（ＳｉＯＮ）などで形成することができる。

ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。

なお、半導体装置１４０において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。

また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。

第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される別の半導体装置１５０の模式的平面パターン構成は、図１６に示すように、ＭＭＩＣ基板２４上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２３と、ＭＭＩＣ基板２４上に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇおよびソース端子電極Ｓと、ＭＭＩＣ基板２４上に配置され、ドレインフィンガー電極１２３の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したドレイン端子電極Ｄとを備える。図６若しくは図７に示された各トランジスタのＱu1,Ｑu2,Ｑu3,Ｑd1,Ｑd2,Ｑd3の模式的平面パターン構成は、図１６に対応している。

実施の形態に係るＭＭＩＣ用パッケージにおいては、５０オーム伝送線路を有する結合用基板を備えることにより、ＭＭＩＣ基板上の入力端子とパッケージ入力端子との接続でボンディングワイヤの長さに影響されずに、高周波特性を改善することができる。

実施の形態に係るＭＭＩＣ用パッケージにおいては、５０オーム伝送線路を備える結合用基板を備えることにより、ＭＭＩＣ基板との距離を短くすることができ、ボンディングワイヤのインダクタンス成分の影響を小さくすることができる。

本実施の形態によれば、ＭＭＩＣ回路などのチップサイズの大きい高周波部品とパッケージ端子間を接続するボンディングワイヤのインダクタンス成分を抑制するＭＭＩＣ用パッケージを提供することができる。

以上説明した実施形態によれば、比較的簡単な構成でボンディングワイヤの影響を抑え、高周波特性を改善したＭＭＩＣ用パッケージを提供することができる。

[その他の実施の形態]
実施の形態に係るＭＭＩＣ用パッケージを説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、実施の形態に係るＭＭＩＣ用パッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。

このように、ここでは記載していない様々な実施の形態などを含む。

１…ＭＭＩＣ用パッケージ
６、６１、６２…電力分配器（ＰＤ）
８、８１、８２…電力合成器（ＰＣ）
１２、１４、１６…ボンディングワイヤ
１８ｉ、１９ｉ…入力整合回路
１８ｏ、１９ｏ…出力整合回路
２０…増幅ユニット
２１ａ…パッケージ入力端子
２１ｂ…パッケージ出力端子
２４…ＭＭＩＣ基板
２４ａ…入力端子（Ｐｉ）
２４ｂ…出力端子（Ｐｏ）
２５、２６…結合用基板
２５ａ、２６ａ…結合ライン
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２、１２３…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
１４０、１５０…半導体装置（ＦＥＴ）
１８０…セラミック枠体
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ０、ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
Ｓ０…接地端子電極
ＳＬ…信号ライン
ＧＬ…入力パッド
ＤＬ…出力パッド
Ｌ_BWM、Ｌ１…等価インダクタンス

Claims

導体ベースプレートと、
前記導体ベースプレート上に配置され、入力端子および出力端子を有するＭＭＩＣ基板と、
前記導体ベースプレート上に配置され、前記ＭＭＩＣ基板を囲むセラミック枠体と、
前記セラミック枠体上に配置されたパッケージ入力端子およびパッケージ出力端子と、
前記ＭＭＩＣ基板と前記セラミック枠体との間の前記導体ベースプレート上に配置された結合用基板と、
前記結合用基板上に配置された結合ラインと
を備え、前記パッケージ入力端子と前記結合ライン間、および前記結合ラインと前記入力端子間とが接続されており、
基板と、
前記基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板上に配置され、前記ゲートフィンガー電極、前記ソースフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびソース端子電極と、
前記基板上に配置され、前記ドレインフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したドレイン端子電極と
を備えるトランジスタを搭載したことを特徴とするＭＭＩＣ用パッケージ。