JP2010135722A - 半導体装置 - Google Patents

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康 柏原
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Abstract

【課題】入出力整合回路とラインとを接続するワイヤの数を増やすことができる半導体装置を提供すること。
【解決手段】ＧａＡｓＦＥＴ１２及び、このＦＥＴ１２に接続される入出力整合回路１４−１、１４−２を有する半導体装置であって、入出力整合回路１４−１、１４−２にそれぞれ接続されるワイヤ接続部２４、及び外部回路にそれぞれ接続される入出力用リード１８−１、１８−２がそれぞれ接続されるリード接続部２５からなるライン１６−１、１６−２は、ワイヤ接続部２４のライン幅が、リード接続部２５のライン幅より広く形成されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、設計の自由度が高く、高出力を可能にする半導体装置に関する。
従来の半導体装置は、ベース基板上に枠体が形成され、その中に半導体チップ及び入出力用整合回路がそれぞれ載置されており、この枠体上に蓋部が配置されて内部が密閉されている。
このような半導体装置において、入出力用整合回路は、半導体チップの入力側と出力側とにそれぞれ形成され、半導体チップとワイヤで接続されている。また、これらの入出力用整合回路は、入出力用リードがそれぞれ接続されたラインにワイヤで接続されている。このラインの幅は、リードが接続される箇所とワイヤが接続される箇所とが等しいライン幅で形成されている（特許文献１、２等参照）。
上述の半導体装置において高出力電力を得る場合、ラインと入出力用整合回路とをそれぞれ接続するワイヤが許容できる電力を超えてしまい、ワイヤが溶断するという問題がある。この場合、ワイヤの数を増やすことでワイヤが許容できる電力を増やせば解決される。
しかし、従来の半導体装置においては、ワイヤの数はラインのライン幅によって制限されるため、ワイヤの数を増やすことは困難である。
また、高周波回路においてはワイヤのインピーダンスはワイヤの数によってきまる。ワイヤの数が制限されるとワイヤのインピーダンスが大きくなり整合が取りにくくなる。よって、従来の半導体装置を用いた高周波回路においては回路設計の自由度が低いという問題がある。
特開２００３−１１５７３２号公報 特開２００７−８１１２５号公報
本発明の課題は、入出力整合回路とラインとを接続するワイヤの数を増やすことができる半導体装置を提供することにある。
本発明の半導体装置は、ベース基板と、ベース基板上に設けられた半導体チップと、ベース基板上に設けられた誘電体基板と、誘電体基板上に設けられ、半導体チップと導体線によって接続された回路パターンと、ベース基板上に設けられた誘電体ブロックと、誘電体ブロック上に設けられ、回路パターンと接続するワイヤ接続部の幅が外部装置とリード線を介して接続するリード接続部の幅より広いラインと、を備える半導体装置を提供する。
本発明によれば、入出力整合回路とラインとを接続するワイヤの数を増やすことができる。従って、特に高周波において装置内部の入出力整合回路設計の自由度が高く、また、高出力を可能にする半導体装置を提供することができる。
第1の実施形態に係る半導体装置を示す上面図である。 図１の破線Ａ−Ａ´に沿った構造断面図である。 図１の破線Ｂ−Ｂ´に沿った構造断面図である。 第1の実施形態に係る半導体装置が有するラインの応用例を説明する要部拡大図である。 第1の実施形態に係る半導体装置が有するラインの応用例を説明する要部拡大図である。 第1の実施形態に係る半導体装置が有するラインの応用例を説明する要部拡大図である。 第1の実施形態に係る半導体装置が有するラインの応用例を説明する要部拡大図である。 第1の実施形態に係る半導体装置が有するラインの応用例を説明する要部拡大図である。 第1の実施形態に係る半導体装置が有するラインと回路パターンとの接続部の応用例を説明する要部拡大図である。 図1における第２の実施形態のＣの部分の拡大図である。 図５のＤ−Ｄ’線断面図である。 保護パターン４１Ａ及び保護パターン４１Ｂに防護壁４３を設けた場合の断面図である。 保護パターン４１Ａ及び保護パターン４１Ｂを辺Ｅ１、辺Ｅ２から離して設けた場合の断面図である。 保護パターン４１Ａ及び保護パターン４１Ｂの幅をリード接続部２５に沿って設けられる部位とワイヤ接続部２４に沿って設けられる部位とで変化させた場合の上面図である。 ワイヤ接続部２４のみにそって設けた保護パターンを示す図である。
以下に、本発明の一実施形態に係る半導体装置を、図面を参照して詳細に説明する。
（第1の実施形態）
図１は、本発明の実施形態に係る半導体装置を示す上面図である。また、図２Ａは、図１の破線Ａ−Ａ´に沿った構造断面図であり、図２Ｂは、図１の破線Ｂ−Ｂ´に沿った構造断面図である。ただし、図１においては、一部を省略して図示している。
図１に示すように、ベース基板１１上には電力増幅などに使用する半導体素子として、例えばＧａＡｓＦＥＴ１２が載置される。このＧａＡｓＦＥＴ１２の入出力部には、例えばセラミックで形成された第１の誘電体基板１３−１及び第２の誘電体基板１３−２が載置される。
第１の誘電体基板１３−１上には、第1の回路パターンである入力整合回路１４−１が形成される。また、第２の誘電体基板１３−２上には、第２の回路パターンである出力整合回路１４−２が形成される。入力整合回路１４−１とＧａＡｓＦＥＴ１２、及びＧａＡｓＦＥＴ１２と出力整合回路１４−２とは、それぞれ導体線である複数の第１の金ワイヤ１５で接続される。
入力整合回路１４−１は第1の導波路である入力用ライン１６−１の一端のワイヤ接続部２４と複数の第２の金ワイヤ１７で接続される。出力整合回路１４−２は第２の導波路である出力用ライン１６−２の一端のワイヤ接続部２４と複数の第２の金ワイヤ１７で接続される。
入力用ライン１６−１の他端は、外部回路（図示せず）に接続される入力用リード１８−１に接続される。出力用ライン１６−２の他端は、外部回路（図示せず）に接続される出力用リード１８−２に接続される。なお、入力用ライン１６−１、出力用ライン１６−２の例としては、ストリップラインまたはマイクロストリップラインがあげられる。
ベース基板１１上には、入力整合回路１４−１が形成された第１の誘電体基板１３−１、ＧａＡｓＦＥＴ１２、及び出力整合回路１４−２が形成された第２の誘電体基板１３−２を囲むように、金属製の枠体１９が形成される。図２Ａに示すように、枠体１９上には、金属製の蓋２０が配置され、これら枠体１９及び蓋２０により、全体が封止されている。
図２Ｂに示すように、金属製の枠体１９は側部の互いに対向する位置に凹部２１を有する。この凹部２１には、それぞれ例えばセラミック等の第１の誘電体ブロック２２−１が枠体１９の内部及び外部にはみ出すように形成される。
入力用ライン１６−１及び出力用ライン１６−２は、それぞれこれらの第１の誘電体ブロック２２−１の表面に形成される。入力用ライン１６−１及び出力用ライン１６−２の上には、例えばセラミック等の誘電体によって形成された第２の誘電体ブロック２２−２が形成される。
入力用ライン１６−１及び出力用ライン１６−２はワイヤ接続部２４のライン幅が、入出力用リード１８−１、１８−２がそれぞれ接続されるリード接続部２５のライン幅より広く形成される。ワイヤ接続部２４のライン幅は、金属製の枠体１９や誘電体側面の金属メッキ層に接触しなければ、任意に広く形成してよい。
本発明は、上述の実施形態に限定されるものではない。本発明に係る半導体装置が有する入力用ライン１６−１及び出力用ライン１６−２は、少なくともワイヤ接続部２４のライン幅が、リード接続部２５のライン幅より広く形成さていればよい。
例えば、上述の実施形態においては、枠体１９を境にワイヤ接続部２４のライン幅が、リード接続部２５のライン幅より広く形成される。
しかし、入力用ライン１６−１及び出力用ライン１６−２の形状は、これに限定されるものではなく、例えば図３Ａ乃至図３Ｅに示すような形状であってもよい。
図３Ａは、ワイヤ接続部２４のライン幅に等しいライン幅のライン１６１が枠体１９の内部から枠体１９の外部にまで形成された例である。反対に図３Ｂは、リード接続部２５のライン幅のライン１６２が枠体１９の外部から枠体１９の内部にまで形成された例である。
図３Ｃに示すように、ライン１６３のライン幅が、リード接続部２５からワイヤ接続部２４に向かって階段状に広がる形状であってもよい。図３Ｄに示すライン１６４のように、リード接続部２５からワイヤ接続部２４に向かってテーパ状に広がる形状であってもよい。図３Ｅに一例を示すように、ワイヤ接続部２４は櫛状に形成されてもよい。
図４に示すように、入力用ライン１６−１と入力整合回路１４−１、出力整合回路１４−２と出力用ライン１６−２は、例えば金箔２６からなる箔状の金属で接続されてもよい。第１のワイヤ１５、第２のワイヤ１７及び箔状を形成する金属は、アルミニウムであってもよい。
また、上述の半導体装置に含まれる半導体素子は、ＧａＡｓＦＥＴ１２に限定されるものではなく、ＧａＮＦＥＴであってもよく、その他、如何なる半導体素子であってもよい。さらに、半導体素子の数も、上述の実施形態の数に限定されるものではない。
また、上述の第１の誘電体基板１３−１、第２の誘電体基板１３−２及び、第１の誘電体ブロック２２−１、第２の誘電体ブロック２２−２は、それぞれセラミックに限定されるものではない。さらに、第１の誘電体基板１３−１、第２の誘電体基板１３−２上の回路パターンは、入力整合回路１４−１、出力整合回路１４−２に限定されるものではない。
以上述べたように、本実施形態に係る半導体装置において、入力用ライン１６−１及び、出力用ライン１６−２は、ワイヤ接続部２４のライン幅が、リード接続部２５のライン幅より広く形成さている。従って、入力用ライン１６−１及び、出力用ライン１６−２と入出力整合回路１４−１、１４−２とをそれぞれ接続する第２の金ワイヤ１７の数を増やすことが可能となる。また、第２の金ワイヤ１７で接続される箇所の耐電力を向上させることが可能となり、高出力化が可能となる。さらに、第２の金ワイヤ１７の数を増やすことが可能であるため、第２の金ワイヤ１７で接続される箇所のインダクタンスが低減される。
特に高周波回路ではインダクタンス低減により入力整合回路１４−１及び出力整合回路１４−２により整合させやすくなるので設計の自由度が増し、より効率的な入力整合回路１４−１及び出力整合回路１４−２を設計することが可能となる。
（第２の実施形態）
図５は、図1におけるＣの部分の拡大図である。本実施形態の第１の実施形態と異なる点は、第１の誘電体ブロック２２−１の上に保護パターンを形成する点である。
従来の半導体装置においては、第１の誘電体ブロック２２−１の側面を金属メッキする際に、メッキ用の金属が第１の誘電体ブロック２２−１の表面にはみ出して形成されることが多かった。このはみ出しはメッキ時に制御が不能であり、場所によってはみ出し幅が異なる。このため、入力用ライン１６−１及び出力用ライン１６−２との距離がまちまちになり、インピーダンスの制御が困難であった。
図５に示すように、本実施形態の半導体装置は、第１の誘電体ブロック２２−１の上に導体によって形成された保護パターン４１Ａ及び保護パターン４１Ｂを有する。保護パターン４１Ａ及び保護パターン４１Ｂは入力用ライン１６−１及び出力用ライン１６−２に接しないように設けられる。
保護パターン４１Ａ及び保護パターン４１Ｂは第１の誘電体ブロック２２−１の入力用ライン１６−１及び出力用ライン１６−２に接しない辺Ｅ１、辺Ｅ２に沿って設けられる。すなわち入力用ライン１６−１及び出力用ライン１６−２に沿って設けられる。保護パターン４１Ａ及び保護パターン４１Ｂは、第１の誘電体ブロック２２−１の側面の金属メッキ層が設けられる面に接する辺に沿って、すなわち図６に示す辺Ｅ１、辺Ｅ２に沿って設けられる。
保護パターン４１Ａ及び保護パターン４１Ｂは、第１の誘電体ブロック２２−１の側面の金属メッキ層の辺Ｅ１，辺Ｅ２の長さと等しく設けられる。
図５に示すように、第１の誘電体ブロック２２−１の側面の金属メッキ層４２Ａのはみ出し幅と金属メッキ層４２Ｂのはみ出し幅は必ずしも一致しない。
図６は図５のＤ−Ｄ’線断面図である。図６に示すように、保護パターン４１Ａのパターン幅Ｗ１、及び保護パターン４１Ｂのパターン幅Ｗ２は、第１の誘電体ブロック２２−１の側面の金属メッキ層４２Ａのはみ出し幅Ｌ１、金属メッキ層４２Ｂのはみ出し幅Ｌ２よりも広い。
保護パターン４１Ａのパターン幅Ｗ１と保護パターン４１Ｂのパターン幅Ｗ２とは等しくなくともよい。保護パターン４１Ａと入力用ライン１６−１又は出力用ライン１６−２との間の幅Ｓ１と、保護パターン４１Ｂと入力用ライン１６−１又は出力用ライン１６−２との間の幅Ｓ２とは等しくなくともよい。
入力用ライン１６−１又は出力用ライン１６−２が第１の誘電体ブロック２２−１の中心にない場合は、保護パターン４１Ａのパターン幅Ｗ１と保護パターン４１Ｂのパターン幅Ｗ２とを変えて、入力用ライン１６−１又は出力用ライン１６−２との間の幅Ｓ１と保護パターン４１Ｂと入力用ライン１６−１又は出力用ライン１６−２との間の幅Ｓ２とを等しくすることができる。
以上のように保護パターン４１Ａ、保護パターン４１Ｂを設けると、金属メッキ層４２Ａのはみ出し幅Ｌ１、金属メッキ層４２Ｂのはみ出し幅Ｌ２が制御できなくても保護パターン４１Ａと入力用ライン１６−１又は出力用ライン１６−２との間の幅Ｓ１及び保護パターン４１Ｂと入力用ライン１６−１又は出力用ライン１６−２との間の幅Ｓ２はそれぞれ定まるためインピーダンスの制御が可能となる。
図７は、保護パターン４１Ａ及び保護パターン４１Ｂに防護壁４３を設けた場合の断面図である。図７に示すように、防護壁４３は保護パターン４１Ａ及び保護パターン４１Ｂの表面に設けられる。防護壁４３は保護パターン４１Ａ及び保護パターン４１Ｂの入力用ライン１６−１及び出力用ライン１６−２側に設けられることが望ましい。防護壁４３の材質は、導体であっても誘電体であってもよい。
防護壁４３は保護パターン４１Ａ及び保護パターン４１Ｂの入力用ライン１６−１又は出力用ライン１６−２に対向する辺に沿って、この辺の長さだけ設けることが望ましい。防護壁４３の幅には制限がない。
防護壁４３は金属メッキ層のはみ出しを阻止するに十分な高さがあればよく、制限はない。
以上のように防護壁４３を設けることにより、金属メッキ層４２Ａ、金属メッキ層４２Ｂの保護パターン４１Ａ及び保護パターン４１Ｂからのはみ出しを防止することができる。
図８は、保護パターンを辺Ｅ１、辺Ｅ２から離して設けた場合の断面図である。図８に示すように、保護パターン４４Ａ及び保護パターン４４Ｂは辺Ｅ１、辺Ｅ２から離して設けてもよい。金属メッキ層と保護パターンが金属メッキ層のはみ出しによって接続されれば、離す幅には制限がない。
図９は、保護パターンの幅をリード接続部２５に沿って設けられる部位とワイヤ接続部２４に沿って設けられる部位とで変化させた場合の上面図である。
図９に示すように、保護パターンの幅をリード接続部２５に沿って設けられる部位４５Ａ，４５Ｂとワイヤ接続部２４に沿って設けられる部位４６Ａ，４６Ｂとで変化させることができる。
図１０は、ワイヤ接続部２４のみにそって設けた保護パターンを示す図である。図１０に示すように、保護パターンは辺Ｅ１、辺Ｅ２の一部のみに設けることもできる。この場合には、ワイヤ接続部２４に沿って保護パターンを設ける。
以上のように保護パターンを設けることにより、保護パターンと入力用ライン又は出力用ラインとの間の幅をそれぞれ等しくすることができるため、インピーダンスの制御がより容易になる。
以上述べたように、本実施形態の半導体装置は第１の誘電体ブロックの上に導体によって形成された保護パターンを有する。よって、本実施形態の半導体装置は、第１の誘電体ブロックの側面からのメッキ層のはみ出しの大小にかかわらずインピーダンスを制御できるという効果がある。
１１・・・ベース基板、１２・・・ＧａＡｓＦＥＴ、１３−１・・・第１の誘電体基板、１３−２・・・第２の誘電体基板、１４−１・・・入力整合回路、１４−２・・・出力整合回路、１５・・・第１の金ワイヤ、１６−１・・・入力用ライン、１６−２・・・出力用ライン、１６１〜１６４・・・ライン、１７・・・第２の金ワイヤ、１８−１・・・入力用リード、１８−２・・・出力用リード、１９・・・枠体、２０・・・蓋部、２１・・・凹部、２２−１・・・第１の誘電体ブロック、２２−２・・・第２の誘電体ブロック、２４・・・ワイヤ接続部、２５・・・リード接続部、２６・・・金箔、４１Ａ，４１Ｂ・・・保護パターン、４２Ａ，４２Ｂ・・・金属メッキ層、４３・・・防護壁、４４Ａ，４４Ｂ，４５Ａ，４５Ｂ，４６Ａ，４６Ｂ・・・保護パターン。

Claims (11)

  1. ベース基板と、
    前記ベース基板上に設けられた半導体チップと、
    前記ベース基板上に設けられた誘電体基板と、
    前記誘電体基板上に設けられ、前記半導体チップと導体線によって接続された回路パターンと、
    前記ベース基板上に設けられた誘電体ブロックと、
    前記誘電体ブロック上に設けられ、前記回路パターンと接続する接続部の幅が外部装置とリード線を介して接続する接続部の幅より広い導波路と、
    を備える半導体装置。
  2. 前記ワイヤ接続部は、櫛形状であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ワイヤ接続部は、テーパ構造であることを特徴とする請求項１に記載の半導体装置。
  4. 前記回路パターンと前記接続部とはワイヤにより接続されることを特徴とする請求項１に記載の半導体装置。
  5. 前記ワイヤは金により形成されることを特徴とする請求項４に記載の半導体装置。
  6. 前記回路パターンと前記接続部とは金属箔により接続されることを特徴とする請求項１に記載の半導体装置。
  7. 前記回路パターンは、整合回路であることを特徴とする請求項１に記載の半導体装置。
  8. 前記誘電体ブロックは、金属メッキ層の前記誘電体ブロック側面からのはみ出しを載せるための保護パターンをさらに備え、
    前記保護パターンは、
    導体によって形成され、前記導波路に接しないように、前記導波路に沿って、前記金属メッキ層に接続して設けられ、前記誘電体ブロックの金属メッキ層の長さ以上の長さを有し、前記金属メッキ層のはみ出し幅より広い幅を有することを特徴とする請求項１に記載の半導体装置。
  9. 前記保護パターンは、前記金属メッキ層のはみ出しを阻止する防護壁を備え、
    前記防護壁は、
    前記導波路に接しないように前記導波路に沿って設けられ、前記金属メッキ層の長さ以上の長さを有し、前記金属メッキ層のはみ出しを阻止するに十分な高さを有することを特徴とする請求項８に記載の半導体装置。
  10. 前記保護パターンが、金属メッキ層が設けられる面に接する辺との間に間隔をとって設けられることを特徴とする請求項８に記載の半導体装置。
  11. 前記保護パターンが、前記導波路と等間隔を保って設けられることを特徴とする請求項８に記載の半導体装置。
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