JP2012038837A

JP2012038837A - パッケージおよびその作製方法

Info

Publication number: JP2012038837A
Application number: JP2010175992A
Authority: JP
Inventors: Kazutaka Takagi; 一考高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-08-05
Filing date: 2010-08-05
Publication date: 2012-02-23

Abstract

【課題】応力が緩和され、クラックの発生が抑制されたパッケージおよびその作製方法を提供する。
【解決手段】導体ベースプレートと、導体ベースプレート上に配置された半導体装置と、半導体装置を内在し、導体ベースプレート上に配置された金属壁と、金属壁の入出力部に設けられた貫通孔と、貫通孔にはめ込まれ、かつ導体ベースプレート上に配置されたフィードスルー下層部と、貫通孔にはめ込まれ、かつフィードスルー下層部上に配置されたフィードスルー上層部とを備え、フィードスルー上層部の厚さを金属壁の厚さよりも厚く形成したパッケージおよびその作製方法。
【選択図】図１

Description

本発明の実施形態は、パッケージおよびその作製方法に関する。

従来から半導体素子をパッケージングした半導体装置として、樹脂封止型の半導体装置と気密封止型の半導体装置とが知られている。

樹脂封止型は、リードフレームに搭載した半導体素子をトランスファーモールドなどにより直接、樹脂内に埋め込んだ構造のものであり、コストが安い、大量生産に向いている、小型化が可能などの利点により広く採用されている。

気密封止型は、セラミックなど絶縁体からなる基体に搭載した半導体素子を中空で気密保持した構造のものであり、樹脂封止型の半導体装置に比べてコストは高くなるが、気密性に優れるため、高い信頼性が要求される場合に採用されている。

近年、半導体素子の大型化、高密度化および高集積化が進み、半導体素子の動作時に発生する発熱量が急激に増大してきた。

気密封止型の半導体装置においては、金属からなる放熱体の上に直接、半導体素子を搭載した気密封止型の半導体装置が知られている（例えば、特許文献１参照。）。

特開２０００−１８３２２２号公報

気密封止型のパッケージにおいて、アルミナ製の凸状のフィードスルーは、それを囲い込む金属外壁からの応力を受け、クラックが生じ、気密性を失うことがある。

一態様によれば、導体ベースプレートと、導体ベースプレート上に配置された半導体装置と、半導体装置を内在し、導体ベースプレート上に配置された金属壁と、金属壁の入出力部に設けられた貫通孔と、貫通孔にはめ込まれ、かつ導体ベースプレート上に配置されたフィードスルー下層部と、貫通孔にはめ込まれ、かつフィードスルー下層部上に配置されたフィードスルー上層部とを備えるパッケージが提供される。フィードスルー上層部の厚さを金属壁の厚さよりも厚く形成する。

実施の形態に係るパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成図。実施の形態に係るパッケージの模式的平面パターン構成図。実施の形態に係るパッケージの模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。実施の形態に係るパッケージの模式的断面構成であって、図２のＩＩ−ＩＩ線に沿う模式的断面構造図。実施の形態に係るパッケージの模式的断面構成であって、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。（ａ）実施の形態に係るパッケージの出力端子近傍のフィードスルー構造の模式的透視図、（ｂ）実施の形態に係るパッケージの出力端子近傍のフィードスルー構造の模式的鳥瞰図。（ａ）比較例に係るパッケージの出力端子近傍のフィードスルー構造の模式的透視図、（ｂ）比較例に係るパッケージの出力端子近傍のフィードスルー構造の模式的鳥瞰図。実施の形態に係るパッケージの出力端子近傍のフィードスルー構造の拡大された模式的断面構造図。実施の形態に係るパッケージの出力端子近傍の別のフィードスルー構造の拡大された模式的断面構造図。実施の形態に係るパッケージの出力端子近傍のさらに別のフィードスルー構造の拡大された模式的断面構造図。（ａ）実施の形態に係るパッケージに搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１１（ａ）のＪ部分の拡大図。実施の形態に係るパッケージに搭載される半導体装置の構成例１であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。実施の形態に係るパッケージに搭載される半導体装置の構成例２であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。実施の形態に係るパッケージに搭載される半導体装置の構成例３であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。実施の形態に係るパッケージに搭載される半導体装置の構成例４であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。

次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
（パッケージ構造）
実施の形態に係るパッケージを説明する模式的鳥瞰構成は、図１に示すように表される。図１（ａ）はメタルキャップ１０、図１（ｂ）はメタルシールリング１４ａ、図１（ｃ）は、金属壁１６、図１（ｄ）は、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成をそれぞれ表す。

実施の形態に係るパッケージは、図１に示すように、メタルキャップ１０と、メタルシールリング１４ａと、金属壁１６と、導体ベースプレート２００と、導体ベースプレート２００上に配置されたフィードスルー下層部２０と、フィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、フィードスルー下層部２０上に配置されたフィードスルー上層部２２とを備える。

（導体ベースプレート２００）
実施の形態に係るパッケージの導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。

（金属壁１６）
金属壁１６は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。

金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。

また、実施の形態に係るパッケージにおいて、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。

（メタルキャップ１０）
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。

金属壁１６上にメタルシールリング１４ａを介してメタルキャップ１０を配置する。

結果として、実施の形態に係るパッケージは、図１に示すように、金属壁１６と、金属壁１６上に配置されたメタルシールリング１４ａと、金属壁１６上にメタルシールリング１４ａを介して配置されたメタルキャップ１０とを備える。

実施の形態に係る半導体パッケージは、３ＧＨｚ以上の高周波特性を有する。このため、高周波数（すなわち３ＧＨｚを越える周波数）のデバイス及び構成部品用のパッケージとして適用可能である。

（平面パターン構成）
実施の形態に係るパッケージ１の模式的平面パターン構成は、図２に示すように表される。また、図２のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。

また、図２のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように表され、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図５に示すように表される。

実施の形態に係るパッケージ１の構成例は、図１〜図５に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４を内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６
の入出力部に設けられた貫通孔３４（図１（ｃ）参照）と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２とを備える。ここで、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成している。

すなわち、フィードスルー下層部２０とフィードスルー下層部２０上に配置されたフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、応力集中点Ｂ（フィードスルー上層部２２とフィードスルー下層部２０の重ね合わせエッジ）と応力発生源（金属壁１６）を離すことができ、応力が緩和され、応力集中点Ｂにおけるクラックの発生を抑制することができる。

また、後述する図９と同様に、フィードスルー下層部２０とフィードスルー上層部２２の重ね合わせエッジに補強部３０を更に備えていても良い。補強部３０は、フィードスルー下層部２０若しくはフィードスルー上層部２２と同一の材質、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ₂Ｏ₃）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。

すなわち、フィードスルー下層部２０とフィードスルー下層部２０上に配置されたフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２とフィードスルー下層部２０の重ね合わせエッジに補強部３０を形成して補強することにより、応力集中点の応力が緩和され、クラックの発生を抑制することができる。

例えば、補強部３０を設けることで、応力集中点Ｂにおける応力は、補強部３０を設けない構造に比べて、約１／２に低減可能である。

また、補強部３０は、焼成されたアルミナペーストから形成することも可能である。

また、実施の形態に係るパッケージ１は、図１〜図４に示すように、金属壁１６の入力部において、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された入力ストリップライン１９ａと、金属壁１６の出力部において、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された出力ストリップライン１９ｂとを備えていても良い。

また、実施の形態に係るパッケージ１は、図２〜図３に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８と、入力回路基板２６上に配置され、入力ストリップライン１９ａに接続された入力整合回路１７と、出力回路基板２８上に配置され、出力ストリップライン１９ｂに接続された出力整合回路１８と、半導体装置２４と入力整合回路１７を接続するボンディングワイヤ１２と、半導体装置２４と出力整合回路１８を接続するボンディングワイヤ１４とを備えていても良い。

また、実施の形態に係るパッケージ１は、図１、図３〜図５に示すように、金属壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備えていても良い。

（パッケージの作製方法）
実施の形態に係るパッケージの作製方法は、図１に示すように、導体ベースプレート２００を形成する工程と、導体ベースプレート２００上に半導体装置２４を形成する工程と、半導体装置２４を内在し、導体ベースプレート２００上に金属壁１６を形成する工程と、金属壁１６の入出力部に貫通孔３４を形成する工程と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上にフィードスルー下層部２０を形成する工程と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上にフィードスルー上層部２２を形成する工程とを有する。ここで、フィードスルー上層部２２の厚さＷ１を金属壁１６の厚さＷ２よりも厚く形成している。

また、図９〜図１０に示すように、フィードスルー下層部２０とフィードスルー上層部２２の重ね合わせエッジに補強部３０、３２を形成する工程を有していても良い。

或いは、図１および図９〜図１０に示すように、導体ベースプレート２００を形成する工程と、導体ベースプレート２００上に半導体装置２４を形成する工程と、半導体装置２４を内在し、導体ベースプレート２００上に金属壁１６を形成する工程と、金属壁１６の入出力部に貫通孔３４を形成する工程と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上にフィードスルー下層部２０を形成する工程と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上にフィードスルー上層部２２を形成する工程と、フィードスルー下層部２０とフィードスルー上層部２２の重ね合わせエッジに補強部３０、３２を形成する工程とを有していても良い。

補強部３２を形成する工程は、アルミナペーストを焼成する工程を採用しても良い。

さらに、実施の形態に係るパッケージ１の作製方法は、図１〜図４に示すように、金属壁１６の入力部において、フィードスルー下層部２０とフィードスルー上層部２２の間に入力ストリップライン１９ａを形成する工程と、金属壁１６の出力部において、フィードスルー下層部２０とフィードスルー上層部２２の間に出力ストリップライン１９ｂを形成する工程とを有していても良い。

さらに、実施の形態に係るパッケージ１の作製方法は、図２〜図３に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して入力回路基板２６および出力回路基板２８を形成する工程と、入力回路基板２６上に、入力ストリップライン１９ａに接続される入力整合回路１７を形成する工程と、出力回路基板２８上に、出力ストリップライン１９ｂに接続される出力整合回路１８を形成する工程と、半導体装置２４と入力整合回路１７を接続するボンディングワイヤ１２を形成する工程と、半導体装置２４と出力整合回路１８を接続するボンディングワイヤ１４を形成する工程とを有していても良い。

さらに、実施の形態に係るパッケージ１の作製方法は、図１、図３〜図５に示すように、金属壁１６上にメタルシールリング１４ａを形成する工程と、メタルシールリング１４ａ上にメタルキャップ１０を形成する工程と有していても良い。

（フィードスルー構造）
実施の形態に係るパッケージ１の出力端子近傍のフィードスルー構造の模式的透視構造は、図６（ａ）に示すように表され、模式的鳥瞰構造は、図６（ｂ）に示すように表される。一方、比較例に係るパッケージの出力端子近傍のフィードスルー構造の模式的透視構造は、図７（ａ）に示すように表され、模式的鳥瞰構造は、図７（ｂ）に示すように表される。

実施の形態に係るパッケージの構成例では、図６に示すように、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成している。これに対して、比較例に係るパッケージの構成例では、フィードスルー上層部２２の厚さと金属壁１６の厚さを等しく形成している。

比較例に係るパッケージの構成例では、図７に示すように、フィードスルー上層部２２の厚さと金属壁１６の厚さを等しく形成しているため、応力集中点Ｂ１、Ｂ２と応力発生源（金属壁１６）が近接している。これによって、応力集中点Ｂ１、Ｂ２に応力が集中し、クラックが発生し易い構造となっている。

これに対して、実施の形態に係るパッケージの構成例では、図６に示すように、フィードスルー下層部２０とフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、応力集中点と応力発生源（金属壁１６）を離すことができる。これによって、応力が緩和され、応力集中点におけるクラックの発生を抑制することができる。

実施の形態に係るパッケージの出力端子近傍のフィードスルー構造の拡大された模式的断面構造は、図８に示すように表される。図８において、各部の寸法は、例えば以下の通りである。金属壁１６の高さｔ１は、約０．５ｍｍ、フィードスルー上層部２２の高さｔ２は、約０．７ｍｍ、フィードスルー下層部２０と出力ストリップライン１９ｂの全体の高さｔ３は、約０．７ｍｍである。金属壁１６の厚さＷ１は、約０．３ｍｍ、フィードスルー上層部２２の厚さＷ２は、約０．７ｍｍ、フィードスルー下層部２０の厚さは、約２．１ｍｍである。金属壁１６の内側において、フィードスルー上層部２２とフィードスルー下層部２０エッジ間の距離ｄ１は、約０．５ｍｍ、金属壁１６の外側において、フィードスルー上層部２２とフィードスルー下層部２０のエッジ間の距離ｄ２は、約０．５ｍｍである。また、金属壁１６の外側において、フィードスルー上層部２２のエッジとＲＦ出力端子２１ｂのエッジとの距離ｄ０は、約０．２ｍｍである。同様に、図示は省略するが、金属壁１６の外側において、フィードスルー上層部２２のエッジとＲＦ入力端子２１ａのエッジとの距離ｄ０も、約０．２ｍｍである
また、金属壁１６のエッジとフィードスルー上層部２２のエッジとの距離[（Ｗ２−Ｗ１）／２]は、約０．２ｍｍである。このように、金属壁１６のエッジとフィードスルー上層部２２のエッジとの距離[（Ｗ２−Ｗ１）／２]を０．２ｍｍ程度離隔することによって、応力集中点Ｂにおける応力は約１／２にすることができる。

実施の形態に係るパッケージ１の出力端子近傍の別のフィードスルー構造の拡大された模式的断面構造は、図９に示すように表される。

実施の形態に係るパッケージ１は、図１〜図２および図９に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４を内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６の入出力部に設けられた貫通孔３４と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の重ね合わせエッジに配置された補強部３０とを備えていても良い。

補強部３０は、フィードスルー下層部２０若しくはフィードスルー上層部２２と同一の材質、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ₂Ｏ₃）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。

すなわち、フィードスルー下層部２０とフィードスルー下層部２０上に配置されたフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２とフィードスルー下層部２０の重ね合わせエッジに補強部３０を形成して補強することにより、応力集中点Ｂの応力が緩和され、クラックの発生を抑制することができる。

図９に示すように、補強部３０を設けることで、応力集中点Ｂにおける応力は、補強部３０を設けない構造に比べて、約１／２に低減可能である。

実施の形態に係るパッケージ１の出力端子近傍のさらに別のフィードスルー構造の拡大された模式的断面構造は、図１０に示すように表される。図１０においては、補強部３０は、焼成されたアルミナペーストから形成される例が示されている。焼成前にアルミナペースト注入部４０より、フィードスルー下層部２０とフィードスルー上層部２２の重ね合わせエッジにアルミナペーストを注入する。この場合、補強部３２は、メニスカス（テーパ）構造として形成される。なお、図１０においては、補強部３２は、フィードスルー下層部２０とフィードスルー上層部２２の重ね合わせエッジの両側に形成された例が示されているが、片側に形成されていても良い。

（半導体素子構造）
実施の形態に係るパッケージに搭載される半導体装置２４の模式的平面パターン構成の拡大図は、図１１（ａ）に示すように表され、図１１（ａ）のＪ部分の拡大図は、図１１（ｂ）に示すように表される。また、実施の形態に係るパッケージに搭載される半導体装置２４の構成例１〜４であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成例１〜４は、それぞれ図１２〜図１５に示すように表される。

実施の形態に係るパッケージに搭載される半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１１〜図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。

ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。

半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。

（構造例１）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例１は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１２に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。

（構造例２）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例２は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１３に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。

（構造例３）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例３は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１４に示す構成例３では、ＨＥＭＴが示されている。

（構造例４）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例４は、図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１５に示す構成例４では、ＨＥＭＴが示されている。

また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。

素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹⁴（ｉｏｎｓ／ｃｍ²）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。

素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ₂Ｏ₃）膜、酸化膜（ＳｉＯ₂）、酸窒化膜（ＳｉＯＮ）などで形成することができる。

ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。

なお、実施の形態に係るパッケージに搭載される半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。

また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。

実施の形態によれば、マイクロ波帯の半導体装置に適用可能な気密性が高いパッケージを提供することができる。

また、実施の形態によれば、２層のアルミナ基板からなる凸状フィードスルー２５において、フィードスルー上層部２２の厚みＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、応力集中点（フィードスルー上層部２２とフィードスルー下層部２０の重ね合わせエッジ）と応力発生源（金属壁１６）を離すことができ、応力が緩和され、クラックの発生が抑制されたパッケージを提供することができる。

また、実施の形態によれば、２層のアルミナ基板からなる凸状フィードスルー２５において、フィードスルー上層部２２とフィードスルー下層部２０の重ね合わせエッジを補強することにより、応力集中点の応力が緩和され、クラックの発生が抑制されたパッケージを提供することができる。

[その他の実施の形態]
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、実施の形態に係るパッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。

このように、ここでは記載していない様々な実施の形態などを含む。

１…パッケージ
１０…メタルキャップ
１１、１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０…絶縁層（凸上フィードスルー下層部）
２１ａ…ＲＦ入力端子
２１ｂ…ＲＦ出力端子
２２…凸状フィードスルー上層部
２４…半導体装置
２５…凸状フィードスルー
２６…入力回路基板
２８…出力回路基板
３０、３２…補強部
３４…貫通孔
４０…アルミナペースト注入部
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール

Claims

導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記半導体装置を内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と
を備え、前記フィードスルー上層部の厚さを前記金属壁の厚さよりも厚く形成したことを特徴とするパッケージ。
前記フィードスルー下層部と前記フィードスルー上層部の重ね合わせエッジに補強部を更に備えることを特徴とする請求項１に記載のパッケージ。
導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記半導体装置を内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の重ね合わせエッジに配置された補強部と
を備えることを特徴とするパッケージ。
前記補強部は、焼成されたアルミナペーストからなることを特徴とする請求項２または３に記載のパッケージ。
前記金属壁の入力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインと、
前記金属壁の出力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された出力ストリップライン
とを備えることを特徴とする請求項１〜４のいずれか１項に記載のパッケージ。
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板と、
前記入力回路基板上に配置され、前記入力ストリップラインに接続された入力整合回路と、
前記出力回路基板上に配置され、前記出力ストリップラインに接続された出力整合回路と、
前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
を備えることを特徴とする請求項５に記載のパッケージ。
前記金属壁上に配置されたメタルシールリングと、
前記メタルシールリング上に配置されたメタルキャップと
を備えることを特徴とする請求項６に記載のパッケージ。
前記半導体装置は、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜７のいずれか１項に記載のパッケージ。
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項８に記載のパッケージ。
導体ベースプレートを形成する工程と、
前記導体ベースプレート上に半導体装置を形成する工程と、
前記半導体装置を内在し、前記導体ベースプレート上に金属壁を形成する工程と、
前記金属壁の入出力部に貫通孔を形成する工程と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上にフィードスルー下層部を形成する工程と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上にフィードスルー上層部を形成する工程と
を有し、前記フィードスルー上層部の厚さを前記金属壁の厚さよりも厚く形成したことを特徴とするパッケージの作製方法。
前記フィードスルー下層部と前記フィードスルー上層部の重ね合わせエッジに補強部を形成する工程を有することを特徴とする請求項１０に記載のパッケージの作製方法。
導体ベースプレートを形成する工程と、
前記導体ベースプレート上に半導体装置を形成する工程と、
前記半導体装置を内在し、前記導体ベースプレート上に金属壁を形成する工程と、
前記金属壁の入出力部に貫通孔を形成する工程と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上にフィードスルー下層部を形成する工程と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上にフィードスルー上層部を形成する工程と、
前記フィードスルー下層部と前記フィードスルー上層部の重ね合わせエッジに補強部を形成する工程と
を有することを特徴とするパッケージの作製方法。
前記補強部を形成する工程は、アルミナペーストを焼成する工程からなることを特徴とする請求項１１たは１２に記載のパッケージの作製方法。
前記金属壁の入力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に入力ストリップラインを形成する工程と、
前記金属壁の出力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に出力ストリップラインを形成する工程
とを有することを特徴とする請求項１３に記載のパッケージの作製方法。
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して入力回路基板および出力回路基板を形成する工程と、
前記入力回路基板上に、前記入力ストリップラインに接続される入力整合回路を形成する工程と、
前記出力回路基板上に、前記出力ストリップラインに接続される出力整合回路を形成する工程と、
前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤを形成する工程と
を有することを特徴とする請求項１４に記載のパッケージの作製方法。
前記金属壁上にメタルシールリングを形成する工程と、
前記メタルシールリング上にメタルキャップを形成する工程と
を有することを特徴とする請求項１５に記載のパッケージの作製方法。