JP2010153547A - 高周波ｉｃパッケージ - Google Patents

Abstract

【課題】広帯域化および高周波化を図ることが可能な気密封止型表面実装用の高周波ＩＣパッケージを提供する。
【解決手段】ベース４上に表面実装し、金属フレーム１の内部に装着するＩＣチップの入出力線路部がコプレーナ線路構成で、かつ、気密封止用の蓋を備え、フィードスルー部用の誘電体ブロックを、上面および側面の全面が導電性材料によりメタライズされた上部誘電体ブロック２と上面の一部および側面の一部および底面の全面が導電性材料によりメタライズされた下部誘電体ブロック３とに分離し、下部誘電体ブロック３の上面にコプレーナ伝送線路３１を形成する。さらに、下部誘電体ブロック３の側面側の端部に形成したグランドＶＩＡにより、下部誘電体ブロック３の上面のメタライズからなるコプレーナ伝送線路３１用のグランド面と、下部誘電体ブロック３の底面に形成した底面メタライズ３３からなる底面グランドとを接続する。
【選択図】図１

Description

本発明は、高周波ＩＣパッケージに関し、特に、広帯域および高周波帯での使用を目的とした、気密封止型の表面実装用の高周波ＩＣパッケージに関するものである。

気密封止型表面実装用のＩＣパッケージ（例えば、非特許文献１に記載の気密封止型表面実装用ＩＣパッケージ）は、一般的に、図１０に示すような構成からなっている。図１０は、従来の気密封止型表面実装用ＩＣパッケージの外観を示す外観図であり、コプレーナ入出力線路付ＩＣチップ１３を表面実装するＩＣパッケージとして形成されており、コプレーナ入出力線路付ＩＣチップ１３を内蔵する金属フレーム１１、コプレーナ入出力線路付ＩＣチップ１３と接続する伝送線路をフィードスルー部として有する誘電体ブロック１２、コプレーナ入出力線路付ＩＣチップ１３を表面実装し、かつ、グランド電位を与えるベース１４、気密封止するための蓋１５から構成されている。

図１０に示すような構成は、部品ごとに分割、作製してから組み立てるものであるので、削り出しで作製する一体型の構成と比較して、部品ごとの最適化により小型化を図り易く、また、部品の共用化の容易さや構成の簡易さから安価に製造することが可能であるという特徴を有しているが、パッケージの周波数特性から、広帯域化および高周波帯での使用が困難であった。

例えば、パッケージ側フィードスルー部とコプレーナ入出力線路付ＩＣチップ１３との間をワイヤボンディングにより接続しようとする場合、その構造から、該コプレーナ入出力線路付ＩＣチップ１３から離れたパッケージ側のフィードスルー部において、底面側の底面グランドと上面側のコプレーナ線路面グランドとが分離してしまうために、コプレーナ入出力線路付ＩＣチップ１３接続部において放射損失が生じたり、フィードスルー部内で別モードとカップリングすることにより伝送損失が生じたりすることになり、周波数特性が劣化してしまうという問題があった。

高周波用のＩＣチップは、一般に、高周波特性を確保するために、その入出力形状として、シグナル−グランドが同一平面にあるコプレーナ構造を採用することが多い。また、ＩＣチップ形状で高周波特性を評価する際、測定器より出力される被測定信号をＩＣチップに入力するためにプロービングを行うが、このとき、該被測定信号の高周波特性を劣化させないように、シグナル−グランドが同一平面にあるコプレーナ構造のプローブを用いることが多く、かかるコプレーナ構造のプローブを用いてＩＣチップ形状で高周波特性の評価を実施し易くするという観点からも、ＩＣチップ側の入出力線路にシグナル−グランドが同一平面にあるコプレーナ構造を採用することが多い。しかしながら、ＩＣチップ実装を行う際には、前述のような問題が生じていた。
"77-GHz-Band Surface Mount Ceramic Package"Kitazawa K，Koriyama S，Minamiue H，Fujii M(Kyocera Corp．，JPN)，IEEE Trans. of Microwave Theory and Techniques，Vol.48，No.9 pp1488-1491(2000.09)

従来の気密封止型表面実装用の高周波ＩＣパッケージにおいては、前述のように、誘電体ブロック部のＩＣ接続部における放射損失や、フィードスルー部内における別モードとのカップリング等により、特性が劣化し、特に、高周波信号を扱う際に、ＩＣパッケージの周波数特性が問題になり易く、広帯域および高周波帯における使用が困難であった。

本発明は、かかる問題を解決するためになされたものであり、広帯域化および高周波化を図ることが可能な気密封止型表面実装用の高周波ＩＣパッケージを提供することを、その目的としている。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、ベース上に表面実装され、金属フレームの内部に装着されるＩＣチップの入出力線路部がコプレーナ線路構成であり、かつ、フィードスルー部を形成する誘電体ブロックと気密封止用の蓋とを備えた気密封止型表面実装用の高周波ＩＣパッケージにおいて、前記誘電体ブロックが、上面および側面の全面が導電性材料によりメタライズされた上部誘電体ブロックと、上面にコプレーナ伝送線路が形成され、かつ、該上面が前記上部誘電体ブロックの底面と接し、かつ、該上面の一部および側面の一部および底面の全面が導電性材料によりメタライズされた下部誘電体ブロックと、からなり、さらに、前記下部誘電体ブロックの側面側の端部にグランドＶＩＡ（ビア）が形成されることにより、前記下部誘電体ブロックの上面の一部に形成されたメタライズからなる前記コプレーナ伝送線路用のグランド面と、前記下部誘電体ブロックの底面の全面に形成されたメタライズからなる底面グランドとが、前記グランドＶＩＡにより互いに接続されて、導通していることを特徴とする。

第２の技術手段は、ベース上に表面実装され、金属フレームの内部に装着されるＩＣチップの入出力線路部がコプレーナ線路構成であり、かつ、フィードスルー部を形成する誘電体ブロックと気密封止用の蓋とを備えた気密封止型表面実装用の高周波ＩＣパッケージにおいて、前記誘電体ブロックが、上面および側面の全面が導電性材料によりメタライズされた上部誘電体ブロックと、上面にコプレーナ伝送線路が形成され、かつ、該上面が前記上部誘電体ブロックの底面と接し、かつ、該上面の一部および側面の全面および底面の全面が導電性材料によりメタライズされた下部誘電体ブロックと、からなり、前記下部誘電体ブロックの上面の一部に形成されたメタライズからなる前記コプレーナ伝送線路用のグランド面と、前記下部誘電体ブロックの底面の全面に形成されたメタライズからなる底面グランドとが、前記下部誘電体ブロックの側面の全面に形成されたメタライズにより互いに接続されて、導通していることを特徴とする。

第３の技術手段は、ベース上に表面実装され、金属フレームの内部に装着されるＩＣチップの入出力線路部がコプレーナ線路構成であり、かつ、フィードスルー部を形成する誘電体ブロックと気密封止用の蓋とを備えた気密封止型表面実装用の高周波ＩＣパッケージにおいて、前記誘電体ブロックが、上面および側面の全面が導電性材料によりメタライズされた上部誘電体ブロックと、上面にコプレーナ伝送線路が形成され、かつ、該上面が前記上部誘電体ブロックの底面と接し、かつ、該上面の一部および側面の一部および底面の全面が導電性材料によりメタライズされた下部誘電体ブロックと、からなり、さらに、前記下部誘電体ブロックの側面の端部に、導電性材料を用いてメタライズされたブロック端メタライズが形成されることにより、前記下部誘電体ブロックの上面の一部に形成されたメタライズからなる前記コプレーナ伝送線路用のグランド面と、前記下部誘電体ブロックの底面の全面に形成されたメタライズからなる底面グランドとが、前記下部誘電体ブロックの側面の端部に形成された前記ブロック端メタライズにより互いに接続されて、導通していることを特徴とする。

第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載の気密封止型表面実装用の高周波ＩＣパッケージにおいて、前記上部誘電体ブロックの厚みが前記下部誘電体ブロックの厚みよりも厚く形成されていることを特徴とする。

本発明の気密封止型表面実装用の高周波ＩＣパッケージによれば、以下のごとき効果を奏することができる。

下部誘電体ブロックの側面側の端部にグランドＶＩＡ（ビア）を形成したり、下部誘電体ブロックの側面全面に導電性材料からなる側面メタライズを形成したり、下部誘電体ブロックの側面のブロック端に導電性材料からなるブロック端メタライズを形成したりすることにより、下部誘電体ブロックの上面に形成したコプレーナ伝送線路のグランドであるコプレーナ伝送線路グランドとベースと接触する下部誘電体ブロックの底面に形成した底面メタライズによる底面グランドとを、ＩＣ接続部の近傍で、すなわち、金属フレーム内に内蔵されるＩＣチップの直近で、接続することができ、コプレーナ伝送線路に伝送される信号に対するグランド（信号線グランド）が強化されて、コプレーナ伝送線路の信号の通過特性を向上させることができる。

さらに、上部誘電体ブロックの厚みを下部誘電体ブロックの厚みよりも厚く形成することにより、コプレーナ伝送モード以外の伝送モードを抑圧することができ、反射特性を向上させることができる。

つまり、本発明の気密封止型表面実装用の高周波ＩＣパッケージにおいては、図１０に示すような従来の高周波ＩＣパッケージにおいて問題となっている誘電体ブロック部のＩＣ接続部における放射損失や、フィードスルー部内における別モードへのカップリング等を改善することができる。具体的には、上部誘電体ブロックと下部誘電体ブロックとにより、コプレーナ伝送線路を囲むとともに、下部誘電体ブロック側面の全面またはブロック端におけるメタライズによるグランド強化、あるいは、下部誘電体ブロックの側面側の端部におけるグランドＶＩＡ接続によるグランド強化、さらには、上部誘電体ブロック厚を下部誘電体ブロック厚よりも厚く形成することによる放射損の軽減、等を可能とし、而して、気密封止型表面実装用ＩＣパッケージの周波数特性を広帯域化、高周波化することを可能としている。

以上の効果から、気密封止型表面実装用のＩＣパッケージの周波数特性が広帯域化、高周波化され、高周波信号の特性劣化が少ない高周波ＩＣパッケージを構成することが可能となる。

以下に、本発明に係る気密封止型表面実装用の高周波ＩＣパッケージの最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、特に、高周波信号を取り扱うＩＣチップを表面実装するための気密封止型表面実装用の高周波ＩＣパッケージに関するものであり、気密封止型表面実装用の高周波ＩＣパッケージの周波数特性を向上させるために、高周波ＩＣチップからの信号線を貫通させるためのフィードスルー部として誘電体ブロックを用い、かつ、該誘電体ブロックを上部誘電体ブロックと下部誘電体ブロックとに分割して、それぞれの底面と上面とを接した構造とすることにより、該誘電体ブロックによって前記信号線を構成するコプレーナ伝送線路が囲まれた構成からなる点に特徴を有している。

さらに、特に、高周波特性に大きな影響を与えるグランドを強化するために、コプレーナ伝送線路用のグランドと誘電体ブロックの底面グランドとを導通させるための配線、すなわち、下部誘電体ブロックの上面に形成したコプレーナ伝送線路用のグランドと、該下部誘電体ブロックの底面に形成した底面グランドとを、導通させるための配線（グランドＶＩＡや導電体材料による側面のメタライズ等）を施すとともに、コプレーナ伝送線路の信号線についても、コプレーナ伝送モード以外の伝送モードの発生を抑圧するために、上部誘電体ブロックの厚みを下部誘電体ブロックの厚みよりも厚く形成することにより、広帯域化、高周波化が可能な周波数特性が得られる構造とすることを特徴としている。

（第１の実施形態）
次に、本発明の各種の実施形態のうち、第１の実施形態について詳細に説明する。

図１は、本発明に係る気密封止型表面実装用の高周波ＩＣパッケージの第１の実施形態の構成例を示す構成図であり、特に、誘電体ブロック部（つまりＩＣパッケージのフィードスルー部）の構成例について詳細に示している。図１に示す高周波ＩＣパッケージは、コプレーナ構造の入出力線路部を有するＩＣチップを内蔵する金属フレーム１、気密封止するための図示していない蓋、上部誘電体ブロック２と下部誘電体ブロック３とからなり、図示するようなコプレーナ伝送線路３１を貫通させるためのフィードスルー部を形成する誘電体ブロック、ＩＣチップを表面実装し、かつ、グランド電位を与えるベース４を少なくとも含んで構成される。

金属フレーム１の内部に装着されるＩＣチップの入出力線路部は、前述のように、コプレーナ線路構成であり、前記誘電体ブロックの下部誘電体ブロック３の上面に形成されるコプレーナ伝送線路３１とワイヤボンディングによって接続される。下部誘電体ブロック３の上面に形成されるコプレーナ伝送線路３１の上には、前記誘電体ブロックの上部誘電体ブロック２の底面が接する形で配置されており、コプレーナ伝送線路３１は、上部誘電体ブロック２と下部誘電体ブロック３とからなる前記誘電体ブロックを貫通するように配置される。

また、下部誘電体ブロック３の側面側の端部には上面（表面）と底面（裏面）とをグランド接続するためのＶＩＡ（ビア）すなわちグランドＶＩＡ３４が形成されており、該グランドＶＩＡにより、下部誘電体ブロック３の底面側の底面グランドと上面側のコプレーナ伝送線路３１用のグランドであるコプレーナ伝送線路グランドとが接続されて互いが導通している。

次に、図１の第１の実施形態における誘電体ブロックの詳細な構造について図２を用いて説明する。図２は、図１に示す第１の実施形態における誘電体ブロックの詳細な構造を示す詳細図であり、該誘電体ブロックを展開した三面図を示している。つまり、図２（Ａ）は、上部誘電体ブロック２と下部誘電体ブロック３とからなる誘電体ブロック全体の上面図、側面図、底面図を示し、図２（Ｂ）は、上部誘電体ブロック２の上面図、側面図、底面図を示し、図２（Ｃ）は、下部誘電体ブロック３の上面図、側面図、底面図を示している。

誘電体ブロックは、図２（Ａ）に示すように、ＩＣチップを内蔵する金属フレーム１の側面の下側を囲むように形成された上部誘電体ブロック２と下部誘電体ブロック３とから成り、上部誘電体ブロック２は、図２（Ｂ）に示すように、上面の全面、側面の全面に、導電性材料を用いてメタライズが施されて、それぞれ、上面メタライズ２１、側面メタライズ２２を形成して、図２（Ａ）に示すように、いずれも、金属フレーム１と接触している。

一方、下部誘電体ブロック３は、上面にコプレーナ伝送線路３１を有しており、側面の一部、底面の全面には、導電性材料を用いてメタライズが施されて、それぞれ、側面メタライズ３２、底面メタライズ３３を形成して、図２（Ａ）に示すように、側面の側面メタライズ３２は、金属フレーム１に接触するとともに、上部誘電体ブロック２の側面メタライズ２２とも接触し、底面の底面メタライズ３３は、グランド電位を与える図１のベース４に接触し、底面グランドを形成している。

また、下部誘電体ブロック３の底面に形成されている底面メタライズ３３の底面グランドと、上面に形成されているコプレーナ伝送線路３１のグランドであるコプレーナ伝送線路グランドとは、図２（Ａ）、図２（Ｃ）に示すように、下部誘電体ブロック３の側面側の端部に形成されているグランドＶＩＡ３４すなわちエッジグランドＶＩＡを介して相互に接続されて導通状態になっている。

図１、図２に示すような第１の実施形態の高周波ＩＣパッケージの構成例によると、下部誘電体ブロック３の側面側の端部にグランドＶＩＡ３４を形成することにより、金属フレーム１内に内蔵されるＩＣチップの直近で、下部誘電体ブロック３の上面に形成したコプレーナ伝送線路３１用のグランドであるコプレーナ伝送線路グランドと底面に形成した底面メタライズ３３による底面グランドとを接続することができ、コプレーナ伝送線路３１に伝送される信号に対するグランドが強化されて、コプレーナ伝送線路３１の信号の通過特性を向上させることができる。

図３は、図２に示す第１の実施形態におけるグランドＶＩＡ３４の効果を説明するための特性図であり、エッジグランドＶＩＡつまりグランドＶＩＡ３４の有無によるコプレーナ伝送線路３１の通過特性の変化を示している。

図３のエッジグランドＶＩＡつまりグランドＶＩＡ３４がない場合に示すように、ＩＣチップとの接続部から数１００〜６００μｍ程度離れた位置でグランドが分離されることになり、６０ＧＨｚ帯などの高周波帯の周波数においては、他モードとのカップリングや、放射損が生じ、帯域特性が急激に劣化してしまう。特に、ワイヤボンディング接続を行うパッケージ端においては、パッケージ線路部とワイヤ部との間にインピーダンス不整合があるため、放射や反射が起こり易く、信号線のコプレーナ伝送線路３１に対して、グランド面を可能な限り直近に配置し、電界を安定させることが重要となる。

一方、図３のエッジグランドＶＩＡつまりグランドＶＩＡ３４がある場合に示すように、図２のようなグランドＶＩＡ３４が形成されていることにより、ＩＣチップとの接続部の直近で、コプレーナ伝送線路グランドが底面メタライズ３３による底面グランドつまりベース４のグランドと接続されるため、高周波帯の周波数における通過特性が大幅に向上し、帯域を拡大することができる。

（第２の実施形態）
次に、本発明の各種の実施形態のうち、第２の実施形態について詳細に説明する。

図４は、気密封止型表面実装用の高周波ＩＣパッケージの第２の実施形態における誘電体ブロックの詳細な構造を示す詳細図であり、図２にて説明した第１の実施形態の場合と同様、該誘電体ブロックを展開した三面図を示している。つまり、図４（Ａ）は、上部誘電体ブロック２と下部誘電体ブロック３とからなる誘電体ブロック全体の上面図、側面図、底面図を示し、図４（Ｂ）は、上部誘電体ブロック２の上面図、側面図、底面図を示し、図４（Ｃ）は、下部誘電体ブロック３の上面図、側面図、底面図を示している。ここで、本第２の実施形態における気密封止型表面実装用の高周波ＩＣパッケージの構成については、第１の実施形態として説明した図１と同様の構成である。ただし、本第２の実施形態においては、下部誘電体ブロック３の側面側の端部にはグランドＶＩＡが形成されていない。

図４に示す第２の実施形態における誘電体ブロックは、図２に示した第１の実施形態における誘電体ブロックの構造とは異なり、図４（Ａ）、図４（Ｃ）に示すように、下部誘電体ブロック３の側面側の端部に形成されていたグランドＶＩＡ３４を削除する代わりに、下部誘電体ブロック３の側面の一部ではなく側面の全面が、導電性材料を用いてメタライズが施されて、側面メタライズ３２Ａを形成している。側面全面に形成された該側面メタライズ３２Ａを介して、下部誘電体ブロック３の底面に形成されている底面メタライズ３３の底面グランド（つまり図１のベース４のグランドと導通している底面グランド）と、下部誘電体ブロック３の上面に形成されているコプレーナ伝送線路３１用のグランドであるコプレーナ伝送線路グランドと、が相互に接続されて導通状態になっている。つまり、図４（Ａ）に示すように、側面メタライズ３２Ａとして、下部誘電体ブロック３の側壁すべてが導電性材料を用いてメタライズされることにより、誘電体ブロックの側面の端辺において、上面のコプレーナ伝送線路グランドが、下部誘電体ブロック３の底面メタライズ３３つまり底面グランドと導通している状態になっている。

図４に示すような第２の実施形態の高周波ＩＣパッケージの構成例によると、下部誘電体ブロック３の側面全面を覆う側面メタライズ３２Ａを形成することにより、金属フレーム１内に内蔵されるＩＣチップの直近で、上面に形成したコプレーナ伝送線路３１用のグランドであるコプレーナ伝送線路グランドと底面の底面メタライズ３３による底面グランド（図１のベース４のグランドと導通している底面グランド）とを接続することができ、第１の実施形態の場合と同様、コプレーナ伝送線路３１に伝送される信号に対するグランドが強化されて、コプレーナ伝送線路３１の信号の通過特性を向上させることができる。

図５は、図４に示す第２の実施形態における側面メタライズ３２Ａの効果を説明するための特性図であり、側壁全面メタライズつまり下部誘電体ブロック３の側面全面を覆う側面メタライズ３２Ａの有無によるコプレーナ伝送線路３１の通過特性の変化を示している。

図５の側壁全面メタライズつまり下部誘電体ブロック３の側面全面を覆う側面メタライズ３２Ａがない場合に示すように、第１の実施形態として示した図３の場合と同様に、ＩＣチップとの接続部から数１００〜６００μｍ程度離れた位置でグランドが分離されることになり、６０ＧＨｚ帯などの高周波帯の周波数においては、他モードとのカップリングや、放射損が生じ、帯域特性が急激に劣化してしまう。

一方、図５の側壁全面メタライズつまり下部誘電体ブロック３の側面全面を覆う側面メタライズ３２Ａがある場合に示すように、図４のような側面メタライズ３２Ａが形成されていることにより、第１の実施形態として示した図３のグランドＶＩＡ３４がある場合と同様に、高周波帯の周波数における通過特性が大幅に向上し、帯域を拡大することができる。

（第３の実施形態）
次に、本発明の各種の実施形態のうち、第３の実施形態について詳細に説明する。

図６は、気密封止型表面実装用の高周波ＩＣパッケージの第３の実施形態における誘電体ブロックの詳細な構造を示す詳細図であり、図２にて説明した第１の実施形態の場合と同様、該誘電体ブロックを展開した三面図を示している。つまり、図６（Ａ）は、上部誘電体ブロック２と下部誘電体ブロック３とからなる誘電体ブロック全体の上面図、側面図、底面図を示し、図６（Ｂ）は、上部誘電体ブロック２の上面図、側面図、底面図を示し、図６（Ｃ）は、下部誘電体ブロック３の上面図、側面図、底面図を示している。ここで、本第３の実施形態における気密封止型表面実装用の高周波ＩＣパッケージの構成については、第１の実施形態として説明した図１と同様の構成である。ただし、本第３の実施形態においては、下部誘電体ブロック３の側面側の端部にはグランドＶＩＡが形成されていない。

図６に示す第３の実施形態における誘電体ブロックは、図２に示した第１の実施形態における誘電体ブロックの構造とは異なり、図６（Ａ）、図６（Ｃ）に示すように、下部誘電体ブロック３の側面側の端部に形成されていたグランドＶＩＡ３４を削除する代わりに、下部誘電体ブロック３の側面のブロック端には、導電性材料を用いてメタライズが施されて、ブロック端メタライズ３２Ｂを形成している。側面のブロック端に形成された該ブロック端メタライズ３２Ｂを介して、下部誘電体ブロック３の底面に形成されている底面メタライズ３３の底面グランド（つまり図１のベース４のグランドと導通している底面グランド）と、下部誘電体ブロック３の上面に形成されているコプレーナ伝送線路３１のグランドであるコプレーナ伝送線路グランドと、が相互に接続されて導通状態になっている。つまり、図６（Ａ）に示すように、ブロック端メタライズ３２Ｂとして、下部誘電体ブロック３の側面のブロック端が導電性材料を用いてメタライズされることにより、誘電体ブロック端において、上面のコプレーナ伝送線路グランドが、下部誘電体ブロック３の底面メタライズ３３つまり底面グランドと導通している状態になっている。

図６に示すような第３の実施形態の高周波ＩＣパッケージの構成例によると、下部誘電体ブロック３の側面のブロック端にブロック端メタライズ３２Ｂを形成することにより、金属フレーム１内に内蔵されるＩＣチップの直近で、上面に形成したコプレーナ伝送線路３１のグランドであるコプレーナ伝送線路グランドと底面の底面メタライズ３３による底面グランド（図１のベース４のグランドと導通している底面グランド）とを接続することができ、第１の実施形態の場合と同様、コプレーナ伝送線路３１に伝送される信号に対するグランドが強化されて、コプレーナ伝送線路３１の信号の通過特性を向上させることができる。

図７は、図６に示す第３の実施形態におけるブロック端メタライズ３２Ｂの効果を説明するための特性図であり、エッジメタライズつまり下部誘電体ブロック３の側面におけるブロック端のブロック端メタライズ３２Ｂの有無によるコプレーナ伝送線路３１の通過特性の変化を示している。

図７のエッジメタライズつまり下部誘電体ブロック３の側面におけるブロック端にブロック端メタライズ３２Ｂがない場合に示すように、第１の実施形態として示した図３の場合と同様に、ＩＣチップとの接続部から数１００〜６００μｍ程度離れた位置でグランドが分離されることになり、６０ＧＨｚ帯などの高周波帯の周波数においては、他モードとのカップリングや、放射損が生じ、帯域特性が急激に劣化してしまう。

一方、図７のエッジメタライズつまり下部誘電体ブロック３の側面におけるブロック端にブロック端メタライズ３２Ｂがある場合に示すように、図６のようなブロック端メタライズ３２Ｂが形成されていることにより、第１の実施形態として示した図３のグランドＶＩＡ３４がある場合と同様に、高周波帯の周波数における通過特性が大幅に向上し、帯域を拡大することができる。

（第４の実施形態）
次に、本発明の各種の実施形態のうち、第４の実施形態について詳細に説明する。

図８は、気密封止型表面実装用の高周波ＩＣパッケージの第４の実施形態における誘電体ブロックの詳細な構造を示す詳細図であり、図２にて説明した第１の実施形態の場合と同様、該誘電体ブロックを展開した三面図を示している。つまり、図８（Ａ）は、上部誘電体ブロック２と下部誘電体ブロック３とからなる誘電体ブロック全体の上面図、側面図、底面図を示し、図８（Ｂ）は、上部誘電体ブロック２の上面図、側面図、底面図を示し、図８（Ｃ）は、下部誘電体ブロック３の上面図、側面図、底面図を示している。ここで、本第３の実施形態における気密封止型表面実装用の高周波ＩＣパッケージの構成については、第１の実施形態として説明した図１と同様の構成である。

図８に示す第４の実施形態における誘電体ブロックは、図２、図４、図６にそれぞれ示した第１、第２、第３の実施形態における誘電体ブロックの構造について、図８（Ｂ）に示すように、上部誘電体ブロック２の厚みつまり上部誘電体ブロック厚ｔ_Ｕと下部誘電体ブロック３の厚みつまり下部誘電体ブロック厚ｔ_Ｌとの関係を、
ｔ_Ｕ＞ｔ_Ｌ
とすることにより、つまり、上部誘電体ブロック２の厚みを下部誘電体ブロック３の厚みよりも厚くすることにより、コプレーナ伝送モード以外の伝送モードが分離して発生することを抑圧することを可能とし、而して、反射特性を向上させることを可能としている例を示している。

ここで、上部誘電体ブロック２の厚みつまり上部誘電体ブロック厚ｔ_Ｕと下部誘電体ブロック３の厚みつまり下部誘電体ブロック厚ｔ_Ｌとの関係が、
ｔ_Ｕ≦ｔ_Ｌ
の関係になり、上部誘電体ブロック２の厚みが下部誘電体ブロック３の厚み以下になると、上部誘電体ブロック２と下部誘電体ブロック３とで囲まれる部分において、上部誘電体ブロック２の上面メタライズ２１の上部グランド面が下部誘電体ブロック３の上面に形成されているコプレーナ伝送線路３１に近接するため、コプレーナ伝送モード以外の伝送モードが誘起されてしまい、コプレーナ伝送線路３１の入出力端部において反射が生じて、その影響により、コプレーナ伝送線路３１の信号の通過特性が劣化してしまう。

このため、前述のように、上部誘電体ブロック２の厚みつまり上部誘電体ブロック厚ｔ_Ｕと下部誘電体ブロック３の厚みつまり下部誘電体ブロック厚ｔ_Ｌとの関係を
ｔ_Ｕ＞ｔ_Ｌ
として、上部誘電体ブロック２の厚みを下部誘電体ブロック３の厚みよりも厚くすることにすれば、コプレーナ伝送線路３１の入出力端部における反射特性を改善することができ、コプレーナ伝送線路３１の信号の通過特性を向上させることができる。

図９は、図８に示す第４の実施形態における上部誘電体ブロック厚ｔ_Ｕの効果を説明するための特性図であり、上部誘電体ブロック２の厚みつまり上部誘電体ブロック厚ｔ_Ｕと下部誘電体ブロック３の厚みつまり下部誘電体ブロック厚ｔ_Ｌとの関係を、
ｔ_Ｕ＝ｔ_Ｌ、ｔ_Ｕ＝２×ｔ_Ｌ、ｔ_Ｕ＝３×ｔ_Ｌ
と変化させた場合のコプレーナ伝送線路３１の通過特性の変化を示している。

図９に示すように、上部誘電体ブロック２の厚みを下部誘電体ブロック３の厚みよりも厚くすればするほど、コプレーナ伝送線路３１の入出力端部における反射を低減することができ、コプレーナ伝送線路３１の信号の通過特性を向上させることができる。

（本発明の実施形態による効果）
以上に詳細に説明したように、本発明の第１ないし第３の実施形態に係る気密封止型表面実装用のＩＣパッケージによれば、ＩＣチップの直近で、下部誘電体ブロック３の上面に形成される上面コプレーナ線路グランドと底面に形成される底面グランドとを接続することができ、信号線グランドが強化され、通過特性を向上させることができる。

さらに、本発明の第４の実施形態に係る気密封止型表面実装用のＩＣパッケージによれば、上部誘電体ブロック２の厚み（ｔ_Ｕ）を、下部誘電体ブロック３の厚み（ｔ_Ｌ）よりも厚くすることにより、コプレーナ伝送モード以外の伝送モードの発生を抑圧することができ、反射特性を向上させることができる。

以上の効果から、気密封止型表面実装用のＩＣパッケージの周波数特性が広帯域化、高周波化され、高周波信号の劣化が少ない高周波ＩＣパッケージを構成することが可能となる。

本発明に係る気密封止型表面実装用の高周波ＩＣパッケージの第１の実施形態の構成例を示す構成図である。 図１に示す第１の実施形態における誘電体ブロックの詳細な構造を示す詳細図である。 図２に示す第１の実施形態におけるグランドＶＩＡの効果を説明するための特性図である。 気密封止型表面実装用の高周波ＩＣパッケージの第２の実施形態における誘電体ブロックの詳細な構造を示す詳細図である。 図４に示す第２の実施形態における側面メタライズの効果を説明するための特性図である。 気密封止型表面実装用の高周波ＩＣパッケージの第３の実施形態における誘電体ブロックの詳細な構造を示す詳細図である。 図６に示す第３の実施形態におけるブロック端メタライズの効果を説明するための特性図である。 気密封止型表面実装用の高周波ＩＣパッケージの第４の実施形態における誘電体ブロックの詳細な構造を示す詳細図である。 図８に示す第４の実施形態における上部誘電体ブロック厚の効果を説明するための特性図である。 従来の気密封止型表面実装用ＩＣパッケージの外観図である。

符号の説明

１…金属フレーム、２…上部誘電体ブロック、３…下部誘電体ブロック、４…ベース、１１…金属フレーム、１２…誘電体ブロック、１３…コプレーナ入出力線路付ＩＣチップ、１４…ベース、１５…蓋、２１…上面メタライズ、２２…側面メタライズ、３１…コプレーナ伝送線路、３２…側面メタライズ、３２Ａ…側面メタライズ、３２Ｂ…ブロック端メタライズ、３３…底面メタライズ、３４…グランドＶＩＡ。

Claims (4)

1. ベース上に表面実装され、金属フレームの内部に装着されるＩＣチップの入出力線路部がコプレーナ線路構成であり、かつ、フィードスルー部を形成する誘電体ブロックと気密封止用の蓋とを備えた気密封止型表面実装用の高周波ＩＣパッケージにおいて、前記誘電体ブロックが、上面および側面の全面が導電性材料によりメタライズされた上部誘電体ブロックと、上面にコプレーナ伝送線路が形成され、かつ、該上面が前記上部誘電体ブロックの底面と接し、かつ、該上面の一部および側面の一部および底面の全面が導電性材料によりメタライズされた下部誘電体ブロックと、からなり、さらに、前記下部誘電体ブロックの側面側の端部にグランドＶＩＡ（ビア）が形成されることにより、前記下部誘電体ブロックの上面の一部に形成されたメタライズからなる前記コプレーナ伝送線路用のグランド面と、前記下部誘電体ブロックの底面の全面に形成されたメタライズからなる底面グランドとが、前記グランドＶＩＡにより互いに接続されて、導通していることを特徴とする気密封止型表面実装用の高周波ＩＣパッケージ。
2. ベース上に表面実装され、金属フレームの内部に装着されるＩＣチップの入出力線路部がコプレーナ線路構成であり、かつ、フィードスルー部を形成する誘電体ブロックと気密封止用の蓋とを備えた気密封止型表面実装用の高周波ＩＣパッケージにおいて、前記誘電体ブロックが、上面および側面の全面が導電性材料によりメタライズされた上部誘電体ブロックと、上面にコプレーナ伝送線路が形成され、かつ、該上面が前記上部誘電体ブロックの底面と接し、かつ、該上面の一部および側面の全面および底面の全面が導電性材料によりメタライズされた下部誘電体ブロックと、からなり、前記下部誘電体ブロックの上面の一部に形成されたメタライズからなる前記コプレーナ伝送線路用のグランド面と、前記下部誘電体ブロックの底面の全面に形成されたメタライズからなる底面グランドとが、前記下部誘電体ブロックの側面の全面に形成されたメタライズにより互いに接続されて、導通していることを特徴とする気密封止型表面実装用の高周波ＩＣパッケージ。
3. ベース上に表面実装され、金属フレームの内部に装着されるＩＣチップの入出力線路部がコプレーナ線路構成であり、かつ、フィードスルー部を形成する誘電体ブロックと気密封止用の蓋とを備えた気密封止型表面実装用の高周波ＩＣパッケージにおいて、前記誘電体ブロックが、上面および側面の全面が導電性材料によりメタライズされた上部誘電体ブロックと、上面にコプレーナ伝送線路が形成され、かつ、該上面が前記上部誘電体ブロックの底面と接し、かつ、該上面の一部および側面の一部および底面の全面が導電性材料によりメタライズされた下部誘電体ブロックと、からなり、さらに、前記下部誘電体ブロックの側面の端部に、導電性材料を用いてメタライズされたブロック端メタライズが形成されることにより、前記下部誘電体ブロックの上面の一部に形成されたメタライズからなる前記コプレーナ伝送線路用のグランド面と、前記下部誘電体ブロックの底面の全面に形成されたメタライズからなる底面グランドとが、前記下部誘電体ブロックの側面の端部に形成された前記ブロック端メタライズにより互いに接続されて、導通していることを特徴とする気密封止型表面実装用の高周波ＩＣパッケージ。
4. 請求項１ないし３のいずれかに記載の気密封止型表面実装用の高周波ＩＣパッケージにおいて、前記上部誘電体ブロックの厚みが前記下部誘電体ブロックの厚みよりも厚く形成されていることを特徴とする気密封止型表面実装用の高周波ＩＣパッケージ。

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