JP4188373B2 - 多層誘電体基板および半導体パッケージ - Google Patents

多層誘電体基板および半導体パッケージ Download PDF

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Description

本発明は、誘電体基板上にマイクロ波帯またはミリ波帯などの高周波帯で動作する半導体デバイスを搭載するための電磁シールドされた空間（以下、キャビティとする）を形成した多層誘電体基板および半導体パッケージに関するものである。
マイクロ波帯、ミリ波帯などの高周波帯で動作する高周波半導体デバイスが搭載される高周波パッケージにおいては、その耐環境性と、動作安定性を踏まえて、カバー、シールリング、接地導体などにより気密でかつ電気的にシールドされたキャビティ内に高周波半導体デバイスが搭載されることが多い。
しかし、カバーなどの部材により決定されるキャビティ寸法が自由空間伝搬波長の概略１／２あるいはその整数倍となる周波数帯において共振が発生し、キャビティ内の半導体デバイスの動作や伝送線路の特性が不安定になる。特に、ミリ波帯（３０ＧＨｚ〜３００ＧＨｚ）で動作する高周波半導体デバイスでは、デバイスの寸法と信号周波数に対応する伝搬波長の寸法が接近してくるため、デバイスを収納するためのキャビティの寸法が信号周波数に対応する伝搬波長の１／２以下とすることが困難となり、高次の共振モードが発生しやすい。特に、７６ＧＨｚ帯で動作するミリ波レーダにおいては、この周波数帯では自由空間伝搬波長が４ｍｍ程度となって、１〜３ｍｍ角の高周波回路を複数搭載するのに必要なキャビティの大きさが１０ｍｍ程度となるため、キャビティ共振が発生しやすい。
このようなキャビティ共振を抑制するために、特許文献１には、蓋体の裏面などのキャビティ内に面する部位に、電波吸収体や抵抗体膜を形成する従来技術が開示されている。
特開平８−１８３１０号公報
上記従来技術では、電波吸収体や抵抗体が付着された専用のカバーが必要になるので、抵抗体をカバーに接着するという二次的な組み立て作業が必要となって製造工程数が多くなり、製造コストが大きくなるとともに、カバー全体に抵抗体を塗布するので抵抗体の材料費が大きくなるという問題がある。また、電波吸収体や抵抗体をカバー裏面に付着させるための接着剤から高周波デバイスを汚染・侵食する不活性ガスを発生する恐れもある。さらに、抵抗体がキャビティ内の電界に垂直に配されているので、電磁波の吸収効率が良くないという問題がある。
本発明は、上記に鑑みてなされたものであって、電磁波の吸収効率を向上させることで、気密パッケージ内のキャビティ共振を抑制するとともに、製造工程の簡素化が可能で低コストの多層誘電体基板および半導体パッケージを得ることを目的とする。
上述した課題を解決し、目的を達成するために、第１の発明による多層誘電体基板は、誘電体基板上にキャビティを形成し、このキャビティ内に半導体デバイスを実装する多層誘電体基板において、前記キャビティ内の誘電体基板上に配される表層接地導体に形成した開口部と、誘電体基板内に形成され、前記開口部を介して前記キャビティと電気的に結合する、信号波の基板内実効波長の略１／４の奇数倍の長さを有するインピーダンス変成器と、誘電体基板内に形成され、信号波の基板内実効波長の略１／４の奇数倍の長さを有する先端短絡の誘電体伝送路と、前記インピーダンス変成器と誘電体伝送路との接続部における内層接地導体に形成された結合開口と、この結合開口に形成される抵抗体とを備えることを特徴とする。
第１の発明では、キャビティに結合する終端導波路を形成することで、擬似的にカバーのない開放状態と等価な状態を作り出し、キャビティ共振を抑制するようにしている。すなわち、この発明では、誘電体基板上に配される表層接地導体のキャビティ端部またはその端部周辺に開口部（表層接地導体の抜き）を形成するとともに、この開口部の先の誘電体基板内に信号波の基板内実効波長λｇの略１／４の奇数倍の長さを有するインピーダンス変成器を形成する。インピーダンス変成器の先端、すなわち開口部から基板の厚み方向へ略λｇ／４の奇数倍の長さとなる位置には、内層接地導体上に結合開口が形成され、この結合開口を覆うように抵抗体（印刷抵抗）が形成される。インピーダンス変成器の特性インピーダンスは、この抵抗体とキャビティのインピーダンスを変換する値に設定する。さらに、結合開口、すなわち抵抗体の先には、信号波の基板内実効波長λｇの略１／４の奇数倍の長さを有する先端短絡の誘電体伝送路が形成される。結合開口における電界分布は、誘電体伝送路の短絡負荷条件により開放となり、抵抗体はこの電界最大点に電界方向と平行に配している。
また第２の発明による多層誘電体基板は、誘電体基板上にキャビティを形成し、このキャビティ内に半導体デバイスを実装する多層誘電体基板において、前記キャビティ内の誘電体基板上に配される表層接地導体のキャビティ端部またはその端部周辺に形成した開口部と、前記誘電体基板内に形成され、前記開口部を介して前記キャビティと電気的に結合する、信号波の基板内実効波長の略１／４の奇数倍の長さを有する先端短絡の誘電体伝送路と、上記開口部に形成される抵抗体とを備えることを特徴とする。
第２の発明では、キャビティに結合する終端導波路を形成することで、擬似的に開放キャビティと等価な状態を作り出し、キャビティ共振を抑制するようにしている。すなわち、この発明では、誘電体基板上に配される表層接地導体のキャビティ端部またはその端部周辺に開口部（表層接地導体の抜き）を形成するとともに、この開口部の先の誘電体基板内に、キャビティと電気的に結合する、信号波の基板内実効波長の略１／４の奇数倍の長さを有する先端短絡の誘電体伝送路を形成するようにしている。開口部における電界分布は、誘電体伝送路の短絡負荷条件により開放となり、抵抗体はこの電界最大点に電界方向と平行に配している。
第１の発明によれば、インピーダンス変成器によって、キャビティ、すなわち中空導波管から抵抗負荷への反射の少ないインピーダンス変換が実現でき、かつ先端短絡の誘電体伝送路により、結合開口での電界は最大（開放点）となるため、上記信号周波数帯に対して、抵抗体の最大限の減衰・吸収効果を引き出せる。以上の終端条件によって、キャビティ共振を確実に抑制して半導体デバイスや伝送線路の安定動作を得ることができる。また、多層誘電体基板を製造中に、開口部、誘電体伝送路、抵抗体を一緒に作り込むことができ、二次的な組み立て作業を必要としないので、製造工程の簡素化、装置の低コスト化が可能となる。また、抵抗体を配する際に接着剤を使用しないので、高周波デバイスを汚染・侵食する不活性ガスが発生することもない。
また、第２の発明によれば、先端短絡の誘電体伝送路により、結合開口での電界は最大（開放点）となるため、上記信号周波数帯に対して、抵抗体の最大限の減衰・吸収効果を引き出せ、キャビティ共振を抑制して半導体デバイスや伝送線路の安定動作を得ることができる。
以下に、本発明にかかる多層誘電体基板および半導体パッケージの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
図１〜図３はこの発明にかかる半導体パッケージ１を示すものである。この発明は、任意の周波数帯で動作する半導体デバイス（半導体ＩＣ）が搭載された半導体パッケージに適用可能であるが、ここではマイクロ波帯、ミリ波帯などの高周波帯で動作する複数の高周波半導体デバイス（ＭＭＩＣ、以下高周波デバイスと略す）が搭載される半導体パッケージ１（以下、高周波パッケージという）に本発明を適用した場合を示している。半導体パッケージ１は、誘電体基板上に気密でかつ電気的に遮蔽されたキャビティを形成し、このキャビティ内に半導体デバイスを実装する多層誘電体基板２を備えて構成される。この半導体パッケージ１は、例えば、ＦＭ−ＣＷレーダに適用して好適である。
図１〜図３に示す高周波パッケージ１において、多層誘電体基板２上には、金属製の枠形状のシールリング４がハンダや銀ろうなどのろう材で接合され、さらにシールリング４上には蓋体としてのカバー５が溶接接合されている。図１の例ではシールリング４として、２つの貫通穴４ａ、４ｂが設けられた日の字型の枠体を示している。
シールリング４およびカバー５の接合によって、多層誘電体基板２上に設けられた複数の高周波デバイス３は気密封止される。また、シールリング４およびカバー５は、多層誘電体基板２上に設けられた複数の高周波デバイス３から外部への不要放射をシールドする。すなわち、シールリング４およびカバー５によって、多層誘電体基板２の表層の一部および高周波デバイス３を覆う電磁シールド部材を構成している。なお、電磁シールドの構成は、この限りではなく、多層誘電体基板２の表面や内層に設けられた後述する接地導体や接地された複数のビア等の他、様々な構成要素が含まれる。
図２，図３に示すように、多層誘電体基板２上には、高周波デバイス３を搭載するための１〜複数の凹部（以下、ＩＣ搭載凹部という）６が形成されている。ＩＣ搭載凹部は多層誘電体基板２の上位層（図の例では第１、第２層）に刳り貫き部を形成し、刳り貫き部はＩＣ搭載凹部６の側壁６ａによって囲まれる。ＩＣ搭載凹部の底面（刳り貫き部底面）には、その表面に接地導体１６が形成されている。ＩＣ搭載凹部６上には、複数の高周波デバイス３が収容され、高周波デバイス３は接地導体１６にハンダやろう材等の接合材（図示せず）で接合されている。
また、図３に示すように、シールリング４の２つの貫通穴４ａ、４ｂの内側には、それぞれＩＣ搭載凹部６が配置されている。シールリング４の２つの貫通穴４ａ、４ｂを画成するシールリング４´の下部には、フィードスルー７が設けられている。すなわち、上側のＩＣ搭載凹部６に収容された高周波デバイス３と下側のＩＣ搭載凹部６に収容された高周波デバイス３との間は、フィードスルー７およびマイクロストリップ線路８によって接続されている。フィードスルー７は、信号ピンあるいはマイクロストリップ線路を誘電体で覆うように構成され、これにより各ＩＣ搭載凹部６では気密状態を保持したまま、２つのＩＣ搭載凹部６間で高周波信号が伝送される。マイクロストリップ線路８は多層誘電体基板２の表層に配置され、フィードスルー７に接続されている。高周波デバイス３に設けられた導体パッドとマイクロストリップ線路８とは、ワイヤ１２００によって、ワイヤボンディング接続されている。
多層誘電体基板２の表層の接地導体１８は、多層誘電体基板２におけるＩＣ搭載凹部６の周囲に形成された複数のグランドビア（側壁グランドビアという）３０ａ、３０ｂにより、半導体デバイス実装面の接地導体１６と接続され、同電位となっている。グランドビア３０ｂは導体パッド１０（後述する）の周囲を囲んでいる。また、シールリング４の２つの貫通穴４ａ、４ｂの内周面側に沿って、図６で後述する他の複数のグランドビア（側壁グランドビアという）３０が配置され、接地導体１８と接続されて同電位となっている。
これら側壁グランドビア３０ａ、３０ｂ、３０の間隔は、不要波である高周波パッケージ１内にて使用する高周波信号の基板内実効波長λｇの１／２未満の値として設定しており、これによりＩＣ搭載凹部６の側壁６ａを介した多層誘電体基板２内部への不要波の進入を抑制し、上述したシールリング４、カバー５とにより立体的に電磁シールドを形成している。
シールリング４の内側の多層誘電体基板２の表層には、高周波デバイス３にＤＣバイアス電圧を供給したり、あるいは高周波デバイス３との間で制御信号（ＤＣ領域に近い低周波信号）、ＩＦ信号（中間周波数帯の信号）を入出力するための導体パッド（以下、内部導体パッドという）１０が設けられている。これらＤＣバイアス電圧、制御信号、ＩＦ信号を総称して、高周波デバイス３の「駆動制御信号」ということにする。高周波デバイス３側にも、駆動制御信号入出力パッド１１（以下、導体パッド）が設けられている。内部導体パッド１０と導体パッド１１とは、金などで構成されるワイヤ１２によってワイヤボンディング接続されている。なお、ワイヤ１２による接続に代えて、金属バンプあるいはリボンによってこれらの接続をとるようにしてもよい。
シールリング４の外側の多層誘電体基板２上には、外部端子としての複数の導体パッド（以下、外部導体パッドという）１５が設けられている。外部導体パッド１５は、多層誘電体基板２内に形成された、後述する信号ビア（信号スルーホール）及び内層信号線路を介して内部導体パッド１０とＤＣ的に接続されている。これらの外部導体パッド１５は、ワイヤ等を介して、図示しない、電源回路基板、制御基板などに接続される。
図４は、高周波パッケージ１の多層誘電体基板２内のビア構造（スルーホール構造）を示すものである。図４においては、ＤＣバイアス電圧、制御信号、インタフェース信号等の駆動制御信号が伝送される駆動制御信号用ビア（以下信号ビアという）４０は、白抜きで示し、グランドビア３０，３０ａ，３０ｂはハッチング付きで示している。
この場合、多層誘電体基板２は第１層〜第５層の５層構造を有しており、多層誘電体基板２の第１層および第２層の中央部が削除されることによって、前述のＩＣ搭載凹部６が形成されている。ＩＣ搭載凹部６の底面、すなわち第３層の表面には、表層接地導体としてのグランド面１６が形成されており、このグランド面１６に高周波デバイス３が搭載される。
前述したように、多層誘電体基板２上には、シールリング４が搭載され、さらにシールリング４上には蓋体としてのカバー５が設けられている。これらシールリング４およびカバー５は表層接地導体１６，１８と等電位となっている。このように、多層誘電体基板２上における高周波デバイス３の周囲は、シールリング４，カバー５によって気密のキャビティ３３が形成されており、このキャビティ３３は、シールリング４，カバー５などの電磁シールド部材と、グランド面１６，グランドパターン１８などの表層接地導体と、複数の側壁グランドビア３０ａ、３０ｂ、３０によって、電気的に外部と遮蔽されている。なお、複数の側壁グランドビア３０ａ、３０ｂの代わりに、ＩＣ搭載凹部６の側壁６ａをメタライズして側壁６ａにグランド面を形成するようにしてもよい。
グランドビア３０，３０ａ、３０ｂは、表層接地導体１８、多層誘電体基板２の下側に配置される接地体（図示せず）、あるいは多層誘電体基板２の内層に形成される内層接地導体３５に適宜接続されている。内層接地導体３５は、基本的には、ベタグランド層として全ての層間に、個別に設けられている。シールリング４の内側に配置される内部導体パッド１０は、１〜複数の信号ビア４０および１〜複数の内層信号線路４５を介してシールリング４の外側に配置される外部導体パッド１５（図４では図示せず）と接続されている。図４では、明示されていないが、信号ビア４０、内層信号線路４５の周囲には、誘電体を挟んで複数のグランドビア３０が配されており、これら複数のグランドビア３０と内層接地導体３５によるシールドによって、信号ビア４０、内層信号線路４５からの不要波の放射、周囲からの不要波の結合を抑制している。
つぎに、実施の形態１の要部について説明する。この実施の形態１においては、開口部５０，インピーダンス変成器６０，結合開口６５，先端短絡の誘電体伝送路８０および抵抗体７０から構成されるキャビティ共振抑制回路を多層誘電体基板２内に形成している。
多層誘電体基板２の表層（第１層）の表層接地導体としてのグランドパターン１８のキャビティ端部またはその端部周辺に開口部５０、すなわちグランドの抜きパターンを形成する。この開口部５０の先の多層誘電体基板２内に、開口部５０を介してキャビティ３３（すなわち中空導波管）と電気的に結合する、信号波の基板内実効波長λｇの略１／４の長さを有するインピーダンス変成器６０を形成する。このインピーダンス変成器６０は、内層接地導体３５と、複数のグランドビア３０と、これら内層接地導体３５および複数のグランドビア３０の内部に配される誘電体によって構成される。
開口部５０から基板の厚み方向へ略λｇ／４の長さの位置に配置される内層接地導体３５には、結合開口６５、すなわちグランドの抜きパターンが形成される。この結合開口６５を覆うように抵抗体（印刷抵抗）７０が形成される。さらに、結合開口６５の先には、信号波の基板内実効波長λｇの略１／４の長さを有する先端短絡の誘電体伝送路８０が形成される。この誘電体伝送路８０は、内層接地導体３５と、複数のグランドビア３０、３０ｄと、これら内層接地導体３５および複数のグランドビア３０の内部に配される誘電体によって構成されて、先端に短絡面（グランドビア３０ｄの配列される面）を有する誘電体導波路として機能する。誘電体伝送路８０における略λｇ／４の長さとは、図５に示すように、短絡先端のグランドビア３０ｄから結合開口６５までの距離Ｌ２である。また、インピーダンス変成器６０の略λｇ／４の長さとは、図５に示すように、開口部５０から結合開口６５までの距離Ｌ１である。なお、図５は図４と同一のものを示すので、説明上必要な箇所以外は、符号を省略している。
一方、半導体デバイスや伝送線路の安定動作を考えた場合、カバー５を除去した状態（開放状態）が、キャビティ内の不要共振がなく、理想的である。実施の形態１では、グランドパターン１８のキャビティ端部またはその端部周辺に開口部５０を形成し、その先の多層誘電体基板２にインピーダンス変成器６０、抵抗体７０を接続している。また、導波管では、開放端を実現することができないため、インピーダンス変成器６０に対して、誘電体伝送路８０を接続し、この先端短絡点から略λｇ／４の位置、すなわちインピーダンス変成器６０と誘電体伝送路８０の接続部である結合開口６５に抵抗体７０を設けている。すなわち、誘電体伝送路８０の先端短絡点から略λｇ／４の位置は、基板内実効波長λｇの信号波にとっては、電界が最大となる開放点（オープン点）となり、この開放点に抵抗体７０が設けられていることになる。上記の構成により、上記信号周波数帯に対して、効率よく減衰、吸収する終端器として動作し、キャビティ共振を抑制して半導体デバイスや伝送線路の安定動作を得ることができる。
キャビティ３３、インピーダンス変成器６０、誘電体伝送路８０に形成される電界分布は、図５の矢印に示すようになる。図において、抵抗体７０は、結合開口６５に形成される電界面に平行に配されることになる。このため、従来のように、キャビティに形成される電界に垂直に抵抗体を配した場合に比べ、極めて効率よく減衰、吸収することができる。
次に、共振抑圧回路の等価回路について図６を用いて説明する。インピーダンス変成器６０の特性インピーダンスＺ２は、キャビティ３３の特性インピーダンスをＺ０、抵抗体７０の抵抗値をＲとすると、Ｚ２＝（Ｚ０・Ｒ）1/2となるような（インピーダンス整合）値を選ぶ。このようなインピーダンス変成器６０を挿入した場合、キャビティ３３側の開口部５０に直接抵抗体７０を設けた場合に比べ、反射特性、すなわち抵抗体７０による減衰・吸収効果を改善することができる。
誘電体伝送路８０の特性インピーダンスＺ１は、理想的には抵抗体の終端インピーダンスＲと一致することが望ましいが、上述のように結合開口６５での開放条件が得られればよいため、上記の限りではない。また上記の共振抑圧回路の反射特性は、キャビティ３３（中空導波管）とインピーダンス変成器６０（誘電体伝送路）の誘電率差により高次モードのリアクタンス成分が発生し、インピーダンスの整合状態が変化するため、これを改善するために、インピーダンス変成器６０を構成する内層接地導体３５に、リアクタンスをキャンセルするアイリス（誘導性、容量性）などをいれてもよい。また、上記のリアクタンス分を打ち消すために、インピーダンス変成器６０の特性インピーダンスＺ２や実効長Ｌ１を補正して、共振抑圧回路全体の反射特性を改善してもよい。
図７は、図４に示す多層誘電体基板２内に形成される結合開口６５および抵抗体７０の平面図を示すものである。図７Ａは、多層誘電体基板２の面Ａ（図４の面Ａに対応、第４層パターンと４層ビア）の一部の状態を示すものであり、特に図３に示すＥ部詳細を示している。図７Ｂは多層誘電体基板２のキャビティ３３内の表面構造（図４の面Ｄに対応）の一例を示すものであり、特に図３に示すＥ部詳細を示している。図７Ｃ〜図７Ｅには、図７ＡのＦ部に対応する位置の詳細が示されており、図７Ｃは表層（図４の面Ｄの上面に対応）の状態を示しており、図７Ｄは面Ｃ（図４の面Ｃの上面に対応、第３層パターンと３層ビア）の状態を示しており、図７Ｅは面Ａ（図４の面Ａの上面に対応）の状態を示している。図７Ｆは多層誘電体基板２上の開口部５０の他の構成を示すものであり、図３に示すＥ部詳細の他の例を示している。
図７Ａ、図７Ｅに示す面Ａ（図４の面Ａに対応）においては、内層接地導体３５に対し結合開口６５が形成されており、この結合開口６５を抵抗体７０が覆っている。なお、図７Ｅ中では抵抗体７０の図示を省略している。図７Ａには、内層接地導体３５と、誘電体伝送路８０を構成する内側の複数のグランドビア３０と、誘電体伝送路８０の先端短絡点を構成する複数のグランドビア３０ｄが示されている。
図７Ｂ、図７Ｃに示す面Ｄ（表層）では、シールリング４の内周に沿ってろう付けされており、これにより接地導体１８にシールリング４が接合されている。シールリング４の内側の表層は接地導体１８で覆われており、開口部５０は接地導体１８のキャビティ３３の端部に形成されている。接地導体１８には開口部５０に近接して複数のグランドビア３０が配列され、下層に向かって基板積層方向にインピーダンス変成器６０を構成している。開口部５０は、シールリングの内周に沿って、全周に亘って設けられている。
図７Ｄに示す面Ｃ（図４の面Ｃに対応）においては、誘電体を挟んで複数のグランドビア３０が配列されており、これらによってインピーダンス変成器６０を構成している。
図７Ｆでは、開口部５０の別の形態を示している。この例では、開口部５０における、シールリング４に沿う方向の両端部に接地面導体１８が配置されて、開口部５０は、シールリング４の内周に沿って部分的に設けられている。このとき、開口部５０は、シールリング４のコーナ部を除く位置に配置されている。
図７に示すように、この場合、結合開口６５、抵抗体７０、および誘電体伝送路８０は、ＩＣ搭載凹部６の周囲４方に形成されている。ここでは、図示は省略するが、開口部５０およびインピーダンス変成器６０も同様に、ＩＣ搭載凹部６の周囲４方に形成されている。これらの構成要素（開口部５０、インピーダンス変成器６０、結合開口６５、抵抗体７０、および誘電体伝送路８０）は、図７Ａ、図７Ｂに示すように連続的に形成するようにしてもよいし、図７Ｆに示すように複数の区画に分割して形成するようにしてもよい。また、図７Ａ，図７Ｂのようにキャビティ３３内部全周ではなく、対象とする共振のモードに応じて、縦横のどちらか２辺や、縦横の１辺ずつ、あるいは縦横のいずれの１辺に設ける構成としてもよい。
開口部５０の配置位置は、シールリング４の内壁部近傍（キャビティ３３の側端部）あるいはシールリング４の内壁部から中心に向かって信号波の波長の略１／２の整数倍の長さを有する位置とするのが、望ましい。これは、キャビティ３３とインピーダンス変成器６０の導波管接続において、キャビティ３３に形成される定在波の短絡ポイントに、接続部、すなわち開口部５０を配置させるためである。すなわち、この開口部５０の最適位置は、シールリング４とカバー５と表層の接地導体１８によって形成されたキャビティ３３の寸法により決定される信号帯域の共振モードよって決まる。この共振により発生する定在波の短絡点に、上記の導波管接続部、すなわち開口部５０を配置するのが最も効果的なのである。
図８は、実施の形態１によるキャビティ３３内のアイソレーション特性などを示すものである。実線が実施の形態１によるアイソレーション特性を示し、破線が実施の形態１の開口部５０、インピーダンス変成器６０、結合開口６５、抵抗体７０、および誘電体伝送路８０を設けない従来の場合の特性を示し、一点鎖線がカバー５のない開放状態の特性を示している。
所望の周波数ｆ0に対して、一点鎖線で示すカバー５のない開放状態が、周波数０．８ｆ0〜１．２ｆ0でキャビティ共振のない、半導体デバイスや伝送線路が安定動作する理想的な状態である。実施の形態１の構成を設けない従来の場合は、破線で示すように、複数の周波数領域で、高次モードの共振が起こり、アイソレーション特性が急峻に劣化している。これに対し、実線で示す実施の形態１の構成では、信号周波数帯域では、カバー５を除去した状態とほぼ同じように、キャビティ共振がなく、半導体デバイスや伝送線路が安定動作するアイソレーション特性を得ることができる。
このように実施の形態１によれば、表層接地導体の開口部５０と、インピーダンス変成器６０により、キャビティ３３から抵抗体６０へのインピーダンス整合を実現し、かつ抵抗体６０は誘電体伝送路８０の電界最大となる開放点、すなわち結合開口６５上に電界に対して平行に配置されているので、信号周波数帯域では、電気壁のない終端条件を擬似的に作り出していることになる。この終端条件より、カバー５のない開放状態と同様に、共振モードを抑圧している。また、多層誘電体基板を製造中に、開口部、誘電体伝送路、抵抗体を一緒に作り込むことができ、二次的な組み立て作業を必要としないので、製造工程の簡素化、装置の低コスト化が可能となる。さらに、抵抗体を配する際に接着剤を使用しないので、高周波デバイスの侵食・汚染を起こす不活性ガスが発生することもない。
なお、実施の形態１において、誘電体伝送路８０の長さＬ２をλｇ／４の奇数倍の長さに設定するようにしてもよい。同様に、インピーダンス変成器６０の長さＬ１をλｇ／４の奇数倍の長さに設定するようにしてもよい。また、実施の形態１では、誘電体伝送路８０のλｇ／４の長さを多層誘電体基板２の１層分で確保するべく、多層誘電体基板２の水平方向の長さによって設定したが、多層誘電体基板２の厚み方向の長さでλｇ／４を確保するようにしてもよい。
また、誘電体伝送路８０の構成としては、図の例で示したように垂直あるいは水平方向に構成する矩形の誘電体導波路に限らず、上記のインピーダンス関係と先端短絡位置からの必要電気長が確保されれば、誘電体基板各層のビア位置をずらした段形状の誘電体導波路などによる構成としてもよい。
実施の形態２．
図９は実施の形態２の高周波パッケージを示すものである。この実施の形態２においては、実施の形態１のインピーダンス変成器６０を削除している。
図９において、多層誘電体基板２の表層（第１層）の表層接地導体としてのグランドパターン１８のキャビティ端部またはその端部周辺に開口部５０、すなわちグランドの抜きパターンを形成する。この開口部５０の先の多層誘電体基板２内に、開口部５０を介してキャビティ３３と電気的に結合する、信号波の基板内実効波長λｇの略１／４の長さを有する先端短絡の誘電体伝送路８０を形成する。この誘電体伝送路８０は、実施の形態１と同様、内層接地導体３５と、複数のグランドビア３０と、これら内層接地導体３５および複数のグランドビア３０の内部に配される誘電体によって構成される。但し、この場合は、短絡点は、内層接地導体３５によって形成されている。誘電体伝送路８０におけるλｇ／４の長さとは、開口部５０から短絡先端の内層接地導体３５までの深さ（厚さ）Ｌ３である。
この実施の形態２においてもキャビティ３３に結合する終端導波路を形成し、擬似的にカバー５のない開放状態と等価な状態を作り出している。そして、実施の形態２においても、電界最大となる開放点に開口部５０が位置されかつこの開口部５０に電界形成面に平行に抵抗体７０を配しているので、信号周波数帯域では、電気壁のない終端条件を擬似的に作り、共振モードを抑圧している。また、多層誘電体基板を製造中に、開口部、誘電体伝送路、抵抗体を一緒に作り込むことができ、二次的な組み立て作業を必要としないので、製造工程の簡素化、装置の低コスト化が可能となる。さらに、抵抗体を配する際に接着剤を使用しないので、高周波デバイスの侵食・汚染を起こす不活性ガスが発生することもない。
実施の形態３．
図１０は実施の形態３の高周波パッケージを示すものである。この実施の形態３においては、誘電体伝送路８０に設けられた実施の形態１の先端短絡のグランドビア３０ｄと結合開口６５との間に誘電体基板の積層方向に抵抗体を配置している。図の例では導体ではなく、抵抗体を充填した抵抗体ビア列３００を配置している。
この実施の形態３においては、開口部５０，インピーダンス変成器６０，結合開口６５，誘電体伝送路８０および抵抗体ビア列３００から構成されるキャビティ共振抑制回路を、多層誘電体基板２内に形成している。
多層誘電体基板２の表層（第１層）の表層接地導体としてのグランドパターン１８のキャビティ端部またはその端部周辺に開口部５０、すなわちグランドの抜きパターンを形成する。この開口部５０の先の多層誘電体基板２内に、開口部５０を介してキャビティ３３と電気的に結合する、信号波の基板内実効波長λｇの略１／４の長さを有するインピーダンス変成器６０を形成する。インピーダンス変成器６０の略λｇ／４の長さとは、図１０に示すように、開口部５０から結合開口６５までの距離Ｌ３である。このインピーダンス変成器６０は、内層接地導体３５と、複数のグランドビア３０と、これら内層接地導体３５および複数のグランドビア３０の内部に配される誘電体によって構成される。
開口部５０から略λｇ／４の長さの位置に配置される内層接地導体３５には、結合開口６５、すなわちグランドの抜きパターンが形成される。さらに、結合開口６５の先には、任意の長さ（ただし信号波の基板内実効波長λｇの略１／４より長い）を有する先端短絡の誘電体伝送路８０が形成される。この誘電体伝送路８０は、内層接地導体３５と、複数のグランドビア３０、３０ｄと、これら内層接地導体３５および複数のグランドビア３０の内部に配される誘電体によって構成される。
この実施の形態３では、更に、先端短絡面を構成するグランドビア３０ｄと結合開口６５との間に抵抗体が充填されて形成される抵抗体ビア列３００を設けている。抵抗体ビア列３００は、図１０に示すように、誘電体伝送路８０内であって、先端短絡面を構成するグランドビア３０ｄから信号波の基板内実効波長λｇの略１／４の長さ（Ｌ４）の位置に配置される。この誘電体伝送路８０の先端短絡点から略λｇ／４の位置は、基板内実効波長λｇの信号波にとっては、電界が最大となる開放点（オープン点）となり、この開放点に抵抗体ビア列３００が設けられていることになる。また、抵抗体ビア列３００は、誘電体伝送路８０に形成される電界に平行に配されることになる。
この実施の形態３においても、キャビティ３３に結合する終端導波路を形成し、擬似的にカバー５のない開放状態と等価な状態を作り出している。そして、実施の形態３においても、表層接地導体の開口部５０と、インピーダンス変成器６０により、キャビティ３３から抵抗体ビア列３００へのインピーダンス整合を実現し、かつ抵抗体ビア列３００は誘電体伝送路８０の電界最大となる開放点、すなわち結合開口６５上に電界に対して平行に配置されているので、信号周波数帯域では、電気壁のない終端条件を擬似的に作り、共振モードを抑圧している。また、多層誘電体基板を製造中に、開口部、誘電体伝送路、抵抗体を一緒に作り込むことができ、二次的な組み立て作業を必要としないので、製造工程の簡素化、装置の低コスト化が可能となる。さらに、抵抗体を配する際に接着剤を使用しないので、高周波デバイスの侵食・汚染を起こす不活性ガスが発生することもない。
勿論、図１０において、実施の形態２と同様に、インピーダンス変成器６０を省略しても良いことは言うまでもない。なお、実施の形態３において、先端短絡面を構成するグランドビア３０ｄから抵抗体ビア列３００までの長さＬ４をλｇ／４の奇数倍の長さに設定するようにしてもよい。同様に、インピーダンス変成器６０の長さＬ３をλｇ／４の奇数倍の長さに設定するようにしてもよい。また、実施の形態３でも、誘電体伝送路８０を多層誘電体基板２の厚み方向に形成するようにしてもよい。
なお、上記実施の形態では、多層誘電体基板２内に形成したＩＣ搭載凹部６内に高周波デバイス３を収容する構成の高周波パッケージに本発明を適用するようにしたが、本発明は、ＩＣ搭載凹部６を持たない平坦な多層誘電体基板２の表層に高周波デバイス３を搭載するような構成の高周波パッケージにも適用することができる。
以上のように、本発明にかかる多層誘電体基板および半導体パッケージは、高周波のＥＭＩ対策を講じる必要のあるＦＭ−ＣＷレーダなどの半導体電子機器に有用である。
図１は、この発明にかかる半導体パッケージ（高周波パッケージ）の外観を示す斜視図である。 図２は、この発明にかかる半導体パッケージのカバーを外した外観を示す斜視図である。 図３は、この発明にかかる半導体パッケージの内部構成を示す平面図である。 図４は、実施の形態１の半導体パッケージの多層誘電体基板の内部階層構造を詳細に示す断面図である。 図５は、図４に示す多層誘電体基板の内部階層構造に電界分布を追加した断面図である。 図６は、共振抑圧回路の等価回路を示す図である。 図７Ａは、多層誘電体基板内の一部詳細を示す平面図であり、図４の多層誘電体基板の面Ａの状態を示す図である。 図７Ｂは、多層誘電体基板内の一部詳細を示す平面図であり、図４の多層誘電体基板の表面構造を示す図である。 図７Ｃは、図７ＡのＦ部に対応する部位の詳細が示す平面図であり、図４の多層誘電体基板の表面構造を示す図である。 図７Ｄは、図７ＡのＦ部に対応する部位の詳細が示す平面図であり、図４の多層誘電体基板の面Ｃの状態を示す図である。 図７Ｅは、図７ＡのＦ部に対応する部位の詳細が示す平面図であり、図４の多層誘電体基板の面Ａの状態を示す図である。 図７Ｆは、多層誘電体基板内の一部詳細を示す平面図であり、図４の多層誘電体基板の表面構造の他の例を示す図である。 図８は、実施の形態１の半導体パッケージのキャビティ内の伝送特性を示すグラフである。 図９は、実施の形態２の半導体パッケージの多層誘電体基板の内部階層構造を詳細に示す断面図である。 図１０は、実施の形態３の半導体パッケージの多層誘電体基板の内部階層構造を詳細に示す断面図である。
符号の説明
１ 高周波パッケージ（半導体パッケージ）
２ 多層誘電体基板
３ 高周波デバイス（半導体デバイス）
４ シールリング
５ カバー
６ ＩＣ搭載凹部
６ａ 側壁
７ フィードスルー
８ マイクロストリップ線路
１０ 内部導体パッド
１１ 導体パッド
１２ ワイヤ
１５ 外部導体パッド
１６ グランド面（表層接地導体）
１８ グランドパターン（表層接地導体）
１９ 誘電体
３０ グランドビア
３０ｂ 側壁グランドビア
３３ キャビティ
３５ 内層接地導体
４０ 信号ビア
４５ 内層信号線路
５０ 開口部
６０ インピーダンス変成器
６５ 結合開口
７０ 抵抗体
８０ 誘電体伝送路、
３００ 抵抗体ビア列

Claims (11)

  1. 誘電体基板上に、電磁的にシールドされた空間であるキャビティを形成し、このキャビティ内に半導体デバイスを実装する多層誘電体基板において、
    前記キャビティ内の誘電体基板上の全体に配される、前記キャビティの電磁シールドの一部である表層接地導体と、前記表層接地導体の一部に形成した開口部と、
    誘電体基板内に形成され、前記開口部を介して前記キャビティと電気的に結合する、信号波の基板内実効波長の略１／４の奇数倍の長さを有するインピーダンス変成器と、
    誘電体基板内に形成され、信号波の基板内実効波長の略１／４の奇数倍の長さを有する先端短絡の誘電体伝送路と、
    前記インピーダンス変成器と誘電体伝送路との接続部における内層接地導体に形成された結合開口と、
    この結合開口に形成される抵抗体と、
    を備えることを特徴とする多層誘電体基板。
  2. 誘電体基板上に、電磁的にシールドされた空間であるキャビティを形成し、このキャビティ内に半導体デバイスを実装する多層誘電体基板において、
    前記キャビティ内の誘電体基板上の全体に配される、前記キャビティの電磁シールドの一部である表層接地導体と、前記表層接地導体の一部に形成した開口部と、
    誘電体基板内に形成され、前記開口部を介して前記キャビティと電気的に結合する、信号波の基板内実効波長の略１／４の奇数倍の長さを有するインピーダンス変成器と、
    誘電体基板内に形成された先端短絡の誘電体伝送路と、
    前記インピーダンス変成器と誘電体伝送路との接続部における内層接地導体に形成された結合開口と、
    前記誘電体伝送路内であって前記先端短絡点から信号波の基板内実効波長の略１／４の奇数倍の位置に配置した抵抗体と、
    を備えることを特徴とする多層誘電体基板。
  3. 誘電体基板上に、電磁的にシールドされた空間であるキャビティを形成し、このキャビティ内に半導体デバイスを実装する多層誘電体基板において、
    前記キャビティ内の誘電体基板上の全体に配される、前記キャビティの電磁シールドの一部である表層接地導体と、前記表層接地導体の一部に形成した開口部と、
    前記誘電体基板内に形成され、前記開口部を介して前記キャビティと電気的に結合する、信号波の基板内実効波長の略１／４の奇数倍の長さを有する先端短絡の誘電体伝送路と、
    上記開口部に形成される抵抗体と、
    を備えることを特徴とする多層誘電体基板。
  4. 誘電体基板上に、電磁的にシールドされた空間であるキャビティを形成し、このキャビティ内に半導体デバイスを実装する多層誘電体基板において、
    前記キャビティ内の誘電体基板上の全体に配される、前記キャビティの電磁シールドの一部である表層接地導体と、前記表層接地導体の一部に形成した開口部と、
    誘電体基板内に形成され、前記開口部を介して前記キャビティと電気的に結合する先端短絡の誘電体伝送路と、
    前記誘電体伝送路内であって前記先端短絡点から信号波の基板内実効波長の略１／４の奇数倍の位置に配置した抵抗体と、
    を備えることを特徴とする多層誘電体基板。
  5. 前記開口部は、前記誘電体基板上であって、キャビティの側端部あるいは側端部から信号波の波長の略１／２の整数倍の長さを有する位置に配置することを特徴とする請求項１〜４のいずれか一つに記載の多層誘電体基板。
  6. 前記開口部、誘電体伝送路および抵抗体を、半導体デバイスが搭載される部位の周囲に形成したことを特徴とする請求項１または２に記載の多層誘電体基板。
  7. 前記開口部、インピーダンス変成器、誘電体伝送路、結合開口および抵抗体を、半導体デバイスが搭載される部位の周囲に形成したことを特徴とする請求項３または４に記載の多層誘電体基板。
  8. 前記誘電体伝送路は、内層接地導体と、複数のグランドビアと、これら内層接地導体および複数のグランドビアの内部の誘電体とを有して構成したことを特徴とする請求項１〜４のいずれか一つに記載の多層誘電体基板。
  9. 前記インピーダンス変成器は、内層接地導体と、複数のグランドビアと、これら内層接地導体および複数のグランドビアの内部の誘電体とを有して構成したことを特徴とする請求項３または４に記載の多層誘電体基板。
  10. 請求項１〜４のいずれか一つに記載の多層誘電体基板と、
    前記キャビティを形成する電磁シールド部材と、
    を備えることを特徴とする半導体パッケージ。
  11. １〜複数の半導体デバイスと、
    前記半導体デバイスを搭載する請求項１〜４のいずれか一つに記載の多層誘電体基板と、
    前記半導体デバイスを収容するための前記キャビティを形成する電磁シールド部材と、
    を備えることを特徴とする半導体パッケージ。
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