WO2006001389A1 - 多層誘電体基板および半導体パッケージ - Google Patents

多層誘電体基板および半導体パッケージ Download PDF

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Abstract

　基板上にキャビティ３３を形成し、このキャビティ３３内に半導体デバイス３を実装する多層誘電体基板２において、キャビティ３３内の基板上に配される表層接地導体１８に形成した開口部５０と、開口部５０を介してキャビティ３３と電気的に結合する、信号波の基板内実効波長の略１／４の長さを有するインピーダンス変成器６０と、信号波の基板内実効波長の略１／４の長さを有する先端短絡の誘電体伝送路８０と、インピーダンス変成器６０と誘電体伝送路８０との接続部における内層接地導体に形成された結合開口６５と、この結合開口６５に形成される抵抗体７０とを備え、電磁波の吸収効率を向上させることで、キャビティ共振を確実に抑制して半導体デバイスや伝送線路を安定に動作させるようにする。

Description

明 細 書
多層誘電体基板および半導体パッケージ
技術分野
[0001] 本発明は、誘電体基板上にマイクロ波帯またはミリ波帯などの高周波帯で動作する 半導体デバイスを搭載するための電磁シールドされた空間（以下、キヤビティとする） を形成した多層誘電体基板および半導体パッケージに関するものである。
背景技術
[0002] マイクロ波帯、ミリ波帯などの高周波帯で動作する高周波半導体デバイスが搭載さ れる高周波パッケージにおいては、その耐環境性と、動作安定性を踏まえて、カバー 、シールリング、接地導体などにより気密でかつ電気的にシールドされたキヤビティ内 に高周波半導体デバイスが搭載されることが多い。
[0003] しかし、カバーなどの部材により決定されるキヤビティ寸法が自由空間伝搬波長の 概略 1Z2あるいはその整数倍となる周波数帯において共振が発生し、キヤビティ内 の半導体デバイスの動作や伝送線路の特性が不安定になる。特に、ミリ波帯（30GH z〜300GHz)で動作する高周波半導体デバイスでは、デバイスの寸法と信号周波 数に対応する伝搬波長の寸法が接近してくるため、デバイスを収納するためのキヤビ ティの寸法が信号周波数に対応する伝搬波長の 1Z2以下とすることが困難となり、 高次の共振モードが発生しやすい。特に、 76GHz帯で動作するミリ波レーダにおい ては、この周波数帯では自由空間伝搬波長が 4mm程度となって、 l〜3mm角の高 周波回路を複数搭載するのに必要なキヤビティの大きさが 10mm程度となるため、キ ャビティ共振が発生しやすレ、。
[0004] このようなキヤビティ共振を抑制するために、特許文献 1には、蓋体の裏面などのキ ャビティ内に面する部位に、電波吸収体や抵抗体膜を形成する従来技術が開示され ている。
[0005] 特許文献 1 :特開平 8— 18310号公報
発明の開示
発明が解決しょうとする課題 [0006] 上記従来技術では、電波吸収体や抵抗体が付着された専用のカバーが必要にな るので、抵抗体をカバーに接着するという二次的な組み立て作業が必要となって製 造工程数が多くなり、製造コストが大きくなるとともに、カバー全体に抵抗体を塗布す るので抵抗体の材料費が大きくなるという問題がある。また、電波吸収体や抵抗体を カバー裏面に付着させるための接着剤から高周波デバイスを汚染'侵食する不活性 ガスを発生する恐れもある。さらに、抵抗体がキヤビティ内の電界に垂直に配されて レ、るので、電磁波の吸収効率が良くないとレ、う問題がある。
[0007] 本発明は、上記に鑑みてなされたものであって、電磁波の吸収効率を向上させるこ とで、気密パッケージ内のキヤビティ共振を抑制するとともに、製造工程の簡素化が 可能で低コストの多層誘電体基板および半導体パッケージを得ることを目的とする。 課題を解決するための手段
[0008] 上述した課題を解決し、 目的を達成するために、第 1の発明による多層誘電体基板 は、誘電体基板上にキヤビティを形成し、このキヤビティ内に半導体デバイスを実装 する多層誘電体基板において、前記キヤビティ内の誘電体基板上に配される表層接 地導体に形成した開口部と、誘電体基板内に形成され、前記開口部を介して前記キ ャビティと電気的に結合する、信号波の基板内実効波長の略 1/4の奇数倍の長さ を有するインピーダンス変成器と、誘電体基板内に形成され、信号波の基板内実効 波長の略 1/4の奇数倍の長さを有する先端短絡の誘電体伝送路と、前記インピー ダンス変成器と誘電体伝送路との接続部における内層接地導体に形成された結合 開口と、この結合開口に形成される抵抗体とを備えることを特徴とする。
[0009] 第 1の発明では、キヤビティに結合する終端導波路を形成することで、擬似的に力 バーのない開放状態と等価な状態を作り出し、キヤビティ共振を抑制するようにして いる。すなわち、この発明では、誘電体基板上に配される表層接地導体のキヤビティ 端部またはその端部周辺に開口部 (表層接地導体の抜き）を形成するとともに、この 開口部の先の誘電体基板内に信号波の基板内実効波長 λ gの略 1/4の奇数倍の 長さを有するインピーダンス変成器を形成する。インピーダンス変成器の先端、すな わち開口部から基板の厚み方向へ略 の奇数倍の長さとなる位置には、内層 接地導体上に結合開口が形成され、この結合開口を覆うように抵抗体 (印刷抵抗)が 形成される。インピーダンス変成器の特性インピーダンスは、この抵抗体とキヤビティ のインピーダンスを変換する値に設定する。さらに、結合開口、すなわち抵抗体の先 には、信号波の基板内実効波長 λ gの略 1Ζ4の奇数倍の長さを有する先端短絡の 誘電体伝送路が形成される。結合開口における電界分布は、誘電体伝送路の短絡 負荷条件により開放となり、抵抗体はこの電界最大点に電界方向と平行に配してい る。
[0010] また第 2の発明による多層誘電体基板は、誘電体基板上にキヤビティを形成し、こ のキヤビティ内に半導体デバイスを実装する多層誘電体基板において、前記キヤビ ティ内の誘電体基板上に配される表層接地導体のキヤビティ端部またはその端部周 辺に形成した開口部と、前記誘電体基板内に形成され、前記開口部を介して前記キ ャビティと電気的に結合する、信号波の基板内実効波長の略 1/4の奇数倍の長さ を有する先端短絡の誘電体伝送路と、上記開口部に形成される抵抗体とを備えるこ とを特徴とする。
[0011] 第 2の発明では、キヤビティに結合する終端導波路を形成することで、擬似的に開 放キヤビティと等価な状態を作り出し、キヤビティ共振を抑制するようにしている。すな わち、この発明では、誘電体基板上に配される表層接地導体のキヤビティ端部また はその端部周辺に開口部（表層接地導体の抜き）を形成するとともに、この開口部の 先の誘電体基板内に、キヤビティと電気的に結合する、信号波の基板内実効波長の 略 1Z4の奇数倍の長さを有する先端短絡の誘電体伝送路を形成するようにしている 。開口部における電界分布は、誘電体伝送路の短絡負荷条件により開放となり、抵 抗体はこの電界最大点に電界方向と平行に配している。
発明の効果
[0012] 第 1の発明によれば、インピーダンス変成器によって、キヤビティ、すなわち中空導 波管から抵抗負荷への反射の少なレ、インピーダンス変換が実現でき、かつ先端短絡 の誘電体伝送路により、結合開口での電界は最大（開放点）となるため、上記信号周 波数帯に対して、抵抗体の最大限の減衰 ·吸収効果を引き出せる。以上の終端条件 によって、キヤビティ共振を確実に抑制して半導体デバイスや伝送線路の安定動作 を得ることができる。また、多層誘電体基板を製造中に、開口部、誘電体伝送路、抵 抗体を一緒に作り込むことができ、二次的な組み立て作業を必要としないので、製造 工程の簡素化、装置の低コスト化が可能となる。また、抵抗体を配する際に接着剤を 使用しないので、高周波デバイスを汚染 ·侵食する不活性ガスが発生することもない
[0013] また、第 2の発明によれば、先端短絡の誘電体伝送路により、結合開口での電界は 最大（開放点）となるため、上記信号周波数帯に対して、抵抗体の最大限の減衰'吸 収効果を引き出せ、キヤビティ共振を抑制して半導体デバイスや伝送線路の安定動 作を得ることができる。
図面の簡単な説明
[0014] [図 1]図 1は、この発明に力かる半導体パッケージ（高周波パッケージ）の外観を示す 斜視図である。
[図 2]図 2は、この発明に力かる半導体パッケージのカバーを外した外観を示す斜視 図である。
[図 3]図 3は、この発明にかかる半導体パッケージの内部構成を示す平面図である。
[図 4]図 4は、実施の形態 1の半導体パッケージの多層誘電体基板の内部階層構造 を詳細に示す断面図である。
[図 5]図 5は、図 4に示す多層誘電体基板の内部階層構造に電界分布を追加した断 面図である。
[図 6]図 6は、共振抑圧回路の等価回路を示す図である。
[図 7A]図 7Aは、多層誘電体基板内の一部詳細を示す平面図であり、図 4の多層誘 電体基板の面 Aの状態を示す図である。
[図 7B]図 7Bは、多層誘電体基板内の一部詳細を示す平面図であり、図 4の多層誘 電体基板の表面構造を示す図である。
[図 7C]図 7Cは、図 7Aの F部に対応する部位の詳細が示す平面図であり、図 4の多 層誘電体基板の表面構造を示す図である。
[図 7D]図 7Dは、図 7Aの F部に対応する部位の詳細が示す平面図であり、図 4の多 層誘電体基板の面 Cの状態を示す図である。
[図 7E]図 7Eは、図 7Aの F部に対応する部位の詳細が示す平面図であり、図 4の多 層誘電体基板の面 Aの状態を示す図である。
[図 7F]図 7Fは、多層誘電体基板内の一部詳細を示す平面図であり、図 4の多層誘 電体基板の表面構造の他の例を示す図である。
[図 8]図 8は、実施の形態 1の半導体パッケージのキヤビティ内の伝送特性を示すダラ フである。
[図 9]図 9は、実施の形態 2の半導体パッケージの多層誘電体基板の内部階層構造 を詳細に示す断面図である。
[図 10]図 10は、実施の形態 3の半導体パッケージの多層誘電体基板の内部階層構 造を詳細に示す断面図である。
符号の説明
1 高周波パッケージ（半導体パッケージ）
2 多層誘電体基板
3 高周波デバイス（半導体デバイス）
4 シーノレリング
5 カバー
6 IC搭載凹部
6a 側壁
7 フィードスルー
8 マイクロストリップ線路
10 内部導体パッド
11 導体パッド
12 ワイヤ
15 外部導体パッド
16 グランド面（表層接地導体）
18 グランドパターン (表層接地導体）
19 誘電体
30 グランドビア
30b 側壁グランドビア 33 キヤビティ
35 内層接地導体
40 信号ビア
45 内層信号線路
50 開口部
60 インピーダンス変成器
65 結合開口
70 抵抗体
80 誘電体伝送路、
300 抵抗体ビア列
発明を実施するための最良の形態
[0016] 以下に、本発明にかかる多層誘電体基板および半導体パッケージの実施の形態を 図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定され るものではない。
[0017] 実施の形態 1.
図 1〜図 3はこの発明に力かる半導体パッケージ 1を示すものである。この発明は、 任意の周波数帯で動作する半導体デバイス (半導体 IC)が搭載された半導体パッケ ージに適用可能であるが、ここではマイクロ波帯、ミリ波帯などの高周波帯で動作す る複数の高周波半導体デバイス (MMIC、以下高周波デバイスと略す）が搭載される 半導体パッケージ 1 (以下、高周波パッケージという）に本発明を適用した場合を示し ている。半導体パッケージ 1は、誘電体基板上に気密でかつ電気的に遮蔽されたキ ャビティを形成し、このキヤビティ内に半導体デバイスを実装する多層誘電体基板 2を 備えて構成される。この半導体パッケージ 1は、例えば、 FM— CWレーダに適用して 好適である。
[0018] 図 1〜図 3に示す高周波パッケージ 1において、多層誘電体基板 2上には、金属製 の枠形状のシールリング 4がハンダゃ銀ろうなどのろう材で接合され、さらにシールリ ング 4上には蓋体としてのカバー 5が溶接接合されている。図 1の例ではシールリング 4として、 2つの貫通穴 4a、 4bが設けられた日の字型の枠体を示している。 [0019] シールリング 4およびカバー 5の接合によって、多層誘電体基板 2上に設けられた 複数の高周波デバイス 3は気密封止される。また、シールリング 4およびカバー 5は、 多層誘電体基板 2上に設けられた複数の高周波デバイス 3から外部への不要放射を シールドする。すなわち、シールリング 4およびカバー 5によって、多層誘電体基板 2 の表層の一部および高周波デバイス 3を覆う電磁シールド部材を構成している。なお 、電磁シールドの構成は、この限りではな 多層誘電体基板 2の表面や内層に設け られた後述する接地導体や接地された複数のビア等の他、様々な構成要素が含ま れる。
[0020] 図 2，図 3に示すように、多層誘電体基板 2上には、高周波デバイス 3を搭載するた めの 1〜複数の凹部（以下、 IC搭載凹部という） 6が形成されている。 IC搭載凹部は 多層誘電体基板 2の上位層（図の例では第 1、第 2層）に刳り貫き部を形成し、夸 ljり貫 き部は IC搭載凹部 6の側壁 6aによって囲まれる。 IC搭載凹部の底面 (刳り貫き部底 面）には、その表面に接地導体 16が形成されている。 IC搭載凹部 6上には、複数の 高周波デバイス 3が収容され、高周波デバイス 3は接地導体 16にハンダやろう材等 の接合材（図示せず）で接合されている。
[0021] また、図 3に示すように、シールリング 4の 2つの貫通穴 4a、 4bの内側には、それぞ れ IC搭載凹部 6が配置されている。シールリング 4の 2つの貫通穴 4a、 4bを画成する シールリング 4'の下部には、フィードスルー 7が設けられている。すなわち、上側の IC 搭載凹部 6に収容された高周波デバイス 3と下側の IC搭載凹部 6に収容された高周 波デバイス 3との間は、フィードスルー 7およびマイクロストリップ線路 8によって接続さ れている。フィードスノレー 7は、信号ピンあるいはマイクロストリップ線路を誘電体で覆 うように構成され、これにより各 IC搭載凹部 6では気密状態を保持したまま、 2つの IC 搭載凹部 6間で高周波信号が伝送される。マイクロストリップ線路 8は多層誘電体基 板 2の表層に配置され、フィードスルー 7に接続されている。高周波デバイス 3に設け られた導体パッドとマイクロストリップ線路 8とは、ワイヤ 1200によって、ワイヤボンディ ング接続されている。
[0022] 多層誘電体基板 2の表層の接地導体 18は、多層誘電体基板 2における IC搭載凹 部 6の周囲に形成された複数のグランドビア (側壁グランドビアという） 30a、 30bにより 、半導体デバイス実装面の接地導体 16と接続され、同電位となっている。グランドビ ァ 30bは導体パッド 10 (後述する）の周囲を囲んでいる。また、シールリング 4の 2つ の貫通穴 4a、 4bの内周面側に沿って、図 6で後述する他の複数のグランドビア（側 壁グランドビアという） 30が配置され、接地導体 18と接続されて同電位となっている。
[0023] これら側壁グランドビア 30a、 30b、 30の間隔は、不要波である高周波パッケージ 1 内にて使用する高周波信号の基板内実効波長 λ gの 1Ζ2未満の値として設定して おり、これにより IC搭載凹部 6の側壁 6aを介した多層誘電体基板 2内部への不要波 の進入を抑制し、上述したシールリング 4、カバー 5とにより立体的に電磁シールドを 形成している。
[0024] シールリング 4の内側の多層誘電体基板 2の表層には、高周波デバイス 3に DCバ ィァス電圧を供給したり、あるいは高周波デバイス 3との間で制御信号 (DC領域に近 い低周波信号)、 IF信号（中間周波数帯の信号)を入出力するための導体パッド (以 下、内部導体パッドという） 10が設けられている。これら DCバイアス電圧、制御信号、 IF信号を総称して、高周波デバイス 3の「駆動制御信号」とレ、うことにする。高周波デ ノくイス 3側にも、駆動制御信号入出力パッド 11 (以下、導体パッド）が設けられている 。内部導体パッド 10と導体パッド 11とは、金などで構成されるワイヤ 12によってワイ ャボンディング接続されている。なお、ワイヤ 12による接続に代えて、金属バンプある いはリボンによってこれらの接続をとるようにしてもょレ、。
[0025] シールリング 4の外側の多層誘電体基板 2上には、外部端子としての複数の導体パ ッド（以下、外部導体パッドという） 15が設けられている。外部導体パッド 15は、多層 誘電体基板 2内に形成された、後述する信号ビア (信号スルーホール)及び内層信 号線路を介して内部導体パッド 10と DC的に接続されている。これらの外部導体パッ ド 15は、ワイヤ等を介して、図示しない、電源回路基板、制御基板などに接続される
[0026] 図 4は、高周波パッケージ 1の多層誘電体基板 2内のビア構造 (スルーホール構造) を示すものである。図 4においては、 DCバイアス電圧、制御信号、インタフェース信 号等の駆動制御信号が伝送される駆動制御信号用ビア (以下信号ビアという） 40は 、白抜きで示し、グランドビア 30, 30a, 30bはハッチング付きで示している。 [0027] この場合、多層誘電体基板 2は第 1層〜第 5層の 5層構造を有しており、多層誘電 体基板 2の第 1層および第 2層の中央部が削除されることによって、前述の IC搭載凹 部 6が形成されている。 IC搭載凹部 6の底面、すなわち第 3層の表面には、表層接地 導体としてのグランド面 16が形成されており、このグランド面 16に高周波デバイス 3が 搭載される。
[0028] 前述したように、多層誘電体基板 2上には、シールリング 4が搭載され、さらにシー ルリング 4上には蓋体としてのカバー 5が設けられている。これらシールリング 4および カバー 5は表層接地導体 16, 18と等電位となっている。このように、多層誘電体基板 2上における高周波デバイス 3の周囲は、シールリング 4,カバー 5によって気密のキ ャビティ 33が形成されており、このキヤビティ 33は、シールリング 4,カバー 5などの電 磁シールド部材と、グランド面 16,グランドパターン 18などの表層接地導体と、複数 の側壁グランドビア 30a、 30b、 30によって、電気的に外部と遮蔽されている。なお、 複数の側壁グランドビア 30a、 30bの代わりに、 IC搭載凹部 6の側壁 6aをメタライズし て側壁 6aにグランド面を形成するようにしてもよい。
[0029] グランドビア 30, 30a、 30bは、表層接地導体 18、多層誘電体基板 2の下側に配置 される接地体（図示せず）、あるいは多層誘電体基板 2の内層に形成される内層接地 導体 35に適宜接続されている。内層接地導体 35は、基本的には、ベタグランド層と して全ての層間に、個別に設けられている。シールリング 4の内側に配置される内部 導体パッド 10は、 1〜複数の信号ビア 40および 1〜複数の内層信号線路 45を介し てシールリング 4の外側に配置される外部導体パッド 15 (図 4では図示せず）と接続さ れている。図 4では、明示されていないが、信号ビア 40、内層信号線路 45の周囲に は、誘電体を挟んで複数のグランドビア 30が配されており、これら複数のグランドビア 30と内層接地導体 35によるシールドによって、信号ビア 40、内層信号線路 45から の不要波の放射、周囲からの不要波の結合を抑制している。
[0030] つぎに、実施の形態 1の要部について説明する。この実施の形態 1においては、開 口部 50，インピーダンス変成器 60，結合開口 65,先端短絡の誘電体伝送路 80およ び抵抗体 70から構成されるキヤビティ共振抑制回路を多層誘電体基板 2内に形成し ている。 [0031] 多層誘電体基板 2の表層（第 1層）の表層接地導体としてのグランドパターン 18の キヤビティ端部またはその端部周辺に開口部 50、すなわちグランドの抜きパターンを 形成する。この開口部 50の先の多層誘電体基板 2内に、開口部 50を介してキヤビテ ィ 33 (すなわち中空導波管）と電気的に結合する、信号波の基板内実効波長 λ gの 略 1Z4の長さを有するインピーダンス変成器 60を形成する。このインピーダンス変 成器 60は、内層接地導体 35と、複数のグランドビア 30と、これら内層接地導体 35お よび複数のグランドビア 30の内部に配される誘電体によって構成される。
[0032] 開口部 50から基板の厚み方向へ略え g/4の長さの位置に配置される内層接地導 体 35には、結合開口 65、すなわちグランドの抜きパターンが形成される。この結合開 口 65を覆うように抵抗体（印刷抵抗） 70が形成される。さらに、結合開口 65の先には 、信号波の基板内実効波長 λ gの略 1/4の長さを有する先端短絡の誘電体伝送路 80が形成される。この誘電体伝送路 80は、内層接地導体 35と、複数のグランドビア 30、 30dと、これら内層接地導体 35および複数のグランドビア 30の内部に配される 誘電体によって構成されて、先端に短絡面（グランドビア 30dの配列される面）を有す る誘電体導波路として機能する。誘電体伝送路 80における略え g/4の長さとは、図 5に示すように、短絡先端のグランドビア 30dから結合開口 65までの距離 L2である。 また、インピーダンス変成器 60の略え g/4の長さとは、図 5に示すように、開口部 50 力も結合開口 65までの距離 L1である。なお、図 5は図 4と同一のものを示すので、説 明上必要な箇所以外は、符号を省略している。
[0033] 一方、半導体デバイスや伝送線路の安定動作を考えた場合、カバー 5を除去した 状態（開放状態）が、キヤビティ内の不要共振がなぐ理想的である。実施の形態 1で は、グランドパターン 18のキヤビティ端部またはその端部周辺に開口部 50を形成し、 その先の多層誘電体基板 2にインピーダンス変成器 60、抵抗体 70を接続している。 また、導波管では、開放端を実現することができないため、インピーダンス変成器 60 に対して、誘電体伝送路 80を接続し、この先端短絡点から略 λ gZ4の位置、すなわ ちインピーダンス変成器 60と誘電体伝送路 80の接続部である結合開口 65に抵抗体 70を設けている。すなわち、誘電体伝送路 80の先端短絡点から略; l gZ4の位置は 、基板内実効波長え gの信号波にとっては、電界が最大となる開放点（オープン点） となり、この開放点に抵抗体 70が設けられていることになる。上記の構成により、上記 信号周波数帯に対して、効率よく減衰、吸収する終端器として動作し、キヤビティ共 振を抑制して半導体デバイスや伝送線路の安定動作を得ることができる。
[0034] キヤビティ 33、インピーダンス変成器 60、誘電体伝送路 80に形成される電界分布 は、図 5の矢印に示すようになる。図において、抵抗体 70は、結合開口 65に形成さ れる電界面に平行に配されることになる。このため、従来のように、キヤビティに形成さ れる電界に垂直に抵抗体を配した場合に比べ、極めて効率よく減衰、吸収すること ができる。
[0035] 次に、共振抑圧回路の等価回路について図 6を用いて説明する。インピーダンス変 成器 60の特性インピーダンス Z2は、キヤビティ 33の特性インピーダンスを Z0、抵抗 体 70の抵抗値を Rとすると、 Z2= (Z0 -R) 1/2となるような (インピーダンス整合)値を選 ぶ。このようなインピーダンス変成器 60を挿入した場合、キヤビティ 33側の開口部 50 に直接抵抗体 70を設けた場合に比べ、反射特性、すなわち抵抗体 70による減衰 · 吸収効果を改善することができる。
[0036] 誘電体伝送路 80の特性インピーダンス Z1は、理想的には抵抗体の終端インピー ダンス Rと一致することが望ましいが、上述のように結合開口 65での開放条件が得ら れればよいため、上記の限りではない。また上記の共振抑圧回路の反射特性は、キ ャビティ 33 (中空導波管）とインピーダンス変成器 60 (誘電体伝送路）の誘電率差に より高次モードのリアクタンス成分が発生し、インピーダンスの整合状態が変化するた め、これを改善するために、インピーダンス変成器 60を構成する内層接地導体 35に 、リアクタンスをキャンセルするアイリス (誘導性、容量性)などをいれてもよい。また、 上記のリアクタンス分を打ち消すために、インピーダンス変成器 60の特性インピーダ ンス Z2や実効長 L1を補正して、共振抑圧回路全体の反射特性を改善してもよい。
[0037] 図 7は、図 4に示す多層誘電体基板 2内に形成される結合開口 65および抵抗体 70 の平面図を示すものである。図 7Aは、多層誘電体基板 2の面 A (図 4の面 Aに対応、 第 4層パターンと 4層ビア）の一部の状態を示すものであり、特に図 3に示す E部詳細 を示している。図 7Bは多層誘電体基板 2のキヤビティ 33内の表面構造（図 4の面 Dに 対応）の一例を示すものであり、特に図 3に示す E部詳細を示している。図 7C〜図 7 Eには、図 7Aの F部に対応する位置の詳細が示されており、図 7Cは表層（図 4の面 Dの上面に対応）の状態を示しており、図 7Dは面 C (図 4の面 Cの上面に対応、第 3 層パターンと 3層ビア）の状態を示しており、図 7Eは面 A (図 4の面 Aの上面に対応） の状態を示している。図 7Fは多層誘電体基板 2上の開口部 50の他の構成を示すも のであり、図 3に示す E部詳細の他の例を示している。
[0038] 図 7A、図 7Eに示す面 A (図 4の面 Aに対応）においては、内層接地導体 35に対し 結合開口 65が形成されており、この結合開口 65を抵抗体 70が覆っている。なお、図 7E中では抵抗体 70の図示を省略している。図 7Aには、内層接地導体 35と、誘電 体伝送路 80を構成する内側の複数のグランドビア 30と、誘電体伝送路 80の先端短 絡点を構成する複数のグランドビア 30dが示されている。
[0039] 図 7B、図 7Cに示す面 D (表層）では、シールリング 4の内周に沿ってろう付けされて おり、これにより接地導体 18にシールリング 4が接合されている。シールリング 4の内 側の表層は接地導体 18で覆われており、開口部 50は接地導体 18のキヤビティ 33の 端部に形成されている。接地導体 18には開口部 50に近接して複数のグランドビア 3 0が配列され、下層に向かって基板積層方向にインピーダンス変成器 60を構成して レ、る。開口部 50は、シールリングの内周に沿って、全周に亘つて設けられている。
[0040] 図 7Dに示す面 C (図 4の面 Cに対応）においては、誘電体を挟んで複数のグランド ビア 30が配列されており、これらによってインピーダンス変成器 60を構成している。
[0041] 図 7Fでは、開口部 50の別の形態を示している。この例では、開口部 50における、 シールリング 4に沿う方向の両端部に接地面導体 18が配置されて、開口部 50は、シ ールリング 4の内周に沿って部分的に設けられている。このとき、開口部 50は、シー ルリング 4のコーナ部を除く位置に配置されている。
[0042] 図 7に示すように、この場合、結合開口 65、抵抗体 70、および誘電体伝送路 80は 、 IC搭載凹部 6の周囲 4方に形成されている。ここでは、図示は省略するが、開口部 50およびインピーダンス変成器 60も同様に、 IC搭載凹部 6の周囲 4方に形成されて いる。これらの構成要素（開口部 50、インピーダンス変成器 60、結合開口 65、抵抗 体 70、および誘電体伝送路 80)は、図 7A、図 7Bに示すように連続的に形成するよう にしてもょレ、し、図 7Fに示すように複数の区画に分割して形成するようにしてもょレ、。 また、図 7A，図 7Bのようにキヤビティ 33内部全周ではな 対象とする共振のモード に応じて、縦横のどちら力 2辺や、縦横の 1辺ずつ、あるいは縦横のいずれの 1辺に 設ける構成としてもよい。
[0043] 開口部 50の配置位置は、シールリング 4の内壁部近傍（キヤビティ 33の側端部）あ るいはシールリング 4の内壁部力 中心に向かって信号波の波長の略 1Z2の整数 倍の長さを有する位置とするのが、望ましい。これは、キヤビティ 33とインピーダンス 変成器 60の導波管接続において、キヤビティ 33に形成される定在波の短絡ポイント に、接続部、すなわち開口部 50を配置させるためである。すなわち、この開口部 50 の最適位置は、シールリング 4とカバー 5と表層の接地導体 18によって形成されたキ ャビティ 33の寸法により決定される信号帯域の共振モードよつて決まる。この共振に より発生する定在波の短絡点に、上記の導波管接続部、すなわち開口部 50を配置 するのが最も効果的なのである。
[0044] 図 8は、実施の形態 1によるキヤビティ 33内のアイソレーション特性などを示すもの である。実線が実施の形態 1によるアイソレーション特性を示し、破線が実施の形態 1 の開口部 50、インピーダンス変成器 60、結合開口 65、抵抗体 70、および誘電体伝 送路 80を設けない従来の場合の特性を示し、一点鎖線がカバー 5のない開放状態 の特性を示している。
[0045] 所望の周波数 f に対して、一点鎖線で示すカバー 5のない開放状態力 周波数 0.
0
8f 〜： 1. 2f でキヤビティ共振のない、半導体デバイスや伝送線路が安定動作する理
0 0
想的な状態である。実施の形態 1の構成を設けない従来の場合は、破線で示すよう に、複数の周波数領域で、高次モードの共振が起こり、アイソレーション特性が急峻 に劣化している。これに対し、実線で示す実施の形態 1の構成では、信号周波数帯 域では、カバー 5を除去した状態とほぼ同じように、キヤビティ共振がなぐ半導体デ バイスや伝送線路が安定動作するアイソレーション特性を得ることができる。
[0046] このように実施の形態 1によれば、表層接地導体の開口部 50と、インピーダンス変 成器 60により、キヤビティ 33から抵抗体 60へのインピーダンス整合を実現し、かつ抵 抗体 60は誘電体伝送路 80の電界最大となる開放点、すなわち結合開口 65上に電 界に対して平行に配置されているので、信号周波数帯域では、電気壁のない終端条 件を擬似的に作り出していることになる。この終端条件より、カバー 5のない開放状態 と同様に、共振モードを抑圧している。また、多層誘電体基板を製造中に、開口部、 誘電体伝送路、抵抗体を一緒に作り込むことができ、二次的な組み立て作業を必要 としないので、製造工程の簡素化、装置の低コスト化が可能となる。さらに、抵抗体を 配する際に接着剤を使用しないので、高周波デバイスの侵食'汚染を起こす不活性 ガスが発生することもない。
[0047] なお、実施の形態 1において、誘電体伝送路 80の長さ L2を; l gZ4の奇数倍の長 さに設定するようにしてもよい。同様に、インピーダンス変成器 60の長さ L1をえ g/4 の奇数倍の長さに設定するようにしてもよい。また、実施の形態 1では、誘電体伝送 路 80の の長さを多層誘電体基板 2の 1層分で確保するべぐ多層誘電体基 板 2の水平方向の長さによって設定したが、多層誘電体基板 2の厚み方向の長さで λ g/4を確保するようにしてもょレヽ。
[0048] また、誘電体伝送路 80の構成としては、図の例で示したように垂直あるいは水平方 向に構成する矩形の誘電体導波路に限らず、上記のインピーダンス関係と先端短絡 位置からの必要電気長が確保されれば、誘電体基板各層のビア位置をずらした段 形状の誘電体導波路などによる構成としてもよい。
[0049] 実施の形態 2.
図 9は実施の形態 2の高周波パッケージを示すものである。この実施の形態 2にお いては、実施の形態 1のインピーダンス変成器 60を削除している。
[0050] 図 9において、多層誘電体基板 2の表層（第 1層）の表層接地導体としてのグランド パターン 18のキヤビティ端部またはその端部周辺に開口部 50、すなわちグランドの 抜きパターンを形成する。この開口部 50の先の多層誘電体基板 2内に、開口部 50を 介してキヤビティ 33と電気的に結合する、信号波の基板内実効波長 λ gの略 1Ζ4の 長さを有する先端短絡の誘電体伝送路 80を形成する。この誘電体伝送路 80は、実 施の形態 1と同様、内層接地導体 35と、複数のグランドビア 30と、これら内層接地導 体 35および複数のグランドビア 30の内部に配される誘電体によって構成される。伹 し、この場合は、短絡点は、内層接地導体 35によって形成されている。誘電体伝送 路 80における λ g/4の長さとは、開口部 50から短絡先端の内層接地導体 35まで の深さ（厚さ） L3である。
[0051] この実施の形態 2においてもキヤビティ 33に結合する終端導波路を形成し、擬似的 にカバー 5のない開放状態と等価な状態を作り出している。そして、実施の形態 2に おいても、電界最大となる開放点に開口部 50が位置されかっこの開口部 50に電界 形成面に平行に抵抗体 70を配しているので、信号周波数帯域では、電気壁のない 終端条件を擬似的に作り、共振モードを抑圧している。また、多層誘電体基板を製造 中に、開口部、誘電体伝送路、抵抗体を一緒に作り込むことができ、二次的な組み 立て作業を必要としないので、製造工程の簡素化、装置の低コスト化が可能となる。 さらに、抵抗体を配する際に接着剤を使用しないので、高周波デバイスの侵食'汚染 を起こす不活性ガスが発生することもなレ、。
[0052] 実施の形態 3.
図 10は実施の形態 3の高周波パッケージを示すものである。この実施の形態 3にお いては、誘電体伝送路 80に設けられた実施の形態 1の先端短絡のグランドビア 30d と結合開口 65との間に誘電体基板の積層方向に抵抗体を配置している。図の例で は導体ではなぐ抵抗体を充填した抵抗体ビア列 300を配置してレ、る。
[0053] この実施の形態 3においては、開口部 50,インピーダンス変成器 60,結合開口 65 ，誘電体伝送路 80および抵抗体ビア列 300から構成されるキヤビティ共振抑制回路 を、多層誘電体基板 2内に形成している。
[0054] 多層誘電体基板 2の表層（第 1層）の表層接地導体としてのグランドパターン 18の キヤビティ端部またはその端部周辺に開口部 50、すなわちグランドの抜きパターンを 形成する。この開口部 50の先の多層誘電体基板 2内に、開口部 50を介してキヤビテ ィ 33と電気的に結合する、信号波の基板内実効波長 λ gの略 1/4の長さを有するィ ンピーダンス変成器 60を形成する。インピーダンス変成器 60の略 λ g/4の長さとは 、図 10に示すように、開口部 50から結合開口 65までの距離 L3である。このインピー ダンス変成器 60は、内層接地導体 35と、複数のグランドビア 30と、これら内層接地 導体 35および複数のグランドビア 30の内部に配される誘電体によって構成される。
[0055] 開口部 50から略 λ g/4の長さの位置に配置される内層接地導体 35には、結合開 口 65、すなわちグランドの抜きパターンが形成される。さらに、結合開口 65の先には 、任意の長さ（ただし信号波の基板内実効波長 λ gの略 1/4より長レ、)を有する先端 短絡の誘電体伝送路 80が形成される。この誘電体伝送路 80は、内層接地導体 35と 、複数のグランドビア 30、 30dと、これら内層接地導体 35および複数のグランドビア 3 0の内部に配される誘電体によって構成される。
[0056] この実施の形態 3では、更に、先端短絡面を構成するグランドビア 30dと結合開口 6 5との間に抵抗体が充填されて形成される抵抗体ビア列 300を設けている。抵抗体ビ ァ列 300は、図 10に示すように、誘電体伝送路 80内であって、先端短絡面を構成す るグランドビア 30dから信号波の基板内実効波長え gの略 1/4の長さ（L4)の位置に 配置される。この誘電体伝送路 80の先端短絡点から略 の位置は、基板内実 効波長え gの信号波にとっては、電界が最大となる開放点（オープン点）となり、この 開放点に抵抗体ビア列 300が設けられていることになる。また、抵抗体ビア列 300は 、誘電体伝送路 80に形成される電界に平行に配されることになる。
[0057] この実施の形態 3においても、キヤビティ 33に結合する終端導波路を形成し、擬似 的にカバー 5のない開放状態と等価な状態を作り出している。そして、実施の形態 3 においても、表層接地導体の開口部 50と、インピーダンス変成器 60により、キヤビテ ィ 33から抵抗体ビア列 300へのインピーダンス整合を実現し、かつ抵抗体ビア列 30 0は誘電体伝送路 80の電界最大となる開放点、すなわち結合開口 65上に電界に対 して平行に配置されているので、信号周波数帯域では、電気壁のない終端条件を擬 似的に作り、共振モードを抑圧している。また、多層誘電体基板を製造中に、開口部 、誘電体伝送路、抵抗体を一緒に作り込むことができ、二次的な組み立て作業を必 要としないので、製造工程の簡素化、装置の低コスト化が可能となる。さらに、抵抗体 を配する際に接着剤を使用しないので、高周波デバイスの侵食 ·汚染を起こす不活 性ガスが発生することもなレ、。
[0058] 勿論、図 10において、実施の形態 2と同様に、インピーダンス変成器 60を省略して も良いことは言うまでもない。なお、実施の形態 3において、先端短絡面を構成するグ ランドビア 30dから抵抗体ビア列 300までの長さ L4を λ gZ4の奇数倍の長さに設定 するようにしてもよレ、。同様に、インピーダンス変成器 60の長さ L3を; l g/4の奇数倍 の長さに設定するようにしてもよい。また、実施の形態 3でも、誘電体伝送路 80を多 層誘電体基板 2の厚み方向に形成するようにしてもよい。
[0059] なお、上記実施の形態では、多層誘電体基板 2内に形成した IC搭載凹部 6内に高 周波デバイス 3を収容する構成の高周波パッケージに本発明を適用するようにしたが 、本発明は、 IC搭載凹部 6を持たない平坦な多層誘電体基板 2の表層に高周波デ ノイス 3を搭載するような構成の高周波パッケージにも適用することができる。
産業上の利用可能性
[0060] 以上のように、本発明にかかる多層誘電体基板および半導体パッケージは、高周 波の EMI対策を講じる必要のある FM— CWレーダなどの半導体電子機器に有用で ある。

Claims

請求の範囲
[1] 誘電体基板上にキヤビティを形成し、このキヤビティ内に半導体デバイスを実装す る多層誘電体基板にぉレ、て、
前記キヤビティ内の誘電体基板上に配される表層接地導体に形成した開口部と、 誘電体基板内に形成され、前記開口部を介して前記キヤビティと電気的に結合す る、信号波の基板内実効波長の略 1/4の奇数倍の長さを有するインピーダンス変 成器と、
誘電体基板内に形成され、信号波の基板内実効波長の略 1/4の奇数倍の長さを 有する先端短絡の誘電体伝送路と、
前記インピーダンス変成器と誘電体伝送路との接続部における内層接地導体に形 成された結合開口と、
この結合開口に形成される抵抗体と、
を備えることを特徴とする多層誘電体基板。
[2] 誘電体基板上にキヤビティを形成し、このキヤビティ内に半導体デバイスを実装す る多層誘電体基板にぉレ、て、
前記キヤビティ内の誘電体基板上に配される表層接地導体に形成した開口部と、 誘電体基板内に形成され、前記開口部を介して前記キヤビティと電気的に結合す る、信号波の基板内実効波長の略 1/4の奇数倍の長さを有するインピーダンス変 成器と、
誘電体基板内に形成された先端短絡の誘電体伝送路と、
前記インピーダンス変成器と誘電体伝送路との接続部における内層接地導体に形 成された結合開口と、
前記誘電体伝送路内であって前記先端短絡点から信号波の基板内実効波長の略 1/4の奇数倍の位置に配置した抵抗体と、
を備えることを特徴とする多層誘電体基板。
[3] 誘電体基板上にキヤビティを形成し、このキヤビティ内に半導体デバイスを実装す る多層誘電体基板にぉレ、て、
前記キヤビティ内の誘電体基板上に配される表層接地導体に形成した開口部と、 前記誘電体基板内に形成され、前記開口部を介して前記キヤビティと電気的に結 合する、信号波の基板内実効波長の略 1/4の奇数倍の長さを有する先端短絡の誘 電体伝送路と、
上記開口部に形成される抵抗体と、
を備えることを特徴とする多層誘電体基板。
[4] 誘電体基板上にキヤビティを形成し、このキヤビティ内に半導体デバイスを実装す る多層誘電体基板にぉレ、て、
前記キヤビティ内の誘電体基板上に配される表層接地導体に形成した開口部と、 誘電体基板内に形成され、前記開口部を介して前記キヤビティと電気的に結合す る先端短絡の誘電体伝送路と、
前記誘電体伝送路内であって前記先端短絡点から信号波の基板内実効波長の略 1/4の奇数倍の位置に配置した抵抗体と、
を備えることを特徴とする多層誘電体基板。
[5] 前記開口部は、前記誘電体基板上であって、キヤビティの側端部あるいは側端部 から信号波の波長の略 1/2の整数倍の長さを有する位置に配置することを特徴とす る請求項:!〜 4のいずれか一つに記載の多層誘電体基板。
[6] 前記開口部、誘電体伝送路および抵抗体を、半導体デバイスが搭載される部位の 周囲に形成したことを特徴とする請求項 1または 2に記載の多層誘電体基板。
[7] 前記開口部、インピーダンス変成器、誘電体伝送路、結合開口および抵抗体を、 半導体デバイスが搭載される部位の周囲に形成したことを特徴とする請求項 3または 4に記載の多層誘電体基板。
[8] 前記誘電体伝送路は、内層接地導体と、複数のグランドビアと、これら内層接地導 体および複数のグランドビアの内部の誘電体とを有して構成したことを特徴とする請 求項 1〜4のいずれか一つに記載の多層誘電体基板。
[9] 前記インピーダンス変成器は、内層接地導体と、複数のグランドビアと、これら内層 接地導体および複数のグランドビアの内部の誘電体とを有して構成したことを特徴と する請求項 3または 4に記載の多層誘電体基板。
[10] 請求項：!〜 4のいずれか一つに記載の多層誘電体基板と、 前記キヤビティを形成する電磁シールド部材と、
を備えることを特徴とする半導体パッケージ。
1〜複数の半導体デバイスと、
前記半導体デバイスを搭載する請求項 1〜4のいずれか一つに記載の多層誘電体 基板と、
前記半導体デバイスを収容するための前記キヤビティを形成する電磁シールド部 材と、 を備えることを特徴とする半導体パッケージ。
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