JP2010087469A - 高周波パッケージ装置およびその製造方法 - Google Patents

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Abstract

【課題】メタルシールリングの共振周波数が高く、動作周波数において入力端子及び出力端子の反射損、挿入損を低減し、特にミリ波等の高周波においてＲＦ特性の優れた高周波パッケージ装置およびその製造方法を提供する。
【解決手段】高周波パッケージ装置は、導体ベースプレート２２と、導体ベースプレート２２上に配置されたセラミック枠１６と、セラミック枠１６上に配置されたメタルシールリング１５と、メタルシールリング１５上に配置されたハンダメタル層１４と、ハンダメタル層１４上に配置された開口部１１を有する導体で形成された共振周波数調整導体１２と、共振周波数調整導体１２上に配置されたセラミックキャップ１０とを備える。セラミック枠１６の内側に用いられるボンディングワイヤ３０のループの高い部分に開口部１１が対応するように共振周波数調整導体１２が配置される。
【選択図】図１

Description

本発明は、高周波パッケージ装置およびその製造方法に関し、特にマイクロ波帯で使用する半導体装置に好適な高周波パッケージ装置およびその製造方法に関する。
高周波電力増幅装置、例えばマイクロ波電力増幅装置は、電界効果型トランジスタなどの能動素子、抵抗やコンデンサなどの受動素子および高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。このようなマイクロ波電力増幅装置は、例えば、特許文献１および特許文献２に示すような高周波パッケージ装置に実装されている（例えば、特許文献１および特許文献２参照。）。
特許文献１および特許文献２に示すような高周波パッケージ装置では、シールリングの共振周波数はシールリングの長さで決まる。共振周波数がパッケージの使用周波数と等しくなると、シールリングの下に設けられた入力端子と出力端子間のアイソレーションが損なわれる。
特許文献３および特許文献４の技術は、使用周波数でのシールリングの共振を回避するための高周波パッケージ装置の構造を開示している（例えば、特許文献３および特許文献４参照。）。
特許文献３においては、側壁上のシールリングは、貫通孔を介して接地されている。多数のスルーホールを設けることによって、共振を回避することができるが、コストが掛かるという問題がある。
特許文献４においては、共振を回避するためにキャップの裏面の全面にメタライズ層を形成している。キャップを金属で作る、またはキャップの裏面にメタライズ層を形成することによって共振を回避することができるが、キャビティー内部のワイヤ配線の高周波特性が影響されるという問題がある。
米国特許第５６９２２９８号明細書 特表２０００−５１０２８７号公報 特開２００１−１９６５００号公報 特開２００２−２８９７２０号公報
本発明の目的は、構造が簡単で、製造方法が容易で、かつ高周波特性に優れた高周波パッケージ装置およびその製造方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、導体ベースプレートと、導体ベースプレート上に配置されたセラミック枠と、セラミック枠上に配置されたメタルシールリングと、メタルシールリング上に配置されたハンダメタル層と、ハンダメタル層上に配置された共振周波数調整導体であって、複数の開口部を有する導体であり、前記メタルシールリングに電気的に接続された共振周波数調整導体と、及び、共振周波数調整導体上に配置されたセラミックキャップとを備える高周波パッケージ装置が提供される。
本発明の他の態様によれば、導体ベースプレート上にセラミック枠を形成する工程と、セラミック枠上にメタルシールリングを形成する工程と、及びメタルシールリング上にハンダメタル層を介して、複数の開口部を有する導体である共振周波数調整導体が形成されたセラミックキャップを形成する工程とを有する高周波パッケージ装置の製造方法が提供される。
本発明によれば、構造が簡単で、製造方法が容易で、かつ高周波特性に優れた高周波パッケージ装置およびその製造方法を提供することができる。
実施例に係る高周波パッケージ装置を説明する分解斜視図。 実施例に係る高周波パッケージ装置を示す平面図。 （ａ）図２のＩ−Ｉ線に沿った断面図、（ｂ）図２のＩＩ−ＩＩ線に沿った断面図。 キャスタレーションを説明する斜視図。 （ａ）共振周波数調整導体を示す平面図、（ｂ）他の共振周波数調整導体の平面図、（ｃ）他の例の共振周波数調整導体の平面図。 （ａ）他の例の共振周波数調整導体の平面図、（ｂ）他の例の共振周波数調整導体の平面図、（ｃ）他の例の共振周波数調整導体の平面図。 共振周波数調整導体と、半導体素子と入力回路基板および出力回路基板との間を接続するボンディングワイヤとの位置関係を説明する斜視図。 開口部を持たない金属層とボンディングワイヤとの間に形成される寄生効果を説明する図。 共振周波数調整導体とボンディングワイヤとの間に形成される寄生効果を説明する図。 従来例の高周波パッケージ装置の動作を説明する図。 実施例に係る高周波パッケージ装置における共振周波数調整導体の一例を示す平面図。 高周波パッケージ装置の反射損失と周波数との関係を示す図。 高周波パッケージ装置の挿入損失と周波数との関係を示す図。 実施例に係る高周波パッケージ装置に適用する半導体素子の一例を示す平面図。
以下、本発明の実施例を、図面を参照して説明する。同じ要素には同じ符号を付して説明の重複を避ける。図面は模式図であり、図面は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法や比率が異なる部分が含まれていることは勿論である。
以下に示す実施例は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、実施例は各構成部品を下記のものに特定するものでない。各構成部品は特許請求の範囲内で、種々の変更を加えることができる。
図１は、本発明の一実施例に係る高周波パッケージ装置を説明する分解斜視図である。
高周波パッケージ装置は、図１に示すように、導体ベースプレート２２、セラミック枠１６、入力端子Ｐ１、出力端子Ｐ２、メタルシールリング１５、ハンダメタル層１４、共振周波数調整導体１２、及びセラミックキャップ１０とを備える。
（導体ベースプレート２２）
導体ベースプレート２２は、例えば、Ｋｏｖａｒ、銅、銅タングステン合金、銅モリブデン合金、モリブデンなどの導電性金属によって形成されている。導体ベースプレート２２の表面には、例えば、ニッケル、銀、銀−白金合金、銀−パラジウム合金、金などのメッキ導体を形成してもよい。
（セラミック枠１６）
セラミック枠１６は、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡＩＮ）、酸化ベリリウム（ＢｅＯ）などから形成される。
セラミック枠１６の上面には、メタルシールリング１５が設けられる。メタルシールリング１５は、セラミック枠１６の上面に形成されたメタライズ層であってもよい。
入力端子Ｐ１は、絶縁層２０ａとその上に配置された入力ストリップライン１８ａを備える。また出力端子Ｐ２は、絶縁層２０ｂとその上に配置された出力ストリップライン１８ｂを備える。
また、セラミック枠１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２２上に配置し固定される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成でき、導電性の接着剤としては、例えば、銀ろう、金ゲルマニウム合金、金錫合金などから形成できる。セラミック枠１６と導体ベースプレート２２を固定する際に、入力端子Ｐ１及び出力端子Ｐ２は、セラミック枠１６と導体ベースプレート２２に絶縁性若しくは導電性の接着剤で固定される。
導体ベースプレート２２及びセラミック枠１６で形成される空間には、半導体素子、入力回路基板、出力回路基板（図示しない）が配置され、それらはボンディングワイヤ等により接続される。
（ハンダメタル層１４）
ハンダメタル層１４は、共振周波数調整導体１２とメタルシールリング１５を半田付けする半田である。ハンダメタル層１４としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
（セラミックキャップ１０）
セラミックキャップ１０は平板形状で、裏面に共振周波数調整導体１２が形成されている。共振周波数調整導体１２は複数の開口部１１を有する導体で、例えば、セラミックキャップ１０の裏面に形成されたメタライズ層がグリッド状に形成された導体である。
なお、セラミックキャップ１０は、平板状に限られず、一つの面に開口部を有する箱型形状でもよい。また、有底円筒型形状でもよい。これらのセラミックキャップ１０においても、裏面に共振周波数調整導体１２が配置される。
半導体素子、入力回路基板、出力回路基板間の必要な結線が形成された後、セラミック枠１６に固着されたメタルシールリング１５上にハンダメタル層１４を介して、共振周波数調整導体１２が形成されたセラミックキャップ１０が配置される。
ハンダメタル層１４により共振周波数調整導体１２とメタルシールリング１５とを半田付けすることにより、セラミックキャップ１０は、共振周波数調整導体１２、ハンダメタル層１４及びメタルシールリング１５を介して、セラミック枠１６に固定される。これにより、内部空間が密閉され、高周波パッケージが形成される。また共振周波数調整導体１２は、ハンダメタル層１４によりメタルシールリング１５と電気的に接続される。
なお、共振周波数調整導体１２は、セラミックキャップ１０と別に形成されていてもよい。この場合は、予め共振周波数調整導体１２とセラミックキャップ１０とを一体化した後、共振周波数調整導体１２をメタルシールリング１５に固着する。或いは、共振周波数調整導体１２をメタルシールリング１５に固着した後に、セラミックキャップ１０を共振周波数調整導体１２に固着する。
実施例に係る高周波パッケージ装置では、半導体素子と入力回路基板間を接続するボンディングワイヤ、半導体素子と出力回路基板間を接続するボンディングワイヤは、ループの高い部分が共振周波数調整導体１２の開口部１１に対応するように配置される。
実施例に係る高周波パッケージは、３ＧＨｚ以上の高周波特性を有し、３ＧＨｚを越える高周波のデバイスのパッケージとして適用できる。
図２は、実施例に係る高周波パッケージ装置の平面図を示す。図３（ａ）は図２のＩ−Ｉ線に沿った断面図を示す。図３（ｂ）は図２のＩＩ−ＩＩ線に沿った断面図を示す。
実施例に係る高周波パッケージ装置は、図２、図３（ａ）、図３（ｂ）に示すように、導体ベースプレート２２上にセラミック枠１６が設けられる。セラミック枠１６で囲まれた領域内で導体ベースプレート２２上には、半導体素子２４と、入力回路基板２８と、出力回路基板２６が配置されている。入力回路基板２８は半導体素子２４の入力側に配置され、また出力回路基板２６は半導体素子２４の出力側には配置される。入力回路基板２８は絶縁基板１９ａ、例えば基板セラミック基板とその上に配置された入力整合回路１７ａを有し、また出力回路基板２６は絶縁基板１９ｂ、例えばセラミック基板とその上に配置された出力整合回路１７ｂを有する。
セラミック枠１６には、セラミック枠１６を貫通する入力端子Ｐ１、出力端子Ｐ２が設けられている。入力端子Ｐ１は、絶縁層２０ａとその上に配置された入力ストリップライン１８ａを有する。また、出力端子Ｐ２は、絶縁層２０ｂとその上に配置された出力ストリップライン１８ｂを有する。
入力整合回路１７ａは、一端が入力ストリップライン１８ａと接続され、他端が半導体素子２４の入力端子（ゲート端子）にボンディングワイヤ３０で接続される。また出力整合回路１７ｂは、一端が出力ストリップライン１８ｂと接続され、また他端は半導体素子２４の出力端子（ドレイン端子）にボンディングワイヤ３０で接続される。共振周波数調整導体１２の開口部１１は、ボンディングワイヤ３０の位置に対応して形成される。
セラミック枠１６上に固定されたメタルシールリング１５には、共振周波数調整導体１２が形成されたセラミックキャップ１０がハンダメタル層１４によりハンダ付けされる。
これにより、導体ベースプレート２２と、セラミック枠１６と、メタルシールリング１５、ハンダメタル層１４および共振周波数調整導体１２を介してセラミック枠１６上に配置されたセラミックキャップ１０とから、キャビティー４０が形成される。
（キャスタレーション１５ａ）
実施例に係る高周波パッケージ装置は、図４に示すように、セラミック枠１６の内側側壁部に配置されたキャスタレーション１５ａを備えてもよい。キャスタレーション１５ａは導体で構成され、メタルシールリング１５と導体ベースプレート２２を電気的に接続し、メタルシールリング１５を導体ベースプレート２２に接地する。キャスタレーション１５ａによって、メタルシールリング１５及びハンダメタル層１４を介して、共振周波数調整導体１２も接地される。
キャスタレーション１５ａによって、動作周波数でのメタルシールリング１５による共振を減らすことができるが、ボンディングワイヤ３０と共振周波数調整導体１２との間の寄生効果がより顕著に現れる。しかし、実施例に係る高周波パッケージ装置では、共振周波数調整導体１２が開口部１１を有し、ボンディングワイヤ３０と共振周波数調整導体１２との間に生じる寄生効果を低減できる。この場合、ボンディングワイヤ３０と共振周波数調整導体１２の開口部１１との位置が重要である。
（共振周波数調整導体１２）
共振周波数調整導体１２は、複数の開口部１１を有するグリッド状の導体で構成される。開口部１１の形状は、矩形に限らず、円形、楕円形、六角形、八角形であってもよい。
図５（ａ）は矩形の開口部１１を４個有する共振周波数調整導体１２を示す。図５（ｂ）は矩形の開口部１１を６個有する共振周波数調整導体１２を示す。図５（ｃ）は矩形の開口部１１を８個有する共振周波数調整導体１２を示す。
また、図６（ａ）は楕円形の開口部１１を４個有する共振周波数調整導体１２を示す。図６（ｂ）は六角形の開口部１１を８個有する共振周波数調整導体１２を示す。図６（ｃ）は八角形の開口部１１を８個有する共振周波数調整導体１２を示す。
共振周波数調整導体１２は、図５（ａ）〜図６（ｃ）に示すようなグリッドパターンに限定されない。どのようなグリッドパターンでも類似の効果が得られる。
（共振周波数調整導体１２とボンディングワイヤ３０との関係）
図７は、共振周波数調整導体１２と、半導体素子２４と入力回路基板２８および出力回路基板２６とを接続するボンディングワイヤ３０との位置関係を説明する図である。
共振周波数調整導体１２のグリッドのパターンピッチと周波数との関係は、例えば、グリッドのループが小さいほど、より高い周波数まで適用可能な高周波パッケージ装置が得られる。一方、グリッドが細かくなり、全面に形成されたメタライズ層に近くなると、ボンディングワイヤ３０と共振周波数調整導体１２との間の寄生効果が顕著に現れて、ボンディングワイヤ３０が悪影響を受ける。
したがって、図７に示すように、共振周波数調整導体１２の開口部１１が、導体ベースプレート２２上に配置される半導体素子２４と入力回路基板２８間のボンディングワイヤ３０の位置、および半導体素子２４と出力回路基板２６間のボンディングワイヤ３０の位置に対応して形成される。すなわち、共振周波数調整導体１２は、開口部１１がボンディングワイヤ３０のループが高い部分に対応するように形成される。
ボンディングワイヤ３０が共振周波数調整導体１２に近づくと、その実行的なインダクタンスが小さくなるため、周波数特性に影響が生じる。これを避けるために、ループ状のボンディングワイヤ３０は、共振周波数調整導体１２と近接しないことが望ましい。
（寄生効果）
図８は、ボンディングワイヤ３０と開口部１１を持たない導体１３との間に形成される寄生効果を説明する図である。一方、図９は、ボンディングワイヤ３０と開口部１１を有する共振周波数調整導体１２との間に形成される寄生効果を説明する図である。
開口部１１を持たない導体１３は、図８に示すように、接地導体板と同様に考えることができる。ボンディングワイヤ３０が導体１３に近接すると、ボンディングワイヤ３０の有する分布インダクタンスＬ１と分布キャパシタンスＣ１の他に、ボンディングワイヤ３０と導体１３との間に寄生分布キャパシタンスＣｐと寄生分布インダクタンスＬｐからなる分布定数回路が形成される。このため、ボンディングワイヤ３０と導体１３との間に高周波の結合状態が発生して、ボンディングワイヤ３０から高周波の漏れ電流が導体１３に流れる。
一方、開口部１１を有する共振周波数調整導体１２は、図９に示すように、開口部１１には接地導体が存在しない。このため、ボンディングワイヤ３０が共振周波数調整導体１２に近接しても、ボンディングワイヤ３０の有する分布インダクタンスＬ０と分布キャパシタンスＣ０の他に、ボンディングワイヤ３０と共振周波数調整導体１２との間にわずかな寄生分布キャパシタンスＣｐ０とわずかな寄生分布インダクタンスＬｐ０からなる分布定数回路が形成されるだけである。このため、ボンディングワイヤ３０と共振周波数調整導体１２との間に高周波の結合状態が発生することが抑制され、ボンディングワイヤ３０から高周波の漏れ電流が共振周波数調整導体１２に流れることは殆どない。
（定在波）
図１０は、セラミックキャップの裏面にメタライズ層を持たない従来例の高周波パッケージ装置の動作を説明する図である。入力端子Ｐ１および出力端子Ｐ２間に伝送される定在波の波形は、横軸を時間軸とし、入力端子Ｐ１および出力端子Ｐ２を腹として模式的に示される。波形Ａおよび波形Ｂは、定在波モードを表す。
メタルシールリング１５の周囲長が半導体素子２４の動作周波数に対応した波長λに等しくなると、共振が生じ、メタルシールリング１５の下に設けられた入力端子Ｐ１および出力端子Ｐ２間のアイソレーションが損なわれる。すなわち、メタルシールリング１５の周囲長が波長λに等しくなると、入力端子Ｐ１と出力端子Ｐ２を腹とする定在波が存在できる条件が整う。入力端子Ｐ１と出力端子Ｐ２間が接続されていない状態での信号伝達率は、理想的には、ゼロである。しかし、共振が生じると、本来接続した回路や配線にのみ伝達させるべき信号が、メタルシールリング１５を介して、他方の端子に伝達する。
図１１は、この実施例に係る高周波パッケージ装置における共振周波数調整導体１２を示す。共振周波数調整導体１２が８個の矩形の開口部１１を有することによって、メタルシールリング１５の共振周波数ｆを高くする。すなわち、共振周波数調整導体１２の共振周波数ｆを高くして、実質的にメタルシールリング１５の共振波長λを小さくする。
ここで、波長λは、セラミック枠１６の比誘電率をεｒ、共振周波数調整導体１２が有する寄生キャパシタンスをＣ、共振周波数をｆとすると、λ＝Ｃ／（ｆ・εｒ）で表される。
（実験結果）
図１２は、高周波パッケージ装置の端子間を端子と整合がとれた無損失伝送路で接続した状態での反射損失と周波数の関係を示す。また、図１３は、高周波パッケージ装置の端子間を端子と整合がとれた無損失伝送路で接続した状態での挿入損失と周波数の関係を示す。従来例はセラミックキャップの裏面にメタライズ層を持たない高周波パッケージ装置である。また実施例は、図９に示す、矩形の開口部１１を有する共振周波数調整導体１２を有する高周波パッケージ装置である。
反射損失は、一方の端子面で電力が反射され、他方の端子に電力が伝わらないことによる損失である。理想的には端子は無反射となる。しかしながら、図１２に示すように、従来例の高周波パッケージ装置では、基本波ピークが約３ＧＨｚに現れ、２次高調波ピークが６ＧＨｚに現れる。実施例に係る高周波パッケージ装置では、基本波ピークが約６．５ＧＨｚに現れ、また２次高調波ピーク（図示省略）は１３ＧＨｚに現れる。これは、前述の通り、入力端子Ｐ１および出力端子Ｐ２間でアイソレーションが損なわれているためである。従来例では、相対的に低い周波数においてメタルシールリング１５が共振し、相対的に低い周波数において基本波ピークおよび２次高調波ピークが現れる。これに対して、実施例に係る共振周波数調整導体１２によれば、共振周波数ｆを高めることができるため、相対的に高い周波数において、基本波ピークおよび２次高調波ピークが得られる。
挿入損は、キャビティー内空間伝播特性に相当する。図１３に示すように、従来例では基本波ピークが約３ＧＨｚに現れ、２次高調波ピークが６ＧＨｚに現れる。実施例では、基本波ピークが約６．５ＧＨｚに現れ、２次高調波ピーク（図示省略）は１３ＧＨｚに現れる。これは、図１２と同様に、入力端子Ｐ１および出力端子Ｐ２間でアイソレーションが損なわれているためである。従来例では、メタルシールリング１５が相対的に低い周波数において共振し、相対的に低い周波数において、基本波ピークおよび２次高調波ピークが現れる。これに対して、実施例では、共振周波数ｆを高めることができるため、相対的に、高い周波数において、基本波ピークおよび２次高調波ピークが得られる。
（半導体素子の構成）
図１４は、実施例に係る高周波パッケージ装置に適用する一例の半導体素子２４の平面図である。半導体素子２４は、基板１００と、基板１００の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２６およびドレイン電極１２２とを有する。また半導体素子２４は、基板１００の第１表面に配置されたゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５、及びドレイン端子電極Ｄを備える。ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４は、ゲート電極１２４の複数のフィンガーを束ねるように形成される。ソース端子電極Ｓ１，Ｓ２，…，Ｓ５は、ソース電極１２６の複数のフィンガーを束ねるように形成される。またドレイン端子電極Ｄは、ドレイン電極１２２の複数のフィンガーを束ねるように形成される。
各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍである。ゲート幅は全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。
基板１００の裏面には接地導体が形成され、基板１００に形成されたＶＩＡホールＳＣ１〜ＳＣ５により、ソース端子電極Ｓ１〜Ｓ５は接地導体と接続される。半導体素子２４が高周波パッケージ装置の導体ベースプレート２２に載置されると、基板１００の裏面に形成した接地導体が導体ベースプレート２２に電気的に接続される。
基板１００は、例えば、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板である。
ゲート端子電極Ｇ１〜Ｇ４は、ボンディングワイヤ３０によって、例えば、半導体素子２４の周辺に配置される入力回路基板２８の整合回路１７ａに接続される。同様に、ドレイン端子電極Ｄも、ボンディングワイヤ３０によって、例えば、半導体素子２４の周辺に配置される出力回路基板２６の整合回路１７ｂに接続される。
（高周波パッケージ装置の製造方法）
実施例に係る高周波パッケージ装置の製造方法は、図１、図２、図３（ａ）及び図３（ｂ）に示すように、導体ベースプレート２２上にセラミック枠１６を形成する工程と、セラミック枠１６にメタルシールリング１５を形成する工程と、メタルシールリング１５上にハンダメタル層１４を介して、共振周波数調整導体１２とセラミックキャップ１０を形成する工程とを有する。
共振周波数調整導体１２はグリッド状の導体であり、例えばセラミックキャップ１０の裏面上に形成されたメタライズ層がグリッド状に形成された導体である。複数の開口部１１の形状には、矩形、円形、楕円形、六角形、八角形を適用することができる。共振周波数調整導体１２はセラミックキャップ１０と別体に形成されてもよい。
セラミックキャップ１０を形成する工程は、セラミック枠１６の内側に形成されるボンディングワイヤ３０のループが高い部分に開口部１１が対応するように共振周波数調整導体１２を形成する。
さらに詳述すると、導体ベースプレート２２上にセラミック枠１６を形成する工程では、セラミック枠１６の入力部において、導体ベースプレート２２とセラミック枠１６との間に、絶縁層２０ａ上に入力ストリップライン１８ａを形成した入力端子Ｐ１が形成され、またセラミック枠１６の出力部において、導体ベースプレート２２とセラミック枠１６との間に、絶縁層２０ｂ上に出力ストリップライン１８ｂを形成した出力端子Ｐ２が形成される。
また、高周波パッケージ装置の製造方法は、更にセラミック枠１６の内側で導体ベースプレート２２上に半導体素子２４を形成する工程と、セラミック枠１６の内側で導体ベースプレート２２上に、半導体素子２４に隣接して、入力整合回路１７ａを形成した入力回路基板２８を形成する工程と、セラミック枠１６の内側で導体ベースプレート２２上に、半導体素子２４に隣接して、出力整合回路１７ｂを形成した出力回路基板２６を形成する工程と、入力ストリップライン１８ａと入力整合回路１７ａを接続する工程と、出力ストリップライン１８ｂと出力整合回路１７ｂを接続する工程と、半導体素子２４と入力整合回路１７ａをボンディングワイヤ３０で接続する工程と、及び半導体素子２４と出力整合回路１７ｂを接続するボンディングワイヤ３０で接続する工程とを有する。ボンディングワイヤ３０のループが高い部分に開口部１１が対応するように共振周波数調整導体１２を形成する。
さらに、高周波パッケージ装置の製造方法は、セラミック枠１６の内側側壁部にキャスタレーション１５ａを形成する工程を有していてもよい。キャスタレーション１５ａによって、ハンダメタル層１４、メタルシールリング１５及び共振周波数調整導体１２が導体ベースプレート２２に接地される。
以上のように、本発明によれば、構造が簡単で、製造方法が容易で、かつ高周波特性に優れた高周波パッケージ装置およびその製造方法を提供される。
実施例によれば、メタルシールリングの共振周波数を高く設定して、動作周波数における入出力端子間の反射損、挿入損を低減できる。よって、特にミリ波等の高周波においてＲＦ特性の優れた高周波パッケージ装置およびその製造方法が提供される。
上記のように、本発明は実施例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
なお、本発明の高周波パッケージ装置に実装する素子としては、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）に限らず、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などが適用できる。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明の高周波パッケージ装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
１０…セラミックキャップ
１１…開口部
１２…共振周波数調整導体
１３…導体
１４…ハンダメタル層
１５…メタルシールリング
１５ａ…キャスタレーション
１６…セラミック枠
１７ａ…入力整合回路
１７ｂ…出力整合回路
１８ａ…入力ストリップライン
１８ｂ…出力ストリップライン
１９ａ、１９ｂ…絶縁基板
２０ａ、２０ｂ…絶縁層
２２…導体ベースプレート
２４…半導体素子
２６…出力回路基板
２８…入力回路基板
３０…ボンディングワイヤ
４０…キャビティー
１００，２００…基板
１２２…ドレイン電極
１２４…ゲート電極
１２６…ソース電極
Ｐ１…入力端子
Ｐ２…出力端子
Ｇ１，Ｇ２，…，Ｇ４…ゲート端子電極
Ｓ１，Ｓ２，…，Ｓ５…ソース端子電極
Ｄ…ドレイン端子電極
ＳＣ１〜ＳＣ５…ＶＩＡホール

Claims (13)

  1. 導体ベースプレートと、
    前記導体ベースプレート上に配置されたセラミック枠と、
    前記セラミック枠上に配置されたメタルシールリングと、
    前記メタルシールリング上に配置されたハンダメタル層と、
    前記ハンダメタル層上に配置された共振周波数調整導体であって、複数の開口部を有する導体であり、前記メタルシールリングに電気的に接続された共振周波数調整導体と、
    前記共振周波数調整導体上に配置されたセラミックキャップ
    とを備える高周波パッケージ装置。
  2. 前記共振周波数調整導体は、前記セラミックキャップの裏面上にメタライズされた導体層で形成されていることを特徴とする請求項１に記載の高周波パッケージ装置。
  3. 前記セラミック枠は、内側にボンディングワイヤが配置されるように構成され、前記共振周波数調整導体は、前記ボンディングワイヤのループの高い部分に前記開口部が対応するように構成されていることを特徴とする請求項１に記載の高周波パッケージ装置。
  4. 前記セラミック枠と前記導体ベースプレートとの間に設けられた、入力ストリップラインを含む入力端子と、
    前記セラミック枠と前記導体ベースプレートとの間に設けられた、出力ストリップラインを含む出力端子と、
    前記セラミック枠の内側の前記導体ベースプレート上に配置された半導体素子と、
    前記セラミック枠の内側の前記導体ベースプレート上に、前記半導体素子に隣接して配置され、前記入力ストリップラインに接続された入力整合回路を有する入力回路基板と、
    前記セラミック枠の内側の前記導体ベースプレート上に、前記半導体素子に隣接して配置され、前記出力ストリップラインに接続された出力整合回路を有する出力回路基板と、
    前記半導体素子と前記入力整合回路とを接続する前記ボンディングワイヤと、
    前記半導体素子と前記出力整合回路とを接続する前記ボンディングワイヤ
    とを備えることを特徴とする請求項３に記載の高周波パッケージ装置。
  5. 前記共振周波数調整導体は、グリッド状の導体であることを特徴とする請求項１に記載の高周波パッケージ装置。
  6. 前記開口部の形状は矩形、円形、楕円形、六角形、八角形のいずれかであることを特徴とする請求項１に記載の高周波パッケージ装置。
  7. 前記セラミック枠の内側側壁部に配置された前記メタルシールリングと前記導体ベースプレートとを接続するキャスタレーションを備えることを特徴とする請求項１に記載の高周波パッケージ装置。
  8. 導体ベースプレート上にセラミック枠を形成する工程と、
    前記セラミック枠上にメタルシールリングを形成する工程と、
    前記メタルシールリング上にハンダメタル層を介して、複数の開口部を有する導体である共振周波数調整導体が形成されたセラミックキャップを形成する工程と
    を有する高周波パッケージ装置の製造方法。
  9. 前記セラミックキャップを形成する工程は、前記セラミックキャップの裏面にグリッド状のメタライズ層を形成して前記共振周波数調整導体を形成する工程を含むことを特徴とする請求項８に記載の高周波パッケージ装置の製造方法。
  10. セラミックキャップを形成する工程は、前記セラミック枠の内側に配置されるボンディングワイヤのループが高い部分に前記開口部が対応するように前記共振周波数調整導体を形成する工程を含むことを特徴トする請求項８に記載の高周波パッケージ装置の製造方法。
  11. 前記セラミック枠の入力部において、前記セラミック枠と前記導体ベースプレートとの間に、入力ストリップラインを有する入力端子を固定する工程と、
    前記セラミック枠の出力部において、前記セラミック枠と前記導体ベースプレートとの間に、出力ストリップラインを有する出力端子を固定する工程と、
    前記セラミック枠の内側の前記導体ベースプレート上に半導体素子を形成する工程と、
    前記セラミック枠の内側の前記導体ベースプレート上に、前記半導体素子に隣接して、入力整合回路を有する入力回路基板を形成する工程と、
    前記セラミック枠の内側の前記導体ベースプレート上に、前記半導体素子に隣接して、出力整合回路を有する出力回路基板を形成する工程と、
    前記半導体素子と前記入力整合回路とを前記ボンディングワイヤで接続する工程と、
    前記半導体素子と前記出力整合回路とを前記ボンディングワイヤで接続する工程と、
    前記入力ストリップラインと前記入力整合回路とを接続する工程と、
    前記出力ストリップラインと前記出力整合回路とを接続する工程
    とを有することを特徴とする請求項１０に記載の高周波パッケージ装置の製造方法。
  12. 前記開口部の形状が、矩形、円形、楕円形、六角形、八角形のいずれの形状であることを特徴とする請求項８に記載の高周波パッケージ装置の製造方法。
  13. 前記セラミック枠の内側側壁部に前記導体ベースプレートと前記メタルシールリングとを電気的に接続するキャスタレーションを形成する工程を有することを特徴とする請求項８に記載の高周波パッケージ装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038837A (ja) * 2010-08-05 2012-02-23 Toshiba Corp パッケージおよびその作製方法
US10340224B2 (en) 2015-11-16 2019-07-02 Mitsubishi Electric Corporation Microwave and millimeter wave package

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9785186B2 (en) 2012-10-16 2017-10-10 Samsung Electronics Co., Ltd. Package system with cover structure and method of operation thereof
CN104782241B (zh) * 2012-11-09 2018-01-05 三星电子株式会社 具有盖结构的封装系统及其操作方法
CN103928447B (zh) * 2013-01-14 2016-09-28 内蒙航天动力机械测试所 一种大功率全气密半导体模块封装结构
CN106532210A (zh) * 2016-12-20 2017-03-22 中国航空工业集团公司雷华电子技术研究所 一种多通道微带环行器组件装配方法
KR102103461B1 (ko) 2018-06-26 2020-04-23 알에프에이치아이씨 주식회사 Rf 트랜지스터 패키지 및 이의 제조방법
KR102163805B1 (ko) 2019-05-30 2020-10-07 알에프에이치아이씨 주식회사 반도체 소자 패키지 및 그 제조방법
KR102396096B1 (ko) 2020-04-29 2022-05-10 알에프에이치아이씨 주식회사 고주파 반도체 소자 패키지 및 그 제조 방법
US11587891B2 (en) * 2021-05-31 2023-02-21 Texas Instruments Incorporated Ceramic semiconductor package seal rings

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01280341A (ja) * 1988-05-06 1989-11-10 Mitsubishi Electric Corp 高周波半導体装置の組立方法
JPH03106058A (ja) * 1989-09-20 1991-05-02 Nec Yamagata Ltd 高周波半導体用容器
JPH03148158A (ja) * 1989-11-02 1991-06-24 Nec Yamagata Ltd 半導体素子用封止キャップ
JPH03117838U (ja) * 1990-03-15 1991-12-05
JPH09148470A (ja) * 1995-11-29 1997-06-06 Toshiba Corp 高周波用半導体外囲器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119266A (en) * 1989-12-29 1992-06-02 Ail Systems, Inc. (Subsidiary Of Eaton Corp.) Electromagnetic interference filter protection circuit
US5736783A (en) 1993-10-08 1998-04-07 Stratedge Corporation. High frequency microelectronics package
SG71080A1 (en) 1994-12-01 2000-03-21 Miyake Kk Resonant tag and method for deactivating resonant frequency characteristics thereof
JP4013432B2 (ja) 2000-01-11 2007-11-28 三菱電機株式会社 半導体パッケージ
JP4454144B2 (ja) 2000-12-22 2010-04-21 京セラ株式会社 高周波回路用パッケージ
JP2002289720A (ja) 2001-03-27 2002-10-04 Shimada Phys & Chem Ind Co Ltd 高周波デバイス用パッケージ
JP4575247B2 (ja) 2005-07-11 2010-11-04 株式会社東芝 高周波パッケージ装置
WO2007125633A1 (ja) 2006-04-28 2007-11-08 Kabushiki Kaisha Toshiba 高周波用半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01280341A (ja) * 1988-05-06 1989-11-10 Mitsubishi Electric Corp 高周波半導体装置の組立方法
JPH03106058A (ja) * 1989-09-20 1991-05-02 Nec Yamagata Ltd 高周波半導体用容器
JPH03148158A (ja) * 1989-11-02 1991-06-24 Nec Yamagata Ltd 半導体素子用封止キャップ
JPH03117838U (ja) * 1990-03-15 1991-12-05
JPH09148470A (ja) * 1995-11-29 1997-06-06 Toshiba Corp 高周波用半導体外囲器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038837A (ja) * 2010-08-05 2012-02-23 Toshiba Corp パッケージおよびその作製方法
US10340224B2 (en) 2015-11-16 2019-07-02 Mitsubishi Electric Corporation Microwave and millimeter wave package

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