KR102396096B1 - 고주파 반도체 소자 패키지 및 그 제조 방법 - Google Patents

고주파 반도체 소자 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR102396096B1
KR102396096B1 KR1020200052518A KR20200052518A KR102396096B1 KR 102396096 B1 KR102396096 B1 KR 102396096B1 KR 1020200052518 A KR1020200052518 A KR 1020200052518A KR 20200052518 A KR20200052518 A KR 20200052518A KR 102396096 B1 KR102396096 B1 KR 102396096B1
Authority
KR
South Korea
Prior art keywords
pcb
sidewall
base
semiconductor device
device package
Prior art date
Application number
KR1020200052518A
Other languages
English (en)
Other versions
KR20210133648A (ko
Inventor
최명석
Original Assignee
알에프에이치아이씨 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알에프에이치아이씨 주식회사 filed Critical 알에프에이치아이씨 주식회사
Priority to KR1020200052518A priority Critical patent/KR102396096B1/ko
Publication of KR20210133648A publication Critical patent/KR20210133648A/ko
Application granted granted Critical
Publication of KR102396096B1 publication Critical patent/KR102396096B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H01L23/4828—Conductive organic material or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Abstract

본 발명은 반도체 소자 패키지에 있어서 고주파 특성이 우수한 세라믹 대체형 PCB 패키지 및 그 제조 방법에 관한 것으로서, 특히 마이크로파 대역에서 이득과 밴드 성능이 우수한 화합물 반도체 소자 패키지에 관한 것인바, 그 반도체 소자 패키지는 상단에 반도체 소자가 실장되는 베이스, 상기 베이스의 상기 상단의 가장자리에 상기 반도체 소자를 둘러싸는 적어도 하나의 캐비티를 내부에 가지도록 폐곡선의 형상으로 형성되는 측벽으로서, 비유전율이 5.5보다 작은 PCB를 포함하는 PCB 측벽, 상기 PCB 측벽의 측면에 매립된 적어도 한 쌍의 서로 대향하는 금속 리드, 및 상기 PCB 측벽 위에 형성되어 상기 베이스 및 상기 PCB 측벽과 함께 상기 적어도 하나의 캐비티를 밀폐시키는 덮개를 포함한다.

Description

고주파 반도체 소자 패키지 및 그 제조 방법{A HIGH FREQUENCY SEMICONDUCTOR DEVICE PACKAGE AND A FABRICATING METHOD THEREOF}
본 개시서는 반도체 소자 패키지에 있어서 고주파 특성이 우수한 세라믹 대체형 PCB 패키지 및 그 제조 방법에 관한 것으로서, 특히 마이크로파 대역에서 이득과 밴드 성능이 우수한 화합물 반도체 소자 패키지에 관한 것이다.
최근 각종 이동통신 시스템, 방송 시스템, 기타 통신 시스템에서 고 집적화 및 고성능화가 중요하다. 동일 면적에서 보다 높은 출력을 가진 고주파 전력 증폭 장치의 중요성이 날로 증가하고 있는 반면, 이로 인한 과도한 열의 발생은 관련 부품 및 시스템의 성능 및 신뢰성에 직접적인 문제를 야기시키므로 이에 대한 방열의 해결책이 필요하다.
고주파 전력 증폭 장치, 예를 들어 마이크로파 전력 증폭 장치는 전계효과형 트랜지스터 등의 능동 소자, 저항이나 콘덴서 등의 수동 소자 및 고주파 신호를 전송하는 리드 프레임(lead frame) 등의 회로 소자로 구성된다. 이러한 고주파 전력 증폭 장치는 하나의 패키지 형태로 형성되어 이용된다.
예를 들어 대한민국 등록특허 제10-1363392호에 개시된 종래 패키지 구조는 도 1에 도시되어 있다. 도 1을 참고하면, 종래의 패키지는 베이스(30), 반도체 소자 모듈(14), 코바 링(Kovar ring; 11), 세라믹 측벽(12), 리드 프레임(13) 및 세라믹 덮개(20)를 포함하도록 구성된다. 베이스(30)는 패키지의 최하단에 위치하며, CPC(Cu/Mo70Cu30/Cu) 합금으로 형성되어 패키지 내 전기적 접지 및 소자 모듈(14)로부터 발생되는 열의 방출을 수행한다. 세라믹 측벽(12)은 베이스 상부에 부착된 소자 모듈(14)의 외측을 둘러싸는 듯한 형태로 배치된다. 리드 프레임(13)은 세라믹 측벽(12) 상부에 부착되고 외부 단자(미도시)와 연결되어 RF(무선주파수; radio frequency) 전력 및 DC(직류) 전력이 입출력된다. 그러나 베이스(30)를 구성하는 CPC 합금은 순수 구리(Cu) 재료보다 열전도도 특성이 떨어지는 단점이 있다. CPC 합금의 열전도도는 250W/m·K 정도인 반면에 Cu는 400W/m·K이다.
열특성을 개선하기 위하여 대한민국 공개특허 제10-2010-0029697호에서는 베이스(30)만을 구리로 형성하는바, 구리 특성 상 트랜지스터 구동 중 발생하는 고온에 의하여 팽창되는데, 이 구리로 형성된 베이스(30)를 지지하는 세라믹 측벽(12)과는 열팽창계수(CTE)가 상이하여 베이스(30)가 제대로 고정되지 못하므로 전체 트랜지스터 패키지가 뒤틀리는 휨 문제가 발생된다. 게다가 세라믹 재료는 높은 손실 탄젠트(loss tangent; tan δ) 값으로 인하여 임피던스 대역폭이 저감되고, RF 트랜지스터의 주요 성능 지표 중 하나인 이득(gain) 특성이 저하되는 문제점이 있다. 또한, 세라믹과 구리로 형성된 베이스를 부착하는 과정에서 정밀도가 하락하는 문제도 있다.
본 개시서는 이러한 문제점을 해결할 수 있는 고주파 반도체 소자 패키지와 이를 제조할 수 있는 방안을 제공한다.
등록특허공보 제10-1363392호(2014.02.10.) 공개특허공보 제10-2010-0029697호(2010.03.17.)
본 개시서의 목적은 제조 방법이 용이하고, 재료의 단가를 절감하면서도 고주파 특성이 뛰어난 고방열 화합물 반도체 소자 패키지 및 그 제조 방법을 제공하는 것에 있다.
상기한 바와 같은 본 개시서의 목적을 달성하고, 후술하는 본 개시서의 특징적인 효과를 실현하기 위한 발명의 특징적인 구성은 하기와 같다.
본 개시서의 일 태양에 따른 반도체 소자 패키지는, 상단에 반도체 소자가 실장되는 베이스; 상기 베이스의 상기 상단의 가장자리에 상기 반도체 소자를 둘러싸는 적어도 하나의 캐비티를 내부에 가지도록 폐곡선의 형상으로 형성되는 측벽으로서, 비유전율이 5.5보다 작은 PCB를 포함하는 PCB 측벽; 상기 PCB 측벽의 측면에 매립된 적어도 한 쌍의 서로 대향하는 금속 리드; 및 상기 PCB 측벽 위에 형성되어 상기 베이스 및 상기 PCB 측벽과 함께 상기 적어도 하나의 캐비티를 밀폐시키는 덮개를 포함한다.
바람직하게, 상기 베이스는 금속 재료로 구성되고, 상기 PCB 측벽의 상기 베이스를 향한 면에 제1 도전성 박막이 형성된다. 더 바람직하게는 상기 베이스는 구리를 포함한다.
유리하게, 상기 베이스의 상기 상단은, 상기 베이스의 테두리를 포함하는 테두리부, 및 상기 테두리부에 의하여 포위된 중앙부를 포함하고, 상기 테두리부의 표면 조도(surface roughness)는 상기 중앙부의 표면 조도보다 높을 수 있다.
유리하게, 상기 베이스 및 상기 제1 도전성 박막은 접착재(接着材)로 서로 부착된다.
일 실시 예에서, 상기 PCB 측벽의 상기 베이스를 향한 면에 다수의 도전 홀이 형성되어, 상기 도전 홀의 내벽에 상기 제1 도전성 박막과 통전되는 제2 도전성 박막이 더 형성되고, 상기 PCB 측벽의 상기 베이스와의 솔더링을 통하여 상기 다수의 도전 홀에 함입되는 솔더가 상기 PCB 측벽과 상기 베이스를 서로 고정한다.
일 실시 예에서, 상기 덮개는 상기 폐곡선의 적어도 일부를 따라 형성된 홈을 포함한다. 바람직하게, 상기 덮개는 상기 폐곡선의 적어도 일부를 따라 형성된 돌출부를 더 포함할 수 있다.
바람직하게, 상기 덮개는 세라믹, 액정 폴리머(LCP; liquid crystal polymer), PCB, 열가소성 플라스틱을 포함하는 군에서 선택된 재료를 포함한다.
일 실시 예에서, 상기 금속 리드는, 상기 PCB 측벽의 형성 중에 플라스틱 사이에 매립되어 상기 플라스틱에 의하여 보호된다. 바람직하게 상기 PCB 측벽은, 상부 PCB 유닛 및 하부 PCB 유닛을 포함하고, 상기 금속 리드의 일부가 상기 상부 PCB 유닛 및 상기 하부 PCB 유닛 사이에 개재하도록 상기 상부 PCB 유닛 및 상기 하부 PCB 유닛이 접합함으로써 상기 PCB 측벽이 형성된다.
바람직하게, 상기 베이스의 하면에는 방열 부재가 접촉되도록 더 형성되어 상기 반도체 소자에서 발생하는 열을 외부로 방출시킬 수 있다.
본 개시서의 다른 태양에 따른 반도체 소자 패키지의 제조 방법은, 상부 PCB 유닛과, 하단 면에 제1 도전성 박막이 형성된 하부 PCB 유닛을 접합하여 PCB 측벽을 제작하는 단계를 포함한다. 여기에서, 상기 상부 PCB 유닛 및 상기 하부 PCB 유닛 사이에 적어도 한 쌍의 서로 대향하는 금속 리드의 일부가 개재하여 상기 PCB 측벽의 측면에 매립되어 플라스틱에 의하여 상기 금속 리드가 보호되도록 상기 상부 PCB 유닛 및 상기 하부 PCB 유닛이 접합된다.
바람직하게는 상기 하부 PCB 유닛의 하단 면에 다수의 도전 홀이 형성되고, 상기 도전 홀의 내벽에 상기 제1 도전성 박막과 통전되는 제2 도전성 박막이 더 형성된다.
일 실시 예에서, 상기 PCB 측벽을 베이스 상에 부착하는 단계가 더 포함된다.
유리하게, 상기 베이스 및 상기 제1 도전성 박막은 접착재로 서로 부착될 수 있다.
바람직하게, 상기 PCB 측벽의 상기 베이스와의 솔더링 또는 소결(sintering)을 통하여, 상기 하부 PCB 유닛의 하단 면에 형성된 다수의 도전 홀에 함입되는 솔더에 의하여 상기 PCB 측벽과 상기 베이스가 서로 고정될 수 있다.
일 실시 예에서, 상기 베이스와 상기 PCB 측벽에 의하여 폐곡선의 형상으로 형성되는 적어도 하나의 캐비티 내에 반도체 소자를 실장하는 단계; 리드 선을 이용하여 상기 반도체 소자와 상기 PCB 측벽을 전기적으로 연결하는 단계; 및 상기 PCB 측벽 위에 덮개를 장착하여 상기 베이스 및 상기 PCB와 함께 상기 적어도 하나의 캐비티를 밀폐시키는 단계가 더 포함될 수 있다.
유리하게는 상기 덮개는 상기 폐곡선의 적어도 일부를 따라 형성된 홈을 포함할 수 있다. 바람직하게는 상기 덮개는 상기 폐곡선의 적어도 일부를 따라 형성된 돌출부를 더 포함할 수 있다.
상기 덮개는 세라믹, 액정 폴리머(LCP; liquid crystal polymer), PCB, 열가소성 플라스틱을 포함하는 군에서 선택된 재료를 포함할 수 있다.
본 개시서에 의하면, 고주파에서 이득과 밴드 성능이 우수한 반도체 소자 패키지를 구현할 수 있다.
도 1은 종래 고주파수 반도체 패키지의 단면 구조를 개략적으로 도시한 개념도이다.
도 2는 본 개시서의 일 실시 예에 따른 고주파 특성이 우수한 반도체 소자 패키지의 단면 구조를 개략적으로 도시한 개념도이다.
도 3은 본 개시서의 일 실시 예에 따른 고주파 특성이 우수한 반도체 소자 패키지 및 이에 포함되는 구성요소들을 예시적으로 도시한 분해사시도이다.
도 4a는 본 개시서의 일 실시 예에 따른 PCB 측벽 및 베이스에 대한 상방 사시도 및 하방 사시도이다.
도 4b는 본 개시서의 또 다른 실시 예에 따른 PCB 측벽에 대한 상방 사시도이다.
도 5는 본 개시서의 일 실시 예에 따른 PCB 측벽에 대한 평면도이다.
도 6은 본 개시서의 일 실시 예에 따른 베이스의 평면도이다.
도 7a는 본 개시서의 일 실시 예에 따른 PCB 측벽의 하부 PCB 유닛에 대한 평면도이다.
도 7b은 본 개시서의 일 실시 예에 따른 PCB 측벽의 하부 PCB 유닛에 대한 저면도이다.
도 8은 본 개시서의 일 실시 예에 따른 PCB 측벽의 상부 PCB 유닛에 대한 저면도이다.
도 9은 도 5의 A-A 선을 따라 취한 단면도이다.
도 10은 본 개시서의 일 실시 예에 따른 덮개에 대한 사시도들이다.
도 11는 본 개시서의 다른 실시 예에 따른 덮개에 대한 사시도들이다.
도 12은 본 개시서의 또 다른 실시 예에 따른 덮개에 대한 사시도들이다.
도 13은 도 4a, 도 5 내지 도 9 및 도 11에 도시된 실시 예에 따라 부착된 PCB 측벽과 덮개의 상기 A-A 선을 따라 취한 단면도이다.
도 14는 본 개시서의 일 실시 예에 따라 반도체 소자 패키지를 제조하는 방법을 시계열적으로 나타낸 개념도이다.
도 15는 본 개시서의 일 실시 예에 따라 반도체 소자 패키지를 대량으로 제조하는 데 이용될 수 있는 리드 프레임의 배열체를 예시적으로 나타낸 도면이다.
후술하는 본 개시서에 따른 고주파 반도체 소자 패키지 및 그 제조 방법의 원리에 관한 상세한 설명은, 본 개시서에서 나타나는 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 개시서에 따른 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 본 개시서에 따른 반도체 구조는 도면에 나타난 바와 같은 길이 비율을 가지지 않으며, 도면 각 부분의 치수는 본 개시서에 따른 발명의 범위를 한정하지도 않고 설명의 목적으로 보이기 위하여 나타낸 것에 불과하다는 점이 이해될 것이다. 예를 들어, 도면에 나타난 요소들 몇몇의 치수는 실시 예의 이해를 돕기 위한 것이다. 덧붙이자면, 설명 및 도면은 기재된 순서대로만 되어 있음을 의미하지 않는다. 통상의 기술자는 특정 순서로 설명 또는 도시된 작용들 및/또는 단계들이 그러한 순서에 대한 특별한 한정이 필요하지 않을 수 있다는 점을 이해할 수 있을 것이다.
실시 예에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시 예는 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 이용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 이용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 이용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
더욱이 본 개시서는 언급된 실시 예들의 모든 가능한 조합들을 망라한다. 본 개시서의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 개시서에 따른 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 도면들에 도시된 영역들은 그 특성과 형상에 있어서 개념적으로 나타낸 것이고, 구조, 영역의 정확한 형상을 도시하기 위한 것이 아니며, 본 개시서에 따른 발명의 범위를 한정하기 위한 것도 아니다. 예를 들어, 도면들에 직사각형 블록으로 도시된 영역은 흔히 테이퍼지거나 굴곡지거나 둥글 수 있다.
각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 개시서에 따른 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시서에 따른 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
본 명세서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 개시서에 따른 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 반도체 기술분야의 통상의 기술자에게 잘 알려진 재료, 공정 등에 관한 것이며 본 개시서에 따른 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그에 대한 과도하게 상세한 설명은 생략한다.
이하, 통상의 기술자가 본 개시서에 따른 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 개시서에 따른 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 개시서의 일 실시 예에 따른 고주파 특성이 우수한 반도체 소자 패키지의 단면 구조를 개략적으로 도시한 개념도이다.
도 2를 참조하면, 본 개시서에 따른 반도체 소자 패키지는 상단에 반도체 소자(160)가 실장되는 베이스(300), 베이스(300)의 상단 가장자리에 반도체 소자(160)를 둘러싸는 캐비티(150)를 내부에 가지도록 폐곡선의 형상으로 형성된 PCB 측벽(100), PCB 측벽(100)의 측면에 매립된 적어도 한 쌍의 서로 대향하는 금속 리드(122), PCB 측벽(100) 위에 형성되어 베이스(300) 및 PCB 측벽(100)과 함께 캐비티(150)를 밀폐시키는 덮개(200)를 포함한다. 설명의 편의를 위하여 도 2에서 덮개(200)는 PCB 측벽(100)과 분리된 것으로 도시되었다.
여기에서 PCB 측벽(100)은 PCB를 포함하여 그 비유전율이 5.5보다 작다. 바람직하게는 PCB 측벽(100)의 비유전율은 약 3.3이다.
도 3은 본 개시서의 일 실시 예에 따른 고주파 특성이 우수한 반도체 소자 패키지 및 이에 포함되는 구성요소들을 예시적으로 도시한 분해사시도이다.
도 3을 참조하면, 베이스(300), PCB 측벽의 상부 PCB 유닛(110) 및 하부 PCB 유닛(130), 그 사이에 개재하는 금속 리드(122)를 포함하는 리드 프레임(120) 및 상부 PCB 유닛(110)을 덮는 덮개(200)가 도시되어 있다. 또한, 도 3에는 이들이 결합된 완성품인 반도체 소자 패키지(1000)도 도시되어 있다.
도 3을 참조하면, 리드 프레임(120)은 금속 리드(122) 및 이로부터 연장되어 형성되는 내부 전극(124)뿐만 아니라 이들을 지지하는 프레임 잉여부(126)를 포함할 수 있다. 프레임 잉여부(126)가 공정 중에 금속 리드들(122) 간의 상대적 위치를 바로잡아 하부 PCB 유닛(130)과 상부 PCB 유닛(110) 사이에 고정하는 기능을 하는바, 프레임 잉여부(126)가 그 기능을 다한 후 제거됨으로써 반도체 소자 패키지(1000)가 완성될 수 있다.
도 4a는 본 개시서의 일 실시 예에 따른 PCB 측벽 및 베이스에 대한 상방 사시도 및 하방 사시도이며, 도 5는 그 PCB 측벽에 대한 평면도이다. 도 4b는 본 개시서의 또 다른 실시 예에 따른 PCB 측벽에 대한 상방 사시도이다.
도 4a 및 도 5에 예시된 바와 같이 캐비티(150)는 하나가 형성될 수도 있으나, 도 4b에 예시된 바와 같이 2개 이상으로 형성될 수도 있다.
금속 리드(122)는 캐비티(150)마다 1쌍 이상 형성될 수 있는바, 도 4a를 참조하면, 하나의 캐비티(150)에 대하여 2쌍의 금속 리드(122)가 형성된 예시가 나타나 있다. 도 4b와 같이 상기 폐곡선의 내부에 2개 이상의 캐비티(150)가 형성되는 경우, PCB 측벽(100)은 캐비티(150)들 사이에 적어도 하나의 분리 격벽(140)을 더 포함할 수 있다.
금속 리드(122)의 금속 재료는 부러지지 않고 강할 뿐만 아니라 PCB 재료 등보다 더 정밀하게 가공할 수 있어 20마이크로미터 이하로 공차를 줄일 수 있다는 장점이 있다. 상기 금속 재료는 Alloy #42(니켈 42%와 철의 합금), Ni-Pd-Au(니켈, 팔라듐, 금) 합금, C194를 포함하나 이에 한정되지 않는다. 참고로, C194는 LFC(C1921)보다 Fe를 더 많이 함유시켜 열처리 시 Fe2P 석출물의 생성 및 성장을 극대화함으로써 강도 및 도전율(60%IACS 이상)을 확보한 동합금을 지칭한다.
금속 리드(122)는 PCB 측벽(100)의 형성 중에 플라스틱 사이에 매립되어 그 플라스틱에 의하여 보호될 수 있다. 금속 리드(122)에는 외부회로(미도시)가 전기적으로 연결될 수 있다. 예를 들어, 금속 리드(122)와 외부회로는 일반적으로 널리 이용되는 도전성 접착제나 도전성 페이스트를 이용하여 접착될 수 있다.
외부 단자와의 연결을 위하여 측벽에서 돌출되는 형상으로 PCB를 연장 성형하는 것에 비하여 금속 리드(122) 전체를 외부 단자와 연결에 이용하는 것은 공정이 단순하다는 장점이 있다.
계속해서 도 2를 참조하면, 베이스(300)는 반도체 소자(160)를 지지하며, 반도체 소자 (160)에서 발생하는 열을 외부로 전달하는 기능을 할 수 있으며, 전기적으로는 접지(그라운드)로도 기능할 수 있다. 베이스(300)의 하면에는 방열 부재(heat sink; 미도시)가 접촉되도록 형성되어 반도체 소자(160)에서 발생하는 열을 외부로 방출시킬 수 있다. 이 베이스(300)의 윗면 가장자리에서 PCB 측벽(100)은 반도체 소자(160)를 둘러싸도록 형성된다.
베이스(300)로는 열전도성 및 전기전도성이 높은 소재가 이용될 수 있다. 종래에 측벽이 세라믹으로 구성되는 경우에 이에 대응하여 베이스는 복합 소재를 이용하는 것이 보통이었으나, 복합 소재는 열전도성이 비교적 낮은 단점이 있었다. 따라서 구리 등의 금속이 베이스(300)로 이용되는 것이 바람직하다. 구리(Cu)는 다이아몬드, 은(Ag) 다음으로 열과 전기의 전도도가 높아 널리 이용되고 있다.
도 6은 본 개시서의 일 실시 예에 따른 베이스의 평면도이다.
도 6에 예시된 바와 같이 베이스(300)의 상단은, 베이스(300)의 테두리를 포함하는 테두리부(310), 및 상기 테두리부(310)에 의하여 포위된 중앙부(320)를 포함하되, 상기 테두리부(310)의 표면 조도(surface roughness)는 상기 중앙부의 표면 조도보다 높을 수 있다. 이는 베이스(300)와 PCB 측벽(100) 간의 접합성을 향상시키기 위함이다. 실제로, 구리로 구성된 금 도금의 베이스(300)의 일 실시 예에서 그 베이스(300) 상단 표면에 관한 표면 조도의 측정 결과(단위: ㎛) 및 그 금 도금 두께의 측정 결과(단위: ㎛)는 각각 아래 표 1, 표 2와 같은바, 그 표면 조도는 중심선 평균 산출법에 따른 산술 평균 조도(Ra)이다.
측정 포인트 시료 #1 시료 #2
1 2 3 1 2 3
1 중앙부 0.721 0.700 0.698 0.650 0.622 0.668
2 테두리부 0.809 0.826 0.793 0.728 0.702 0.713
편차 0.088 0.126 0.095 0.078 0.080 0.045
측정 포인트 시료 #1 시료 #2
1 중앙부 1.645 1.736
2 테두리부 1.655 1.802
표 2에 나타난 바와 같이 금 도금 두께의, 중앙부와 테두리부 간의 편차는 거의 보이지 않는다.
다음으로, 도 7a 및 도 7b은 각각 본 개시서의 일 실시 예에 따른 PCB 측벽(100)의 하부 PCB 유닛(130)에 대한 평면도 및 저면도이고, 도 8은 본 개시서의 일 실시 예에 따른 PCB 측벽(100)의 상부 PCB 유닛(110)에 대한 저면도이다. 도 9는 도 5의 A-A 선을 따라 취한 단면도이다. 상부 PCB 유닛(110) 및 하부 PCB 유닛(130)은 후술하기로 한다.
측벽(100)의 재료로서 종래에 LCP 재료를 이용하는 경우는 물론 본 개시서에서와 같이 PCB 재료를 이용하는 경우에도 반도체 동작 시에 열이 발생하여 측벽(100)의 플라스틱이 베이스(300)의 금속 재료로부터 쉽게 분리되는 경향이 있으므로 이를 방지하기 위해 PCB 측벽(100)의 베이스(300)를 향한 면, 즉 기저면에 제1 도전성 박막(132)이 형성될 수 있는바, 도 7b에 예시된 바와 같다. 이 제1 도전성 박막(132)은 베이스(300)와 함께 RF 신호가 지나가는 접지로도 이용된다. 제1 도전성 박막(132)과 베이스(300)는 접착재(미도시)로써 서로 단단히 부착되어 밀폐될 수 있어 반도체 소자 패키지의 신뢰성이 보장될 수 있다.
상기 접착재로는 일반적으로 널리 이용되는 도전성 접착제나 도전성 페이스트가 이용될 수 있다. 바람직하게는 상기 접착재로서 도전성 필름, 특히, 나노 은 소결 필름(nano Ag sintering film), 하이드로카본 우븐 글래스 필름(hydrocarbon woven glass film)이 이용될 수 있는바, 이들은 본 개시서의 반도체 소자 패키지에서 요구되는 접착성, 도전성 등 신뢰성에 결부된 성질을 개선한다.
구체적으로, 나노 은 소결 필름, 하이드로카본 우븐 글래스 필름 등 도전성 필름을 적용하는 경우 반도체 패키지 공정 중에 발생하는 열이나 반도체 동작 중에 발생하는 열에 의한 고온에서도 떨어지지 않고 부착력이 잘 유지되는 장점이 있다.
또한, PCB 측벽(100)의 베이스(300)를 향한 면에 다수의 도전 홀(134)이 형성될 수 있는바 도 7b에 예시된 바와 같다. 도전 홀(134)의 내벽에는 제1 도전성 박막(132)과 통전되는 제2 도전성 박막(136)이 더 형성될 수 있다.
다수의 도전 홀(134)은 하부 PCB 유닛(130)을 상하로 관통하도록 형성될 수 있는바, 그 내벽에 제2 도전성 박막(136)이 형성되어 제1 도전성 박막(132)과 통전될 수 있고, 결국 그 제2 도전성 박막(136)이 접지로 기능하는 베이스(300)와 전기적으로 연결될 수 있음은 전술한 바와 같다. 제2 도전성 박막(136)도 PCB 측벽(100)과 같이 폐곡선 형상을 가질 수 있다.
PCB 측벽(100)의 형태는 베이스(300)의 형태에 따라 달라질 수 있는바, 도면들에 예시된 바와 같이 내부에 적어도 하나의 캐비티(150)를 가지는 직사각형의 형태를 가질 수 있으나 이에 한정되지 않고 원형, 타원형, 육각형, 팔각형 등 다양한 형태를 가질 수 있다.
계속해서 도 2 내지 도 9에 도시된 실시 예들을 참조하면, PCB 측벽(100)은 상부 PCB 유닛(110) 및 하부 PCB 유닛(130)을 포함할 수 있다. PCB 재료의 1개 층으로 PCB 측벽(100)이 구성될 수도 있으나 그 경우 PCB 측벽의 측면에 금속 리드(122)를 매립하는 등의 제조 공정에 어려움이 있어 이와 같이 2개의 층으로 구성하여 단차를 높이는 것이 용이하다. 상부 PCB 유닛(110)과 하부 PCB 유닛(130)의 사이에 접착층(미도시)이 개재하여 상부 PCB 유닛(110)과 하부 PCB 유닛(130)을 접착시켜 고정시킬 수도 있으며, 열에 의하여 상부 PCB 유닛(110)과 하부 PCB 유닛(130)이 서로 융합될 수도 있다.
도 7a 및 도 8을 참조하면, 상부 PCB 유닛(110)의 하단면에는 금속 리드(122) 및 하부 PCB 유닛(130)과 부착되는 위치인 제1 접합 영역(112)이 예시되어 있으며, 하부 PCB 유닛(130)의 상단면에는 상부 PCB 유닛(110) 및 금속 리드(122)와 부착되는 위치인 제2 접합 영역(138)이 예시되어 있다.
상부 PCB 유닛(110)과 하부 PCB 유닛(130)은 금속 리드(122)의 일부가 상부 PCB 유닛(110) 및 하부 PCB 유닛(130) 사이에 개재하도록 서로 접합된다.
상부 PCB 유닛(110)은 다양한 유전체를 포함할 수도 있다. 그 유전체로는 유리 강화 에폭시 라미네이트 소재(glass-reinforced epoxy laminate material)인 FR4이 이용될 수 있다. 하지만 이에 한정되는 것은 아니고, 테플론(Teflon) 및 폴리이미드(polyimide)와 같은 수지계열의 유전체가 이용될 수도 있다.
종래의 트랜지스터 패키지는 연성이 약한 세라믹 재료의 유전체를 이용하였기 때문에 구리보다 강성이 큰 CPC 합금을 베이스(300)로 이용해야 했으며, 또한 베이스(300)와 세라믹 재료의 유전체 사이의 변형을 완충시키는 코바 링(Kovar ring)이 필요했다.
그러나 본 발명에서는 PCB의 유전체 소재로 FR4를 이용할 수 있기 때문에 베이스(300) 소재로 CPC보다 열 특성이 우수한 구리를 이용할 수 있다. 이로써 종래에 필수적이었던 코바 링이 생략되기 때문에, 생산 비용이 절감되고, 제조가 용이하며, 패키지의 열 특성이 향상되는 등의 장점이 있다. 또한, 손실 탄젠트(loss tangent; tanδ)의 값이 세라믹 재료는 0.02296, FR4는 0.0004에 달하여, FR4의 유전손실이 약 57.4배 적기 때문에 본 개시서의 일 실시 예에 따라 FR4를 이용하는 경우 유전손실을 현저하게 줄일 수 있다.
세라믹 재료의 비유전율이 높아 주파수 4Ghz 이상에는 적용하기 곤란하고 주파수의 변화에 따라 비유전율이 달라지는 문제가 있었는데, PCB의 경우에는 14~28Ghz에 달하는 고주파수에도 적용할 수 있고 주파수가 많이 변해도 비유전율이 거의 일정하다는 장점이 있다.
금속 리드(122)는 사각형으로서 폭이 일정하고 긴 띠 형상을 가질 수 있으나 이에 한정되지 않는다. 금속 리드(122)는 대향하는 위치에 한 쌍씩 형성될 수 있다. 금속 리드(122)는 PCB 측벽(100)을 관통하여 연장되어 내부 전극(124)을 형성하는바, 내부 전극(124)은 반도체 소자(160)와 전기적으로 연결되어 신호의 입출력을 담당하는 역할을 수행할 수 있다. 금속 리드의 폭은 이로부터 연장되는 각각의 내부 전극(124) 간의 간격을 고려하여 정해질 수 있는바, 작업의 편리성을 높이고 신호의 간섭을 줄이도록 내부 전극 간의 간격을 넓힐 수 있다.
금속 리드와 내부 전극은 균일한 신호의 전달을 위하여 모두 동일한 소재, 예컨대 구리로 이루어질 수 있는바, 제조의 편의를 위하여 일체로 구성될 수도 있다.
하부 PCB 유닛(130)은 상부 PCB 유닛(110)에 상응하도록 제조되나 내부 전극(124)이 하부 PCB 유닛(130)의 상단에 놓여 캐비티(150)의 내부로 노출될 수 있도록, 하부 PCB 유닛(130)은 상기 폐곡선의 내주를 따라 상부 PCB 유닛(110)보다 더 연장된 폭을 가짐으로써 상기 내부 전극(124)이 안착되는 안착부(131)를 구비할 수 있는바, 도 4a 및 도 4b에 예시된 바와 같다.
덮개(200)는 PCB 측벽(100) 위에 부착 또는 장착됨으로써 베이스(300) 및 PCB 측벽(100)에 의하여 형성된 캐비티(150)를 밀폐시킬 수 있다. 덮개(200)를 장착하기 전에 캐비티(150) 내에 반도체 소자(160)가 실장된다.
동일한 소재의 경우 정합성(coherency)이 높아 접착성 및 밀폐성이 우수하다는 이유로 덮개(200)의 재료는 측벽(100)의 재료와 동일하게 선택될 수도 있으나 이에 한정되지 않고 이종의 재료로 선택될 수 있는바, 덮개(200)는 세라믹, 액정 폴리머(LCP; liquid crystal polymer), PCB, 열가소성 플라스틱 중 적어도 하나의 재료를 포함할 수 있다. 이용될 수 있는 열가소성 플라스틱에는 폴리에테르에테르케톤(PEEK)이 포함된다. 이들 재료는 수분과 산소에 대한 장벽 특성이 우수하기 때문에 고주파 환경에서 장시간 이용하더라도 패키지의 밀폐성이 저하되지 않아 제품의 성능을 그대로 유지할 수 있다.
PCB 측벽(100)에 덮개(200)를 부착하는 데 이용하는 접착제로는, 예컨대, 에폭시 접착제가 있을 수 있다. 덮개(200)와 PCB 측벽(100)이 서로 소재가 상이한 경우에도 그 접착 부위가 완전하게 밀폐될 필요가 있는데, 만약 그렇지 못한 경우에는 외부로부터 수분 등 이물질 등이 침투할 수 있고 이로 인하여 부품의 수명이 단축될 수 있으며 신뢰성이 훼손된다는 문제가 발생할 수 있다.
도 10은 본 개시서의 일 실시 예에 따른 덮개(200)에 대한 사시도들이고, 도 11은 본 개시서의 다른 실시 예에 따른 덮개(200a)에 대한 사시도들이며, 도 12는 본 개시서의 또 다른 실시 예에 따른 덮개(200b)에 대한 사시도들이다.
도 10 및 도 11은 주로 캐비티(150)가 하나인 경우에 대응하고 도 12는 주로 캐비티(150)가 2개인 경우에 대응할 것이나 이에 한정되지 않는다. 덮개에 포함된 분리 격벽이 반드시 캐비티(150)의 개수와 부합하는 것으로 한정되어서는 아니 될 것이다.
도 12를 참조하면, 접착제가 접착 부위 바깥으로 넘쳐 흐르는 것을 방지하고, PCB 측벽(100)과 덮개(200b) 사이의 접착성 및 밀폐성을 강화하기 위하여 덮개(200b)는 캐비티(150)를 둘러싼 폐곡선의 적어도 일부를 따라, 접착제가 잘 들어갈 수 있도록 형성된 적어도 하나의 홈(210b)을 포함할 수 있다. 접착제가 접착 부위 바깥으로 흘러 넘치면 후속 공정에 어려움이 가중되기 때문이다.
이에 대응하여 PCB 측벽(100)은 홈(210b)에 상보적인 형상을 포함할 수도 있고 그렇지 않을 수도 있다.
또한, 그 부착 과정에서 덮개(200b)가 PCB 측벽(100)으로부터 이탈하거나 뒤틀리는 것을 방지하기 위하여 덮개(200b)는 상기 폐곡선의 적어도 일부를 따라 형성된 적어도 하나의 돌출부(220b) 또는 단차(미도시)를 더 포함할 수 있다. 도 11의 실시 예에서도 덮개(220a)에 돌출부(220a)가 형성되어 있다. 이러한 돌출부(220a, 220b)에 대응하여 PCB 측벽(100)은 돌출부(220a, 220b) 또는 단차에 상보적인 형상을 포함할 수도 있고 그렇지 않을 수도 있다.
도 11에 예시된 실시 예에서 덮개(200a)는 2개의 캐비티를 둘러싼 폐곡선의 적어도 일부를 따라 대향되도록 형성된 2개의 돌출부(220a)를 포함하고 홈(210)은 포함하지 않는다.
도 12에 예시된 실시 예에서 덮개(200b)는 2개의 캐비티를 둘러싼 폐곡선의 적어도 일부를 따라 형성된 홈(210b)을 포함하고, 돌출부(220b)는 홈(210b)에 대해 내측에 형성되어 일정한 단차를 이룬다. 또한, 돌출부(220b)는 2개의 캐비티를 각각 둘러싸도록 양측에 형성되어 분리 격벽(140)에 대응하는 위치에서 분리 격벽(140)보다 폭이 좁은 돌출연결부(230)를 통하여 연결된다.
도 12에 도시된 실시 예에 따른 PCB 측벽(100b)에 대한 상방 사시도인 도 4b를 다시 참조하면, 분리 격벽(140) 내에 함입부(145)가 형성되는데, PCB 측벽(100b)에 덮개(200b)를 부착하는 때에 이 함입부(145)는 덮개(200b)의 돌출연결부(230)와 맞물리기 때문에, PCB 측벽(100b)과 덮개(200b)가 서로 고정될 수 있다. 또한, 돌출부(220b)는 안착부(131)의 외주와 맞물릴 수 있는 한편, 돌출부(220b)의 높이는 돌출부(220b)가 안착부(131)의 상단 면 또는 내부 전극(124)에 닿거나 닿지 않도록 정해질 수 있다.
도 13은 도 4a, 도 5 내지 도 9 및 도 11에 도시된 실시 예에 따라 부착된 PCB 측벽과 덮개의 A-A 선을 따라 취한 단면도이다. 도 13을 참조하면, 돌출부(220)가 덮개(200)의 외주면보다 돌출되도록 형성되어, PCB 상부 유닛(110)의 내주, 즉, 안착부의 외주와 맞물릴 수 있음이 나타난다.
비유전율 변화를 최소화하기 위하여 하부 PCB 유닛(130)의 상단 면에도 제3 도전성 박막(132'; 미도시)을 형성하고, 제1 도전성 박막(132)과 제3 도전성 박막(132')은 도전 홀(134)의 내벽에 형성된 제2 도전성 박막(136)에 의하여 전기적으로 연결될 수도 있다. 이러한 구조를 취하면 하부 PCB 유닛(130)은 상부 PCB 유닛(110)과 재료가 다른 경우 비유전율이 변할 수 있고 이로 인하여 반도체 소자 패키지의 성능이 저하될 수 있는데, 비유전율의 변화를 방지하여 성능 저하를 막고자 하기 위함이다.
또한, 상부 PCB 유닛(110)과 마찬가지로 하부 PCB 유닛(130)도 유전체를 포함할 수 있다. 하부 PCB 유닛(130)의 유전체는 상부 PCB 유닛(110)의 유전체와 재료가 동일할 수도 있으나 상이할 수도 있다.
신호 전달의 속도나 품질의 불균형을 막기 위하여 하부 PCB 유닛(130)의 하단 면과 상단 면에 형성된 도전성 박막들, 즉, 제1 도전성 박막(132) 및 제3 도전성 박막(132')과 도전 홀(134)의 내벽에 형성된 제2 도전성 박막(136)은 동일한 소재를 이용하는 것이 바람직하며, 예를 들어 모두 구리 도금 층일 수 있다.
도 14는 본 개시서의 일 실시 예에 따라 반도체 소자 패키지를 제조하는 방법을 시계열적으로 나타낸 개념도이다.
도 14를 참조하면, 앞서 설명된 반도체 소자 패키지를 제조하는 본 개시서에 따른 방법은, 상부 PCB 유닛(110)과, 하단 면에 제1 도전성 박막(132)이 형성된 하부 PCB 유닛(130)을 접합하여 PCB 측벽(100)을 제작하는 단계(S100)를 포함한다. 단계(S100)에서 상부 PCB 유닛(110)과 하부 PCB 유닛(130) 사이에 적어도 한 쌍의 서로 대향하는 금속 리드(122)의 적어도 일부가 개재하여 매립된다. 즉, PCB 측벽(100)의 측면에 금속 리드(122)가 매립되어 플라스틱에 의하여 보호된다.
이를 위해, 먼저, 상부 PCB 유닛(110), 하부 PCB 유닛(130) 및 적어도 한 쌍의 금속 리드(122)가 각각 마련될 수 있다.
상부 PCB 유닛(110)은 반도체 소자(160)를 둘러쌀 수 있게, 적어도 하나의 캐비티(150)를 내부에 가지도록 폐곡선의 형상으로 형성될 수 있다. 마찬가지로 하부 PCB 유닛(130)도 이에 상응하는 폐곡선의 형상으로 형성될 수 있으나, 금속 리드(122)로부터 연장되는 내부 전극(124)이 하부 PCB 유닛(130)의 상단에 놓여 캐비티(150)의 내부로 노출될 수 있도록, 하부 PCB 유닛(130)은 상기 폐곡선의 내주를 따라 상부 PCB 유닛(110)보다 더 연장된 폭을 가짐으로써 상기 내부 전극(124)이 안착되는 안착부(131)를 구비할 수 있다.
상부 PCB 유닛(110)과 하부 PCB 유닛(130)은 접착재를 이용하여 밀폐 접합될 수도 있고 열에 의하여 접합될 수도 있다.
하부 PCB 유닛(130)의 하단 면에는 제1 도전성 박막(132)이 형성된다.
또한, 하부 PCB 유닛(130)에는 그 하단 면에 다수의 도전 홀(134)이 형성될 수 있다. 예를 들어 다수의 도전 홀(134)은 하부 PCB 유닛(130)을 상하로 관통하도록 형성될 수 있다.
도전 홀(134)의 내벽에는 제1 도전성 박막(132)과 통전되는 제2 도전성 박막(136)이 더 형성될 수 있다.
본 개시서에 따라 반도체 소자 패키지를 제조하는 방법은, 단계(S100)에 이어, 상기 PCB 측벽(100)을 베이스(300) 상에 부착하는 단계(S200)를 더 포함할 수 있다.
종래에는 측벽(12)이 세라믹으로 구성되었기 때문에 이에 대응하여 베이스(30)로는 복합 소재를 이용하였는데, 이 경우 코바 링(11)을 섭씨 800도에 달하는 온도에서 녹이는 브레이징을 통하여 측벽(12)과 베이스(30)를 서로 부착할 필요가 있었다. 이는 고온에서 이루어지는 공정이므로 베이스와 측벽에 휨과 크랙이 발생할 여지가 컸는데, 본 개시서의 반도체 소자 패키지 제조 방법에 따르면 대략 섭씨 250도의 저온에서도 베이스(30)와 PCB 측벽(100) 간의 접합이 가능하게 되므로 반도체의 신뢰성과 수율을 개선하는 장점이 있다.
하부 PCB 유닛(130)의 하단 면에 형성된 제1 도전성 박막(132)은 단계(S200)에서 베이스(300)와 전기적으로 연결되어 접지로서 이용될 수 있다.
바람직하게는 베이스(300)와 제1 도전성 박막(132)은 전술한 바와 같은 접착재로 서로 부착될 수 있다. PCB 측벽(100)은 폐곡선의 형상을 가지므로 PCB 측벽(100)을 베이스(300) 상에 부착하면, PCB 측벽(100)에 의하여 베이스(300) 상에는 캐비티(cavity; 150)가 형성되는바, 이는 덮개(200)의 장착 전에 위로 열려 있다.
PCB 측벽(100)과 베이스(300) 간의 부착에 솔더링이 이용되는 때에 다수의 도전 홀(134)에 함입되는 솔더에 의하여 PCB 측벽(100)과 베이스(300)가 더 단단히 서로 고정될 수 있다. PCB 측벽(100)의 상부 PCB 유닛(110), 금속 리드(122) 및 하부 PCB 유닛(130) 간의 밀폐된 부착과, PCB 측벽(100)과 베이스(300) 간의 부착에 의하여 외부의 수분이나 이물질 등이 내부에 있는 캐비티(150)로 침투할 수 없게 된다.
다음으로, 본 개시서에 따라 반도체 소자 패키지를 제조하는 방법은, 베이스(300)와 PCB 측벽(100)에 의하여 폐곡선의 형상으로 형성되는 적어도 하나의 캐비티(150) 영역 내에 반도체 소자(160)를 실장하는 단계(S300)를 더 포함할 수 있다.
반도체 소자(160)는 고주파수 반도체 소자(160)일 수 있다. 이는 예를 들어 RF 트랜지스터일 수 있다.
다음으로, 본 개시서에 따라 반도체 소자 패키지를 제조하는 방법은, 리드 선(161)을 이용하여 반도체 소자(160)와 PCB 측벽 (100)의 내부 전극(124)을 전기적으로 연결하는 단계(S400)를 더 포함할 수 있다.
PCB 측벽(100)의 내부 전극(124)은 리드 선(161)을 통하여 캐비티(150) 내에 장착된 반도체 소자(160)와 전기적으로 연결되어 신호 입출력의 역할을 수행할 수 있다. PCB 측벽(100)의 내부 전극(124)은 구리 도금층으로 구성될 수 있다.
다음으로, 본 개시서에 따라 반도체 소자 패키지를 제조하는 방법은, PCB 측벽(100) 위에 덮개(200)를 장착하여 베이스(300) 및 PCB 측벽(100)과 함께 캐비티(150)를 밀폐시키는 단계(S500)를 더 포함할 수 있다.
접착제로는 에폭시 접착제를 이용할 수 있다. 접착 부위가 완전하게 밀폐되어야 하는데, 만약 완전히 밀폐되지 않은 경우에는 외부로부터 수분 등 이물질 등이 침투할 수 있고 이로 인하여 부품의 수명이 단축될 수 있으며 신뢰성을 확보할 수 없다는 문제가 발생할 수 있다.
도 15는 본 개시서의 일 실시 예에 따라 반도체 소자 패키지를 대량으로 제조하는 데 이용될 수 있는 리드 프레임의 양산용 배열체를 예시적으로 나타낸 도면이다.
전술한 반도체 소자 패키지는 대량 생산에 적합하므로 이를 위한 양산용 배열체가 도 15에 예시된 바와 같이 이용될 수 있다. 도 15의 배열체는 공정의 진행에 따라 개별의 리드 프레임(120)으로 절단될 수 있고, 그 후 또는 동시에, 리드 프레임(120)이 금속 리드(122)만을 남겨두고 제거될 수 있다.
따라서, 본 개시서에 따라 반도체 소자 패키지를 제조하는 방법의 단계(S100)에서는, 금속 리드(122)가 프레임 잉여부(126)와 함께 일체화된 리드 프레임(120)으로서 상부 PCB 유닛(110)과 하부 PCB 유닛(130) 사이에 개재될 수 있다.
또한, 이에 대응하여, 본 개시서에 따라 반도체 소자 패키지를 제조하는 방법은, 반도체 소자 패키지(1000)로부터 프레임 잉여부(126)를 제거하는 단계(S600)를 더 포함할 수 있다.
본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 통상의 기술자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니되며, 본 개시서에 첨부된 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 요소, 구조, 소자 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그와 같이 균등하게 또는 등가적으로 변형된 것에는, 예컨대 본 발명에 따른 방법을 실시한 것과 동일한 결과를 낼 수 있는 방법이 포함될 것인 바, 본 발명의 진의 및 범위는 전술한 예시들에 의하여 제한되어서는 아니되며, 법률에 의하여 허용 가능한 가장 넓은 의미로 이해되어야 한다.
11: 코바 링(Kovar ring) 12: 세라믹 측벽
13: 리드 프레임 14: 반도체 소자
20: 세라믹 덮개 30: 베이스
100: PCB 측벽 110: 상부 PCB 유닛
112: 제1 접합 영역 120: 리드 프레임
122: 금속 리드 124: 내부 전극
126: 프레임 잉여부 130: 하부 PCB 유닛
131: 안착부 132: 제1 도전성 박막
134: 도전 홀 136: 제2 도전성 박막
138: 제2 접합 영역 150: 캐비티
160: 반도체 소자 200: 덮개
300: 베이스 1000: 반도체 소자 패키지

Claims (21)

  1. 상단에 반도체 소자가 실장되는 베이스;
    상기 베이스의 상기 상단의 가장자리에 상기 반도체 소자를 둘러싸는 적어도 하나의 캐비티를 내부에 가지도록 폐곡선의 형상으로 형성되는 측벽으로서, 비유전율이 5.5보다 작은 PCB를 포함하되, 상기 PCB는 유전체로서 유리 강화 에폭시 라미네이트, 테플론 또는 폴리이미드를 포함하는, PCB 측벽;
    상기 PCB 측벽의 측면에 매립된 적어도 한 쌍의 서로 대향하는 금속 리드; 및
    상기 PCB 측벽 위에 형성되어 상기 베이스 및 상기 PCB 측벽과 함께 상기 적어도 하나의 캐비티를 밀폐시키는 덮개
    를 포함하고,
    상기 베이스는 구리를 포함하며,
    상기 베이스의 상기 상단은,
    상기 베이스의 테두리를 포함하는 테두리부, 및 상기 테두리부에 의하여 포위된 중앙부를 포함하고,
    상기 테두리부의 표면 조도(surface roughness)는 상기 중앙부의 표면 조도보다 높은 것을 특징으로 하는, 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 PCB 측벽의 상기 베이스를 향한 면에 제1 도전성 박막이 형성된, 반도체 소자 패키지.
  3. 제2항에 있어서,
    상기 베이스 및 상기 제1 도전성 박막은 접착재로 서로 부착되는, 반도체 소자 패키지.
  4. 제2항에 있어서,
    상기 PCB 측벽의 상기 베이스를 향한 면에 다수의 도전 홀이 형성되되, 상기 도전 홀의 내벽에 상기 제1 도전성 박막과 통전되는 제2 도전성 박막이 더 형성되고, 상기 PCB 측벽의 상기 베이스와의 솔더링 또는 소결(sintering)을 통하여 상기 다수의 도전 홀에 함입되는 솔더가 상기 PCB 측벽과 상기 베이스를 서로 고정하는, 반도체 소자 패키지.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 덮개는 상기 폐곡선의 적어도 일부를 따라 형성된 홈을 포함하는, 반도체 소자 패키지.
  8. 제1항에 있어서,
    상기 덮개는 상기 폐곡선의 적어도 일부를 따라 형성된 돌출부를 포함하는, 반도체 소자 패키지.
  9. 제1항에 있어서,
    상기 금속 리드는,
    상기 PCB 측벽의 형성 중에 플라스틱 사이에 매립되어 상기 플라스틱에 의하여 보호되는, 반도체 소자 패키지.
  10. 제9항에 있어서,
    상기 PCB 측벽은,
    상부 PCB 유닛 및 하부 PCB 유닛을 포함하고,
    상기 금속 리드의 일부가 상기 상부 PCB 유닛 및 상기 하부 PCB 유닛 사이에 개재하도록 상기 상부 PCB 유닛 및 상기 하부 PCB 유닛이 접합함으로써 상기 PCB 측벽이 형성되는, 반도체 소자 패키지.
  11. 제1항에 있어서,
    상기 베이스의 하면에는 방열 부재가 접촉되도록 더 형성되어 상기 반도체 소자에서 발생하는 열을 외부로 방출시키는, 반도체 소자 패키지.
  12. 제1항에 있어서,
    상기 덮개는 세라믹, 액정 폴리머(LCP; liquid crystal polymer), PCB, 열가소성 플라스틱을 포함하는 군에서 선택된 재료를 포함하는, 반도체 소자 패키지.
  13. (a) 상부 PCB 유닛과, 하단 면에 제1 도전성 박막이 형성된 하부 PCB 유닛을 접합하여 PCB 측벽을 제작하는 단계로서, 상기 PCB는 유전체로서 유리 강화 에폭시 라미네이트, 테플론 또는 폴리이미드를 포함하고, 상기 상부 PCB 유닛 및 상기 하부 PCB 유닛 사이에 적어도 한 쌍의 서로 대향하는 금속 리드의 일부가 개재하여 상기 PCB 측벽의 측면에 매립되어 플라스틱에 의하여 상기 금속 리드가 보호되도록 상기 상부 PCB 유닛 및 상기 하부 PCB 유닛이 접합되는, 단계; 및
    (b) 상기 PCB 측벽을 베이스 상에 부착하는 단계
    를 포함하되,
    상기 PCB 측벽은 비유전율이 5.5보다 작은 PCB를 포함하고,
    상기 베이스는 구리를 포함하며,
    상기 베이스의 상단은,
    상기 베이스의 테두리를 포함하는 테두리부, 및 상기 테두리부에 의하여 포위된 중앙부를 포함하고,
    상기 테두리부의 표면 조도(surface roughness)는 상기 중앙부의 표면 조도보다 높은 것을 특징으로 하는, 반도체 소자 패키지의 제조 방법.
  14. 제13항에 있어서,
    상기 하부 PCB 유닛의 하단 면에 다수의 도전 홀이 형성되고,
    상기 도전 홀의 내벽에 상기 제1 도전성 박막과 통전되는 제2 도전성 박막이 더 형성되는, 반도체 소자 패키지의 제조 방법.
  15. 삭제
  16. 제13항에 있어서,
    상기 (b) 단계에서,
    상기 베이스 및 상기 제1 도전성 박막은 접착재로 서로 부착되는, 반도체 소자 패키지의 제조 방법.
  17. 제13항에 있어서,
    상기 하부 PCB 유닛의 하단 면에 다수의 도전 홀이 형성되고,
    상기 (b) 단계에서,
    상기 PCB 측벽의 상기 베이스와의 솔더링 또는 소결(sintering)을 통하여 상기 다수의 도전 홀에 함입되는 솔더에 의하여 상기 PCB 측벽과 상기 베이스가 서로 고정되는, 반도체 소자 패키지의 제조 방법.
  18. 제13항에 있어서,
    (c) 상기 베이스와 상기 PCB 측벽에 의하여 폐곡선의 형상으로 형성되는 적어도 하나의 캐비티 내에 반도체 소자를 실장하는 단계;
    (d) 리드 선을 이용하여 상기 반도체 소자와 상기 PCB 측벽을 전기적으로 연결하는 단계; 및
    (e) 상기 PCB 측벽 위에 덮개를 장착하여 상기 베이스 및 상기 PCB 측벽과 함께 상기 적어도 하나의 캐비티를 밀폐시키는 단계
    를 더 포함하는, 반도체 소자 패키지의 제조 방법.
  19. 제18항에 있어서,
    상기 덮개는 상기 폐곡선의 적어도 일부를 따라 형성된 홈을 포함하는, 반도체 소자 패키지의 제조 방법.
  20. 제18항에 있어서,
    상기 덮개는 상기 폐곡선의 적어도 일부를 따라 형성된 돌출부를 포함하는, 반도체 소자 패키지의 제조 방법.
  21. 제18항에 있어서,
    상기 덮개는 세라믹, 액정 폴리머(LCP; liquid crystal polymer), PCB, 열가소성 플라스틱을 포함하는 군에서 선택된 재료를 포함하는, 반도체 소자 패키지의 제조 방법.
KR1020200052518A 2020-04-29 2020-04-29 고주파 반도체 소자 패키지 및 그 제조 방법 KR102396096B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200052518A KR102396096B1 (ko) 2020-04-29 2020-04-29 고주파 반도체 소자 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200052518A KR102396096B1 (ko) 2020-04-29 2020-04-29 고주파 반도체 소자 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20210133648A KR20210133648A (ko) 2021-11-08
KR102396096B1 true KR102396096B1 (ko) 2022-05-10

Family

ID=78497305

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200052518A KR102396096B1 (ko) 2020-04-29 2020-04-29 고주파 반도체 소자 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102396096B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102493708B1 (ko) * 2021-11-23 2023-01-31 (주)웨이비스 반도체용 고방열 패키징
KR102432814B1 (ko) * 2021-12-10 2022-08-16 한화시스템 주식회사 Rf 전력트랜지스터 방열 개선을 위한 에어 캐비티 패키지 및 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166957A (ja) * 1991-12-13 1993-07-02 Shinko Electric Ind Co Ltd 高周波素子用パッケージ
JP2970723B2 (ja) * 1992-02-13 1999-11-02 三菱電機株式会社 半導体パッケージおよびその製造方法
JPH10112517A (ja) * 1996-10-03 1998-04-28 Ngk Spark Plug Co Ltd 電子部品収納用パッケージ
JP3570837B2 (ja) * 1997-01-21 2004-09-29 京セラ株式会社 半導体素子収納用パッケージ
JP5377096B2 (ja) 2008-09-08 2013-12-25 株式会社東芝 高周波パッケージ装置およびその製造方法
KR101259479B1 (ko) * 2011-09-20 2013-05-06 주식회사 휘닉스소재 반도체 패키지의 접착력과 방열효과를 향상시킨 히트슬러그
KR101363392B1 (ko) 2012-10-17 2014-02-17 (주)엘이디팩 고출력 증폭기용 GaN 반도체 패키지 및 그 제조방법
US10510603B2 (en) * 2017-08-31 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same

Also Published As

Publication number Publication date
KR20210133648A (ko) 2021-11-08

Similar Documents

Publication Publication Date Title
US5767572A (en) Semiconductor integrated circuit device assembly
US8742569B2 (en) Semiconductor package configured to electrically couple to a printed circuit board and method of providing same
US8853564B2 (en) Air cavity package configured to electrically couple to a printed circuit board and method of providing same
WO2017126596A1 (ja) 電子部品収納用パッケージ、多数個取り配線基板、電子装置および電子モジュール
US7002803B2 (en) Electronic product with heat radiating plate
JPS6325710B2 (ko)
KR102396096B1 (ko) 고주파 반도체 소자 패키지 및 그 제조 방법
US6061251A (en) Lead-frame based vertical interconnect package
JPH05206356A (ja) 集積回路用パッケージ
KR20020018145A (ko) 반도체장치 및 그 제조방법
KR101719112B1 (ko) 내장된 전자 패키징 및 관련된 방법들
US10923444B1 (en) Semiconductor device
KR20160124323A (ko) 반도체 소자 패키지 및 그 제조방법
US9941182B2 (en) Electronic device and method for manufacturing same
KR102163805B1 (ko) 반도체 소자 패키지 및 그 제조방법
KR102384794B1 (ko) 통신용 증폭 반도체 패키지
KR102403248B1 (ko) 통신용 증폭 반도체 패키지
EP0681741A1 (en) Electronic chip carrier package and method of making thereof
US20240145318A1 (en) Package for accommodating electronic component, electronic apparatus, and electronic module
RU2749572C1 (ru) Корпус СВЧ для изделия полупроводниковой электронной техники СВЧ
US20230097270A1 (en) Semiconductor device, package for semiconductor device, and method for manufacturing package for semiconductor device
KR102403247B1 (ko) 통신용 증폭 반도체 패키지
CN117577540A (zh) 一种功率模块及其制备方法
JPH04363901A (ja) 高周波、マイクロ波用混成集積回路及びその製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant