KR20160124323A - 반도체 소자 패키지 및 그 제조방법 - Google Patents

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KR20160124323A
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Abstract

일 실시예에 따른 반도체 소자 패키지는 반도체 칩이 안착되는 베이스층, 상기 베이스층의 상부에 적층되며 중심부에 상기 반도체 칩이 수납되는 캐비티(Cavity)가 형성된 벽층, 및 상기 벽층의 상부에 형성되어 상기 캐비티를 밀폐시키는 리드(Lid)를 포함하고, 상기 벽층은 상기 반도체 칩이 수납되는 하단부에 홈부가 형성되어 상기 캐비티를 확장시킨다.

Description

반도체 소자 패키지 및 그 제조방법{SEMICONDUCTOR DEVICE PACKAGE AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 반도체 소자 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자는 반도체 공정에 의하여 제조되며 집적회로가 들어있는 다이(Die) 혹은 칩(Chip)(이하, 반도체 칩이라 한다)과, 반도체 칩의 입출력 및 전원 단자들을 외부와 전기적으로 연결하고 습기나 먼지 등의 주위 환경 및 기계적인 충격으로부터 반도체 칩을 보호하는 패키지(Package)로 이루어진다.
패키지는 반도체 소자의 가격, 신뢰성, 성능 등에 큰 영향을 미치는 요소로서, 최근 전자/통신기기의 소형화, 다기능화 추세에 따라서 반도체 패키지를 인쇄회로기판에 장착시키는 조립공정을 빠르고 정확하게 할 뿐만 아니라, 전체적인 필요면적과 공간을 최대한 줄이는 방향으로 연구, 개발되고 있다.
이러한 반도체 소자의 패키지는 사용되는 재료와 인쇄회로기판에 실장시키는 형태에 따라서 그 종류가 구분된다. 일반적으로 세라믹, 리드프레임, 인쇄회로기판, 써킷 테이프 또는 써킷 필름과 같은 기판에 반도체 칩이 장착되고, 반도체 칩과 기판이 전기적으로 연결되며, 기판에 외부 장치와 전기적으로 연결될 수 있도록 입출력 부재가 형성된다. 그 중 반도체 소자의 패키지는 플라스틱(Plastic)과 세라믹(Ceramic) 두 종류가 일반적으로 사용되는데, 세라믹이 플라스틱보다는 가격이 높으나 신뢰성이 높기 때문에 점차 세라믹 패키지의 이용도가 높아지고 있다.
실시예들은 반도체 소자 패키지 및 그 제조방법에 관하여 기술하며, 보다 구체적으로 반도체 칩이 내장되는 캐비티를 확장하여 내부 유효면적을 넓힘으로써, 조립이 용이하고 패키지의 휨 정도가 개선되는 기술을 제공한다.
일 실시예에 따른 반도체 소자 패키지는 반도체 칩이 안착되는 베이스층, 상기 베이스층의 상부에 적층되며, 중심부에 상기 반도체 칩이 수납되는 캐비티(Cavity)가 형성된 벽층, 및 상기 벽층의 상부에 형성되어 상기 캐비티를 밀폐시키는 리드(Lid)를 포함하고, 상기 벽층은 상기 반도체 칩이 수납되는 하단부에 홈부가 형성되어 상기 캐비티를 확장시킨다.
여기서, 상기 벽층의 상면에 금속성 재료가 인쇄된 인쇄층을 더 포함할 수 있다.
상기 베이스층과 상기 벽층의 계면에 라운딩 구조의 상기 홈부가 형성되어 상기 반도체 칩이 안착되는 부분의 캐비티를 확장시킬 수 있다.
상기 벽층은 상기 베이스층 상에 상기 반도체 칩이 실장되도록 상기 베이스층의 일부 영역을 노출시키는 캐비티를 갖는 하부층, 및 상기 하부층의 캐비티보다 작은 캐비티를 갖는 상부층을 포함할 수 있다.
상기 베이스층 및 상기 벽층은 복수의 적층 세라믹 시트로 이루어질 수 있다.
다른 실시예에 따른 반도체 소자 패키지를 제조하는 방법은 반도체 소자 패키지를 제조하는 방법에 있어서, 복수의 적층체로 이루어진 패키지 몸체의 상부 벽층의 적어도 일부를 가공하여 캐비티를 형성하는 단계, 상기 패키지 몸체의 하부 베이스층 상에 상기 벽층을 적층시키고 열처리하는 단계, 상기 캐비티에 반도체 칩을 실장하는 단계, 및 상기 벽층 상면에 리드(Lid)를 부착하여 상기 캐비티를 밀폐시키는 단계를 포함하고, 상기 벽층은 상기 반도체 칩이 수납되는 하단부에 홈부가 형성되어 상기 캐비티를 확장시킨다.
여기서, 상기 벽층의 상면에 금속성 재료를 인쇄하여 인쇄층을 형성하는 단계를 더 포함할 수 있다.
상기 벽층은 상기 베이스층 상에 상기 반도체 칩이 실장되도록 상기 베이스층의 일부 영역을 노출시키는 캐비티를 갖는 하부층과, 상기 하부층의 캐비티보다 작은 캐비티를 갖는 상부층으로 이루어질 수 있다.
상기 벽층의 하부층은 적어도 일부가 라운드 형태로 패인 상기 홈부가 형성되어 상기 하부층의 캐비티를 확장시킬 수 있다.
상기 캐비티를 형성하기 전에, 복수의 세라믹 시트를 적층시켜 상기 베이스층 및 상기 벽층을 형성하는 단계를 더 포함할 수 있다.
실시예들은 반도체 칩이 내장되는 캐비티를 확장하여 내부 유효면적을 넓힘으로써, 조립이 용이하고 패키지의 휨 정도가 개선되며, 외부환경에 의한 주파수 변화가 적고, ESR이 적어 송수신이 원활한 반도체 소자 패키지의 제작이 가능하다.
도 1은 일 실시예에 따른 반도체 소자 패키지의 개략적인 구조를 나타내는 단면도이다.
도 2는 일 실시예에 따른 반도체 칩을 포함하는 반도체 소자 패키지의 개략적인 구조를 나타내는 사시도이다.
도 3은 도 2의 절단면을 개략적으로 나타내는 단면도이다.
도 4는 도 1의 A-A'절단면을 개략적으로 나타내는 단면도이다.
도 5는 도 1의 B-B'절단면을 개략적으로 나타내는 단면도이다.
도 6은 다른 실시예에 따른 반도체 소자 패키지의 개략적인 구조를 나타내는 단면도이다.
도 7은 또 다른 실시예에 따른 반도체 소자 패키지의 개략적인 구조를 나타내는 단면도이다.
도 8 내지 도 12는 일 실시예에 따른 반도체 소자 패키지 제조방법을 순차적으로 나타내는 공정 단면도이다.
이하, 첨부된 도면을 참조하여 실시예들을 설명한다. 그러나, 기술되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시예들에 의하여 한정되는 것은 아니다. 또한, 여러 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 일 실시예에 따른 반도체 소자 패키지의 개략적인 구조를 나타내는 단면도이다.
도 1을 참조하면, 반도체 소자 패키지(100)는 베이스층(110), 벽층(120), 및 리드(130)를 포함한다. 이러한 반도체 소자 패키지(100)의 구조는 표면탄성파(SAW) 소자, 온도보상수정발진기(TCXO), 수정 진공자, FBAR 등과 같은 온도, 습기, 먼지 등과 같은 주위 환경에 영향을 받을 수 있는 반도체 소자에 일반적으로 사용된다.
베이스층(110)은 평평하게 이루어져 상부에 반도체 칩이 안착되며, 사용되는 재료와 반도체 칩을 실장시키는 형태에 따라서 그 종류가 구분된다. 예를 들어, 베이스층(110)은 플라스틱 에폭시 수지 등을 이용하여 외부 틀을 형성하고 리드프레임과 같은 전기적 구조물을 부착하여 형성될 수 있다. 설계에 따라 각각의 형태로 구성된 복수의 세라믹 시트에 전기적 연결을 위한 전극 및 비아홀(Via Hole)을 형성하여 구현될 수도 있다. 이와 같이 베이스층(110)은 세라믹 시트로 이루어질 수 있으며, 내부 전극 등으로 사용될 수 있는 패턴이 인쇄된 복수의 세라믹 시트를 적층시킴으로써 형성될 수 있다.
한편, 세라믹 시트는 저온(800∼1000℃)에서 세라믹과 금속을 동시에 소성시키는 방법을 이용한 저온동시소성세라믹스(Low Temperature Co-fired Ceramics; LTCC)가 될 수 있으며, 이러한 LTCC의 경우 캐패시터(Capacitor), 저항(Resistor), 인덕터(Inductor) 등의 수동소자를 베이스층(110) 내부에 형성함으로써 고집적화, 소형경량화를 이룰 수 있다.
벽층(120)은 베이스층(110)의 상부에 적층되며, 중심부에 반도체 칩이 수납되는 캐비티(Cavity)(140)가 형성된다. 이 때, 벽층(120)은 내부에 캐비티(140)가 형성된 사각 링 형상이 될 수 있으나, 이에 제한되지는 않는다.
벽층(120)은 플라스틱, 에폭시 수지, 세라믹 등의 재료로 만들어지는 것으로서, 앞서 설명한 바와 마찬가지로, 플라스틱 또는 에폭시 수지를 설계된 소정의 틀에 넣고 굳혀 기본 형상을 형성한 후, 여기에 리드프레임과 같은 전기적 구조물을 부착하는 것에 의하여 만들어지거나, 설계에 따라 각각의 형태로 구성된 복수의 세라믹 시트에 전기적 연결을 위한 전극 및 비아홀(Via Hole)을 형성하여 구현될 수도 있다.
예컨대, 벽층(120)은 내부 전극 등으로 사용될 수 있는 패턴이 인쇄된 복수의 세라믹 시트가 적층되어 형성될 수 있다. 또한, LTCC(Low Temperature Co-fired Ceramic)로 패키지를 구성하는 것도 가능하다.
벽층(120)은 재질에 관계없이, 내부에 수납공간인 캐비티(140)가 형성된다. 캐비티(140)에는 반도체 칩이 다이 본딩, 와이어 본딩, 플립 본딩 등의 접속방법에 의하여 실장된다.
이러한 반도체 칩을 캐비티(140) 내에 용이하게 실장하기 위해서, 벽층(120)의 반도체 칩이 수납되는 하단부에 홈부(121)가 형성되어 캐비티(140)를 확장시킬 수 있다. 예를 들어, 홈부(121)는 벽층(120)의 하부층이 라운드 형태로 패여 반도체 칩이 내장되는 부분의 캐비티(140)를 확장시킬 수 있다. 예컨대, 라운딩 처리된 홈부(121)의 치수는 R(Radius, 반경) 0.01~0.02mm 구조로 형성할 수 있다.
벽층(120)은 하부층과 상부층으로 구분될 수 있으며, 하부층에는 베이스층(110) 상에 반도체 칩이 실장되도록 베이스층(110)의 일부 영역을 노출시키는 캐비티(140)가 형성될 수 있고, 상부층은 하부층의 캐비티(140)보다 작은 크기의 캐비티(140)가 형성될 수 있다.
이와 같이 반도체 칩이 실장되는 부분의 캐비티(140)를 확장시킴으로써 내부 유효면적을 넓혀 반도체 칩의 조립을 용이하게 할 수 있으며, 전기적인 특성이 향상될 수 있다.
벽층(120) 내에 형성된 캐비티(140)는 외부 환경으로부터 반도체 칩을 보호하기 위하여 미리 정해진 수준의 진공도와 밀폐성이 유지되어야 한다. 이를 위하여, 벽층(120)의 상면에 리드(130)를 접합시켜 내부 공간을 밀봉시킨다.
리드(130)는 반도체 칩을 보호하고, 캐비티(140)를 밀폐시키는 역할을 하는 것을 포함하는 것으로서, 다양한 방법에 의하여 구현될 수 있다.
예를 들면, 코바르(Kovar) 소재로 불리는 냉간압연강판을 준비하고, 냉간압연강판을 소정의 형상으로 타박한 후, 그 상면 및 하면을 각각 전해 도금층 또는 무전해도금층으로서 니켈 또는 니켈-인 도금을 실행한 후, 다시 하부의 니켈 도금층상에 Ag-Cu 도금을 더 실행하여 AgCu층을 형성하는 방법에 의하여 구현될 수 있다. 이 외에도 코바르(Kovar) 소재에 Au를 도금하고 AuSn 솔더(Solder)를 붙이는 방법, 코바르(Kovar) 베이스에 Ni를 도금하고 SnPb 솔더를 붙이는 방법, 코바르(Kovar) 베이스에 Ni를 도금하여 리드로 사용하는 방법 등을 이용하여 구현될 수도 있다.
이러한 방법으로 구현된 리드(130)는 벽층(120)의 상면에 심실링, 융착 또는 용접 등에 의하여 접합되며, 캐비티(140)를 진공상태로 밀폐시키게 된다. 이에 따라 캐비티(140)에 장착된 반도체 칩을 외부환경으로부터 보호한다.
벽층(120)과 리드(130)의 접합 방법은, 예를 들어 열융착 방식에 의해 이루어질 수 있다. 이러한 열융착 시 완전한 밀봉을 위하여, Ag, Ni, Au이 차례로 도포되어 이루어진 융착층을 형성하고, 리드(130)의 하면에는 납땜 물질(Brazing Material)을 벽층(120)의 상면 형상대로 도포한 후, 리드(130)와 벽층(120)을 고정한 후 열을 가할 수 있다. 이에 납땜 물질이 녹으면서 벽층(120)의 Ag, Ni, Au 등과 융착되어 단단하게 결합될 수 있다.
예컨대, 브레이징(Brazing)이 아닌 솔더링(Soldering)에 의해 반도체 칩을 밀폐시키는 것도 가능하다. 이 경우에 리드(130)의 하면에는 고가의 AuSn 등으로 이루어진 납땜 물질(Brazing Material)을 부착시킬 필요가 없어 비용을 절감시키고, 열처리공정을 거치치 않으므로 반도체 소자 패키지의 외부에 형성될 수 있는 외부전극의 손상을 방지할 수도 있으며, 납땜 물질의 불균일한 용융으로 인해 반도체 소자 패키지의 기밀성이 불균일해지는 것을 미연에 방지할 수 있다.
도 2는 일 실시예에 따른 반도체 칩을 포함하는 반도체 소자 패키지의 개략적인 구조를 나타내는 사시도이다. 또한, 도 3은 도 2의 절단면을 개략적으로 나타내는 단면도이다.
도 2 및 도 3을 참조하면, 반도체 소자 패키지(100)는 반도체 칩(150)을 수납할 수 있도록 단차가 형성되며, 외부와의 전기적 연결을 위한 도전성 패턴이 형성된 패키지 몸체(110, 120)와, 패키지 몸체(110, 120) 내부에 형성된 수납 공간에 장착되어 전기적으로 연결되는 반도체 칩(150)과, 반도체 칩(150)이 위치한 공간을 밀폐시키기 위하여 패키지 몸체(110, 120)의 상부에 접합되는 리드(130)로 이루어진다.
여기서, 패키지 몸체(110, 120)는 반도체 칩(150)이 안착되는 베이스층(110)과, 베이스층(110)의 상부에 적층되며 중심부에 반도체 칩(150)이 수납되는 캐비티(140)가 형성되는 벽층(120)을 포함한다.
벽층(120)의 상면에는 리드(130)와 접합되는 접합부(160)가 형성될 수 있다.
또한, 벽층(120)의 상면에는 금속성 재료가 인쇄된 인쇄층이 형성될 수 있다.
이와 같이, 반도체 소자 패키지의 패드 위에 반도체 칩의 실장 공간 또는 리드와의 접합 면적을 충분히 확보함으로써, 조립 공정이 원활하여 기밀성, 열충격, 고온 내습에 강한 신뢰성이 높은 패키지의 제작이 가능하다.
도 4는 도 1의 A-A' 절단면을 개략적으로 나타내는 단면도이고, 도 5는 도 1의 B-B' 절단면을 개략적으로 나타내는 단면도이다.
도 4에 도시된 바와 같이, 예를 들어 도 1의 A-A' 절단면에서 접합부와 캐비티의 내부 유효 면적간의 구성비를 L01/L02 = 1.24, W1/W2 = 1.34가 되도록 설정할 수 있다.
그러나 반도체 칩이 실장되는 캐비티 하부를 위와 동일하게 구성할 경우, 평탄도 불량, 큰 치수편차, 공정 제어 어려움으로 인한 리드와의 접합 정렬 문제가 유발될 수 있다. 또한, 반도체 칩의 탑재를 위한 내부 유효공간 부족하여 반도체 칩의 정렬이 어려우며, 주파수 산포가 크고, ESR이 크게 발생함으로써 전기적 특성에 대한 품질 불량이 동시에 발생할 수 있다.
이를 해결하기 위해서 반도체 칩이 실장되는 캐비티 하부의 면적을 확장할 수 있다. 예를 들어, 접합부를 포함한 내부 유효면적은 L 방향(Length)의 구성비를 L1/L2 = 1.15~1.20로 설정하고, W 방향(Width)의 구성비를 W1/W2 = 1.25~1.30로 설정할 수 있다.
이와 같이 패키지의 벽층(120)은 반도체 칩이 수납되는 하단부(즉, 베이스층(110)과의 계면)에 홈부를 형성하여 캐비티를 확장시킬 수 있다. 예를 들어, 홈부는 벽층(120)의 하부층이 라운드 형태로 패여 반도체 칩이 내장되는 부분의 캐비티를 확장시킬 수 있다.
따라서 반도체 칩이 실장되는 부분의 캐비티를 확장시킴으로써 내부 유효면적을 넓혀 반도체 칩의 조립을 용이하게 할 수 있으며, 전기적인 특성이 향상될 수 있다. 또한, 세라믹 패키지에 리드의 조립 시 조립 공정 및 정렬이 용이하여 공정 수율을 향상시킬 수 있다.
도 6은 다른 실시예에 따른 반도체 소자 패키지의 개략적인 구조를 나타내는 단면도이다.
도 6을 참조하면, 반도체 소자 패키지(200)는 앞에서 설명한 바와 같이 베이스층(210), 벽층(220), 및 리드(230)를 포함한다. 여기서, 반도체 소자 패키지(200)의 각 베이스층(210) 및 벽층(220)의 두께 및 내부 유효면적을 변경하여 물리적 특성 및 전기적 특성을 개선할 수 있다.
예를 들어, 벽층(220)과 반도체 칩이 탑재되는 베이스층(210)의 두께의 비를, 기존의 t1/t2 = 1.33 ~1.400 정도에서, 도6 및 도 7에 도시된 바와 같이 t1/t2 = 1.2~1.0이 되도록 변경할 수 있다.
더욱이, 도 6에 도시된 바와 같이, 반도체 칩이 탑재되는 부분과 패키지의 벽층(220) 간의 간격을 보다 더 넓게 확보하여 전기적 특성을 향상시킬 수 있다. 예를 들어, 캐비티(240)와 베이스층(210)의 계면에 라운딩(Rounding) 구조의 홈부(221)를 형성함으로써 내부 유효공간을 효율적으로 확보할 수 있다. 예컨대, 라운딩 처리된 홈부(221)의 치수는 R(Radius, 반경) 0.01~0.02mm 구조로 형성할 수 있다. 그러나 홈부(221)의 형상 및 치수는 이에 제한되지 않는다.
이와 같이 반도체 소자 패키지(200)의 두께 및 내부 유효면적을 변경하여 물리적 특성을 변경함에 따라 패키지의 휨(Warpage) 정도를 개선한 평탄도가 좋아진다. 또한, 치수 정밀도(치수 편차)에 따른 조립 불량을 개선할 수 있다.
도 7은 또 다른 실시예에 따른 반도체 소자 패키지의 개략적인 구조를 나타내는 단면도이다.
도 7을 참조하면, 반도체 소자 패키지(300)는 앞에서 설명한 바와 같이 베이스층(310), 벽층(320), 및 리드(330)를 포함한다. 여기서, 반도체 소자 패키지(300)는 벽층(320)의 상부 및 하부의 캐비티(340)의 크기가 동일하게 구성되며, 베이스층(310)과 벽층(320)의 두께의 비를 변경하여 패키지의 평탄도를 개선할 수 있다.
예를 들어, 베이스층(310)의 두께(t1)를 0.152mm, 벽층(320)의 두께(t2)를 0.128mm로 형성하여, 두께의 비를 t1/t2 = 1.18으로 설정할 수 있다. 이러한 패키지 구조에 대한 소성 후 패키지의 평탄도는 2.23um로 기존 대비 약 3배 정도 휨 정도가 개선되는 효과가 있다.
한편, 전기적 특성의 경우에는 반도체 소자 패키지(300) 내부의 반도체 칩을 탑재할 수 있는 내부 유효면적이 넓어, 반도체 칩의 정렬 및 탑재 시 정확도를 확보할 수 있다. 또한, 반도체 소자 패키지(300)의 베이스층(310)과 반도체 칩의 접합력을 향상시킬 수 있다.
예컨대, 이렇게 조립된 X-Tal의 주파수 편차 산포의 감소로 인한 설계치 대비 주파수 발진 정확성이 좋아진다. 또한, 반도체 칩이 실장되는 접착부와 반도체 칩 간의 간격(Gap)이 충분히 확보함으로써, 간격이 좁아짐으로써 발생하는 단락(Short) 및 등가 직렬저항(Equivalent Serial Resistance; ESR)이 낮게 형성된다. 따라서 X-Tal 제품의 중요한 전기적 특성인 주파수 편차, 등가직렬 저항을 낮출 수 있는 구조 효과를 가져올 수 있다.
아래에서는, 주파수 편차 효과 및 등가직렬 저항 효과에 대해서 구체적으로 설명하기로 한다.
실시예들에 따른 반도체 소자 패키지의 패널에서 브레이크인(break in) 후 개별 칩의 외관은 원하는 치수의 형태로 제작 가능하여 치수 정밀도와 불량이 해소될 수 있다. 또한, 반도체 소자 패키지에 대한 주파수 측정 시 주파수 산포(표준편차)가 크게 개선된다.
더욱이 실시예들에 따른 반도체 소자 패키지는 ESR이 낮아, RF 칩 및 기타 송, 수신에 필요한 신호를 전달하는 경우, 기준 신호를 왜곡 또는 손실 없이 전달할 수 있다.
이하, 일 실시 형태에 따른 반도체 소자 패키지를 제조하는 방법을 하나의 실시 예를 통해 상세히 설명하기로 한다.
도 8 내지 도 12는 일 실시예에 따른 반도체 소자 패키지 제조방법을 순차적으로 나타내는 공정 단면도이다.
도 8 내지 도 12를 참조하면, 일 실시예에 따른 반도체 소자 패키지를 제조하는 방법은 복수의 적층체로 이루어진 패키지 몸체의 상부 벽층의 적어도 일부를 가공하여 캐비티를 형성하는 단계, 패키지 몸체의 하부 베이스층 상에 벽층을 적층시키고 열처리하는 단계, 캐비티에 반도체 칩을 실장하는 단계, 및 벽층 상면에 리드(Lid)를 부착하여 캐비티를 밀폐시키는 단계를 포함하고, 벽층은 반도체 칩이 수납되는 하단부에 홈부(121)가 형성되어 캐비티를 확장시킨다.
여기서, 벽층의 상면에 금속성 재료를 인쇄하여 인쇄층을 형성하는 단계를 더 포함할 수 있다.
이와 같은 실시예에 따르면, 반도체 칩이 내장되는 캐비티를 확장하여 내부 유효면적을 넓힘으로써, 조립이 용이하고 패키지의 휨 정도가 개선된다. 또한, 외부환경에 의한 주파수 변화가 적고, ESR이 적어 송수신이 원활한 반도체 소자 패키지의 제작이 가능하다.
아래에서는 도 8 내지 도 12를 참조하여 본 실시예의 각 공정에 대하여 보다 상세히 설명한다.
먼저, 도 8을 참조하면, 일 실시예에 따른 반도체 소자 패키지를 제조하는 방법은 복수의 적층체로 이루어진 패키지 몸체의 상부 벽층(120)의 적어도 일부를 가공하여 캐비티(140)를 형성한다.
벽층(120)은 베이스층(110) 상에 반도체 칩(150)이 실장되도록 베이스층(110)의 일부 영역을 노출시키는 캐비티(140)를 갖는 하부층과, 하부층의 캐비티(140)보다 작은 캐비티(140)를 갖는 상부층으로 이루어질 수 있다.
이러한 벽층(120)은 반도체 칩(150)이 수납되는 하단부에 홈부(121)가 형성되어 캐비티(140)를 확장시킨다. 예를 들어, 벽층(120)의 하부층은 적어도 일부가 라운드 형태로 패인 홈부(121)가 형성되어 하부층의 캐비티(140)를 확장시킬 수 있다. 예컨대, 라운딩 처리된 홈부(121)의 치수는 R(Radius, 반경) 0.01~0.02mm 구조로 형성할 수 있으나, 홈부(121)의 형상 및 치수는 이에 제한되지는 않는다.
한편, 벽층(120)에 캐비티(140)를 형성하기 전에, 복수의 세라믹 시트를 적층시켜 베이스층(110) 및 벽층(120)을 각각 형성할 수 있다. 예를 들어, 베이스층(110) 및 벽층(120)은 플라스틱 에폭시 수지 등을 이용하여 외부 틀을 형성하고 리드프레임과 같은 전기적 구조물을 부착하여 형성할 수 있다. 설계에 따라 각각의 형태로 구성된 복수의 세라믹 시트에 전기적 연결을 위한 전극 및 비아홀(Via Hole)을 형성하여 구현할 수도 있다.
도 9를 참조하면, 패키지 몸체의 하부 베이스층(110) 상에 벽층(120)을 적층시킨 다음, 열처리 하여 베이스층(110)과 벽층(120)을 결합시킨다.
이후, 도 10에 도시된 바와 같이, 패키지 몸체 내부에 형성된 캐비티(140)에 반도체 칩(150)을 실장한다. 이는 반도체 칩(150)을 벽층(120)의 캐비티(140)에 실장시키는 것으로, 베이스층(110)의 오픈된 상부면에 부착함으로써 캐비티(140)를 실장시킬 수 있다.
도 11을 참조하면, 벽층(120) 상면에 리드(Lid)(130)를 부착하여 캐비티(140)를 밀폐시킨다. 리드(130)는 벽층(120)의 상면에 심실링, 융착 또는 용접 등에 의하여 접합되며, 캐비티(140)를 진공상태로 밀폐시키게 된다. 이에 따라 캐비티(140)에 장착된 반도체 칩을 외부환경으로부터 보호할 수 있다.
예를 들어, 벽층(120)과 리드(130)의 접합은 열융착 방식에 의해 이루어질 수 있다. 이러한 열융착 시 완전한 밀봉을 위하여 Ag, Ni, Au를 차례로 도포하여 융착층을 형성하고, 리드(130)의 하면에 납땜 물질(Brazing Material)을 벽층(120)의 상면 형상대로 도포할 수 있다. 이어, 리드(130)와 벽층(120)을 고정한 후 열을 가함으로써 벽층(120)과 리드(130)를 접합 할 수 있다. 이 때, 납땜 물질이 녹으면서 벽층(120)의 Ag, Ni, Au 등과 융착되어 단단하게 결합될 수 있다.
한편, 벽층(120)의 상면에 금속성 재료를 인쇄하여 인쇄층을 형성하는 것도 가능하다.
이로써, 도 12에 도시된 바와 같이 반도체 소자 패키지(100)가 완성될 수 있다.
실시예들에 따르면 세라믹 기판 또는 패키지의 휨 현상이 적게　발생하며, 균일한 평탄도가　확보된 기판의 제작이 가능하다. 또한, 다양한 캐비티 구조의 세라믹 패키지 제작이 가능하다.
그리고, 외부환경에 의한 주파수 변화가 적고, ESR이 적어 송수신이 원활한 초소형, low file 치수 정밀도가 확보될 수 있는 캐비티를 가진 반도체 소자 패키지의 제작이 가능하다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 반도체 소자 패키지
110: 베이스층
120: 벽층
121: 홈부
130: 리드
140: 캐비티
150: 반도체 칩
160: 접합부

Claims (10)

  1. 반도체 소자 패키지에 있어서,
    반도체 칩이 안착되는 베이스층;
    상기 베이스층의 상부에 적층되며, 중심부에 상기 반도체 칩이 수납되는 캐비티(Cavity)가 형성된 벽층; 및
    상기 벽층의 상부에 형성되어 상기 캐비티를 밀폐시키는 리드(Lid)
    를 포함하고,
    상기 벽층은 상기 반도체 칩이 수납되는 하단부에 홈부가 형성되어 상기 캐비티를 확장시키는 것
    을 특징으로 하는 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 벽층의 상면에 금속성 재료가 인쇄된 인쇄층
    을 더 포함하는 반도체 소자 패키지.
  3. 제1항에 있어서,
    상기 베이스층과 상기 벽층의 계면에 라운딩 구조의 상기 홈부가 형성되어 상기 반도체 칩이 안착되는 부분의 캐비티를 확장시키는 것
    을 특징으로 하는 반도체 소자 패키지.
  4. 제1항에 있어서,
    상기 벽층은
    상기 베이스층 상에 상기 반도체 칩이 실장되도록 상기 베이스층의 일부 영역을 노출시키는 캐비티를 갖는 하부층; 및
    상기 하부층의 캐비티보다 작은 캐비티를 갖는 상부층
    을 포함하는 반도체 소자 패키지.
  5. 제1항에 있어서,
    상기 베이스층 및 상기 벽층은
    복수의 적층 세라믹 시트로 이루어지는 것
    을 특징으로 하는 반도체 소자 패키지.
  6. 반도체 소자 패키지를 제조하는 방법에 있어서,
    복수의 적층체로 이루어진 패키지 몸체의 상부 벽층의 적어도 일부를 가공하여 캐비티를 형성하는 단계;
    상기 패키지 몸체의 하부 베이스층 상에 상기 벽층을 적층시키고 열처리하는 단계;
    상기 캐비티에 반도체 칩을 실장하는 단계; 및
    상기 벽층 상면에 리드(Lid)를 부착하여 상기 캐비티를 밀폐시키는 단계
    를 포함하고,
    상기 벽층은 상기 반도체 칩이 수납되는 하단부에 홈부가 형성되어 상기 캐비티를 확장시키는 것
    을 특징으로 하는 반도체 소자 패키지 제조방법.
  7. 제6항에 있어서,
    상기 벽층의 상면에 금속성 재료를 인쇄하여 인쇄층을 형성하는 단계
    를 더 포함하는 반도체 소자 패키지 제조방법.
  8. 제6항에 있어서,
    상기 벽층은 상기 베이스층 상에 상기 반도체 칩이 실장되도록 상기 베이스층의 일부 영역을 노출시키는 캐비티를 갖는 하부층과, 상기 하부층의 캐비티보다 작은 캐비티를 갖는 상부층으로 이루어지는 것
    을 특징으로 하는 반도체 소자 패키지 제조방법.
  9. 제6항에 있어서,
    상기 베이스층과 상기 벽층의 계면에 라운딩 구조의 상기 홈부가 형성되어 상기 반도체 칩이 안착되는 부분의 캐비티를 확장시키는 것
    을 특징으로 하는 반도체 소자 패키지 제조방법.
  10. 제6항에 있어서,
    상기 캐비티를 형성하기 전에, 복수의 세라믹 시트를 적층시켜 상기 베이스층 및 상기 벽층을 형성하는 단계
    를 더 포함하는 반도체 소자 패키지 제조방법.
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