JP2016208014A - 半導体素子パッケージ及びその製造方法 - Google Patents

Abstract

【課題】キャビティを拡張させた半導体素子パッケージ及びその製造方法を提供する。【解決手段】半導体素子パッケージ１００は、半導体チップが据え付けられるベース層１１０と、ベース層の上部に積層され、中心部に上記半導体チップが収納されるキャビティ（Ｃａｖｉｔｙ）１４０が形成された壁層１２０と、壁層の上部に形成されて上記キャビティを密閉させるリッド（Ｌｉｄ）１３０と、を含み、壁層は、半導体チップが収納される下端部に溝部１２１が形成されてキャビティを拡張させる。【選択図】図１

Description

本発明は、半導体素子パッケージ及びその製造方法に関する。

一般的に、半導体素子は、半導体工程によって製造され、集積回路が内蔵されるダイ（Ｄｉｅ）またはチップ（Ｃｈｉｐ）（以下、半導体チップとする）、及び半導体チップの入出力及び電源端子を外部と電気的に連結し、湿気や埃などの周囲環境及び機械的な衝撃から半導体チップを保護するパッケージ（Ｐａｃｋａｇｅ）からなる。

パッケージは、半導体素子の価格、信頼性、性能などに大きな影響を及ぼす要素である。最近は、電子／通信機器の小型化、多機能化の趨勢に伴い、半導体パッケージを印刷回路基板に装着させる組み立て工程を速やか且つ正確に行うだけでなく、全体的な必要面積及び空間を最大限に減らす方向で研究及び開発されている。

このような半導体素子のパッケージは用いられる材料及び印刷回路基板に実装させる形態によってその種類が区分される。一般的に、セラミック、リードフレーム、印刷回路基板、サーキットテープまたはサーキットフィルムのような基板に半導体チップが装着され、また、半導体チップと基板が電気的に連結され、基板に外部装置と電気的に連結されることができるように入出力部材が形成される。そのうち、半導体素子のパッケージにはプラスチック（Ｐｌａｓｔｉｃ）及びセラミック（Ｃｅｒａｍｉｃ）の二種類が一般的に用いられるが、セラミックがプラスチックより価格が高いものの信頼性が高いため、次第にセラミックパッケージの利用度が高まっている。

本発明は、半導体素子パッケージ及びその製造方法に関するもので、より具体的には、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易となり、パッケージの反り程度が改善するという技術を提供する。

一実施例による半導体素子パッケージは、半導体チップが据え付けられるベース層と、上記ベース層の上部に積層され、中心部に上記半導体チップが収納されるキャビティ（Ｃａｖｉｔｙ）が形成された壁層と、上記壁層の上部に形成されて上記キャビティを密閉させるリッド（Ｌｉｄ）と、を含み、上記壁層は、上記半導体チップが収納される下端部に溝部が形成されて上記キャビティを拡張させる。

ここで、上記壁層の上面に金属性材料が印刷された印刷層をさらに含むことができる。

上記ベース層と上記壁層の界面に丸い構造の上記溝部が形成されて上記半導体チップが据え付けられる部分のキャビティを拡張させることができる。

上記壁層は、上記ベース層上に上記半導体チップが実装されるように上記ベース層の一部の領域を露出させるキャビティを有する下部層と、上記下部層のキャビティより小さいキャビティを有する上部層と、を含むことができる。

上記ベース層及び上記壁層は複数の積層セラミックシートからなることができる。

他の実施例による半導体素子パッケージを製造する方法は、半導体素子パッケージを製造する方法において、複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、上記パッケージ本体の下部ベース層上に上記壁層を積層させて熱処理する段階と、上記キャビティに半導体チップを実装する段階と、上記壁層の上面にリッド（Ｌｉｄ）を付着して上記キャビティを密閉させる段階と、を含み、上記壁層は、上記半導体チップが収納される下端部に溝部が形成されて上記キャビティを拡張させる。

ここで、上記壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含むことができる。

上記壁層は、上記ベース層上に上記半導体チップが実装されるように上記ベース層の一部の領域を露出させるキャビティを有する下部層、及び上記下部層のキャビティより小さいキャビティを有する上部層からなることができる。

上記壁層の下部層は、少なくとも一部が丸く凹んだ上記溝部が形成されて上記下部層のキャビティを拡張させることができる。

上記キャビティを形成する前に、複数のセラミックシートを積層させて上記ベース層及び上記壁層を形成する段階をさらに含むことができる。

本発明は、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易となり、パッケージの反り程度が改善し、外部環境による周波数の変化が少なく、ＥＳＲが低いため、送受信が円滑な半導体素子パッケージの製作が可能である。

一実施例による半導体素子パッケージの概略的な構造を示す断面図である。 一実施例による半導体チップを含む半導体素子パッケージの概略的な構造を示す斜視図である。 図２の切断面を概略的に示す断面図である。 図１のＡ−Ａ'線に沿った切断面を概略的に示す断面図である。 図１のＢ−Ｂ'線に沿った切断面を概略的に示す断面図である。 他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。 さらに他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。 一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施例について説明する。しかし、本発明の実施例は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施例に限定されない。また、本発明の実施例は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

図１は一実施例による半導体素子パッケージの概略的な構造を示す断面図である。

図１を参照すると、半導体素子パッケージ１００は、ベース層１１０、壁層１２０、及びリッド１３０を含む。このような半導体素子パッケージ１００の構造は、表面弾性波（ＳＡＷ）素子、温度補償水晶発振器（ＴＣＸＯ）、水晶振動子、ＦＢＡＲなどのように温度、湿気、埃などのような周囲環境から影響を受ける可能性がある半導体素子に一般的に用いられる。

ベース層１１０は平らに形成されて上部に半導体チップが据え付けられ、用いられる材料及び半導体チップを実装させる形態によってその種類が区分される。例えば、ベース層１１０は、プラスチックエポキシ樹脂などを用いて外部枠を形成し、リードフレームのような電気的構造物を付着して形成されることができる。設計によってそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔（Ｖｉａ Ｈｏｌｅ）を形成して実現されることもできる。このように、ベース層１１０はセラミックシートからなることができ、内部電極などとして用いられることができるパターンが印刷された複数のセラミックシートを積層させることにより形成されることができる。

一方、セラミックシートは低温（８００〜１０００℃）でセラミックと金属を同時に焼成させる方法を用いた低温同時焼成セラミック（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ；ＬＴＣＣ）であってよく、このようなＬＴＣＣの場合、キャパシタ（Ｃａｐａｃｉｔｏｒ）、抵抗（Ｒｅｓｉｓｔｏｒ）、インダクタ（Ｉｎｄｕｃｔｏｒ）などの受動素子をベース層１１０の内部に形成することにより高集積化、小型軽量化を行うことができる。

壁層１２０は、ベース層１１０の上部に積層され、中心部に半導体チップが収納されるキャビティ（Ｃａｖｉｔｙ）１４０が形成される。このとき、壁層１２０は内部にキャビティ１４０が形成された四角のリング形状であってよいが、これに制限されない。

壁層１２０は、プラスチック、エポキシ樹脂、セラミックなどの材料からなるもので、上述の通り、プラスチックまたはエポキシ樹脂を設計された所定の枠に入れて固めて基本的な形状を形成した後、ここにリードフレームのような電気的構造物を付着することによって形成されるか、設計によってそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔（Ｖｉａ Ｈｏｌｅ）を形成して実現されることもできる。

例えば、壁層１２０は、内部電極などとして用いられることができるパターンが印刷された複数のセラミックシートが積層されて形成されることができる。また、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）でパッケージを構成することも可能である。

壁層１２０は、材質に関係なく、内部に収納空間であるキャビティ１４０が形成される。キャビティ１４０には半導体チップがダイボンディング、ワイヤボンディング、フリップボンディングなどの接続方法によって実装される。

このような半導体チップをキャビティ１４０内に容易に実装するために、壁層１２０の半導体チップが収納される下端部に溝部１２１が形成されてキャビティ１４０を拡張させることができる。例えば、溝部１２１は、壁層１２０の下部層が丸く凹むことで半導体チップが内蔵される部分のキャビティ１４０を拡張させることができる。一例として、丸く処理された溝部１２１は、寸法がＲ（Ｒａｄｉｕｓ、半径）０．０１〜０．０２ｍｍの構造で形成することができる。

壁層１２０は下部層及び上部層で区分されることができる。下部層にはベース層１１０上に半導体チップが実装されるようにベース層１１０の一部の領域を露出させるキャビティ１４０が形成されることができ、上部層には下部層のキャビティ１４０より小さいサイズのキャビティ１４０が形成されることができる。

このように、半導体チップが実装される部分のキャビティ１４０を拡張させることにより、内部有効面積を広げて半導体チップの組み立てを容易にすることができ、電気的な特性が向上することができる。

壁層１２０内に形成されたキャビティ１４０は、外部環境から半導体チップを保護するために、予め決められた水準の真空度及び密閉性が維持されなければならない。このために、壁層１２０の上面にリッド１３０を接合させて内部空間を密封させる。

リッド１３０は、半導体チップを保護し、キャビティ１４０を密閉させる役割をするもので、多様な方法によって実現されることができる。

例えば、コバール（Ｋｏｖａｒ）素材と呼ばれる冷間圧延鋼板を設け、冷間圧延鋼板を所定の形状に成形した後、その上面及び下面をそれぞれ電解めっき層または無電解めっき層としてニッケルまたはニッケル−リンめっきを行った後、再び下部のニッケルめっき層上にＡｇ−Ｃｕめっきをさらに行ってＡｇＣｕ層を形成する方法によって実現されることができる。その他にも、コバール（Ｋｏｖａｒ）ベースにＡｕをめっきし、ＡｕＳｎ半田（Ｓｏｌｄｅｒ）を付ける方法、コバール（Ｋｏｖａｒ）ベースにＮｉをめっきし、ＳｎＰｂ半田を付ける方法、コバール（Ｋｏｖａｒ）ベースにＮｉをめっきしてリッドとして用いる方法などを用いて実現されることもできる。

このような方法で実現されたリッド１３０は、壁層１２０の上面にシームシーリング、融着または溶接などによって接合され、キャビティ１４０を真空状態で密閉させるようになる。これにより、キャビティ１４０に装着された半導体チップを外部環境から保護する。

壁層１２０とリッド１３０の接合方法は、例えば、熱融着方式によって行われることができる。このような熱融着時に、完全に密封させるために、Ａｇ、Ｎｉ、Ａｕが順に塗布されて成る融着層を形成し、リッド１３０の下面にろう付け材料（Ｂｒａｚｉｎｇ Ｍａｔｅｒｉａｌ）を壁層１２０の上面の形状のまま塗布した後、リッド１３０と壁層１２０を固定してから熱を加えることができる。これにより、ろう付け材料が溶けて壁層１２０のＡｇ、Ｎｉ、Ａｕなどと融着して堅固に結合することができる。

また、ろう付け（Ｂｒａｚｉｎｇ）ではなく半田付け（Ｓｏｌｄｅｒｉｎｇ）によって半導体チップを密閉させることも可能である。この場合、リッド１３０の下面に高価なＡｕＳｎなどからなるろう付け材料（Ｂｒａｚｉｎｇ Ｍａｔｅｒｉａｌ）を付着させる必要がないため費用を節減させることができ、熱処理工程を経ないため半導体素子パッケージの外部に形成される可能性がある外部電極の損傷を防止することができ、ろう付け材料の不均一な溶融によって半導体素子パッケージの気密性が不均一になることを未然に防止することもできる。

図２は一実施例による半導体チップを含む半導体素子パッケージの概略的な構造を示す斜視図である。また、図３は図２の切断面を概略的に示す断面図である。

図２及び図３を参照すると、半導体素子パッケージ１００は、半導体チップ１５０を収納することができるように段差が形成され、外部との電気的連結のための導電性パターンが形成されたパッケージ本体１１０、１２０、パッケージ本体１１０、１２０の内部に形成された収納空間に装着されて電気的に連結される半導体チップ１５０、及び半導体チップ１５０が位置する空間を密閉させるために、パッケージ本体１１０、１２０の上部に接合されるリッド１３０からなる。

ここで、パッケージ本体１１０、１２０は、半導体チップ１５０が据え付けられるベース層１１０と、ベース層１１０の上部に積層され、中心部に半導体チップ１５０が収納されるキャビティ１４０が形成される壁層１２０と、を含む。

壁層１２０の上面にはリッド１３０と接合される接合部１６０が形成されることができる。

また、壁層１２０の上面には金属性材料が印刷された印刷層が形成されることができる。

このように、半導体素子パッケージのパッド上に半導体チップの実装空間またはリッドとの接合面積を十分に確保することにより、組み立て工程が円滑になり、気密性が高く、熱衝撃に強く、高温耐湿特性に優れた信頼性が高いパッケージの製作が可能である。

図４は図１のＡ−Ａ'線に沿った切断面を概略的に示す断面図であり、図５は図１のＢ−Ｂ'線に沿った切断面を概略的に示す断面図である。

図４に示されているように、例えば、図１のＡ−Ａ'線に沿った切断面において接合部とキャビティの内部有効面積との構成比をＬ１／Ｌ２＝１．２４、Ｗ１／Ｗ２＝１．３４になるように設定することができる。

しかし、半導体チップが実装されるキャビティの下部を上述の通り構成する場合、平坦度不良、大きな寸法偏差、工程制御の難しさによるリッドとの接合整列の問題を誘発しかねない。また、半導体チップを搭載するための内部有効空間が不足して半導体チップの整列が困難であり、周波数の散布が大きく、ＥＳＲが高く発生するため、電気的特性に対する品質不良がともに発生する可能性がある。

これを解決するために、半導体チップが実装されるキャビティの下部の面積を拡張させることができる。例えば、接合部を含む内部有効面積は、Ｌ方向（Ｌｅｎｇｔｈ）の構成比をＬ１／Ｌ２＝１．１５〜１．２０に設定し、Ｗ方向（Ｗｉｄｔｈ）の構成比をＷ１／Ｗ２＝１．２５〜１．３０に設定することができる。

このように、パッケージの壁層１２０は、半導体チップが収納される下端部（即ち、ベース層１１０との界面）に溝部を形成してキャビティを拡張させることができる。例えば、溝部は、壁層１２０の下部層が丸く凹むことで半導体チップが内蔵される部分のキャビティを拡張させることができる。

したがって、半導体チップが実装される部分のキャビティを拡張させることにより、内部有効面積を広げて半導体チップの組み立てを容易にすることができ、電気的な特性が向上することができる。また、セラミックパッケージへのリッドの組立時に組み立て工程及び整列が容易になるため工程収率を向上させることができる。

図６は他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。

図６を参照すると、半導体素子パッケージ２００は、上述の通り、ベース層２１０、壁層２２０、及びリッド２３０を含む。ここで、半導体素子パッケージ２００の各ベース層２１０及び壁層２２０の厚さ、及び内部有効面積を変更して物理的特性及び電気的特性を改善させることができる。

例えば、図６及び図７に示されているように、壁層２２０と半導体チップが搭載されるベース層２１０の厚さの比を従来のｔ１／ｔ２＝１．３３〜１．４０程度からｔ１／ｔ２＝１．２〜１．０になるように変更することができる。

さらに、図６に示されているように、半導体チップが搭載される部分とパッケージの壁層２２０との間隔をより広く確保して電気的特性を向上させることができる。例えば、キャビティ２４０とベース層２１０の界面に丸い（Ｒｏｕｎｄｉｎｇ）構造の溝部２２１を形成することにより内部有効空間を効率的に確保することができる。一例として、丸く処理された溝部２２１は、寸法がＲ（Ｒａｄｉｕｓ、半径）０．０１〜０．０２ｍｍの構造で形成することができる。しかし、溝部２２１の形状及び寸法はこれに制限されない。

このように、半導体素子パッケージ２００の厚さ及び内部有効面積を変更して物理的特性を変更することにより、パッケージの反り（Ｗａｒｐａｇｅ）程度を改善させて平坦度が良くなる。また、寸法精度（寸法偏差）による組立不良を改善させることができる。

図７はさらに他の実施例による半導体素子パッケージの概略的な構造を示す断面図である。

図７を参照すると、半導体素子パッケージ３００は、上述の通り、ベース層３１０、壁層３２０、及びリッド３３０を含む。ここで、半導体素子パッケージ３００は、壁層３２０の上部及び下部のキャビティ３４０のサイズが同一に構成され、ベース層３１０と壁層３２０の厚さの比を変更してパッケージの平坦度を改善させることができる。

例えば、ベース層３１０の厚さｔ１を０．１５２ｍｍ、壁層３２０の厚さｔ２を０．１２８ｍｍに形成して、厚さの比をｔ１／ｔ２＝１．１８に設定することができる。このようなパッケージ構造に対する焼成後のパッケージの平坦度は２．２３μｍであるため、従来に比べて反り程度が約３倍程度改善するという効果がある。

一方、電気的特性の場合は、半導体素子パッケージ３００の内部において半導体チップを搭載することができる内部有効面積が広いため、半導体チップの整列及び搭載時の正確度を確保することができる。また、半導体素子パッケージ３００のベース層３１０と半導体チップの接合力を向上させることができる。

例えば、このように組み立てられたＸ−Ｔａｌの周波数偏差の散布の減少による設計値に対する周波数の発振正確性が良くなる。また、半導体チップが実装される接着部と半導体チップとの間隔（Ｇａｐ）が十分に確保されることにより、間隔が狭くなって発生する短絡（Ｓｈｏｒｔ）及び等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ；ＥＳＲ）が低く形成される。これにより、Ｘ−Ｔａｌ製品の重要な電気的特性である周波数偏差、等価直列抵抗を低くする構造の効果をもたらすことができる。

以下では、周波数偏差の効果及び等価直列抵抗の効果について具体的に説明する。

本発明による半導体素子パッケージのパネルでブレークイン（ｂｒｅａｋ ｉｎ）後の個別のチップの外観は、所望する寸法の形態で製作することができるため寸法精度の不良が解消されることができる。また、半導体素子パッケージに対する周波数の測定時に周波数の散布（標準偏差）が大きく改善する。

さらに、本発明による半導体素子パッケージは、ＥＳＲが低いため、ＲＦチップ及びその他の送受信に必要な信号を伝達する場合、基準信号を歪曲または損失することなく伝達することができる。

以下、一実施形態による半導体素子パッケージを製造する方法を一つの実施例を通じて詳細に説明する。

図８から図１２は一実施例による半導体素子パッケージの製造方法を順に示す工程断面図である。

図８から図１２を参照すると、一実施例による半導体素子パッケージを製造する方法は、複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、パッケージ本体の下部ベース層上に壁層を積層させて熱処理する段階と、キャビティに半導体チップを実装する段階と、壁層の上面にリッド（Ｌｉｄ）を付着してキャビティを密閉させる段階と、を含み、壁層は、半導体チップが収納される下端部に溝部１２１が形成されてキャビティを拡張させる。

ここで、壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含むことができる。

このような実施例によれば、半導体チップが内蔵されるキャビティを拡張させて内部有効面積を広げることにより、組み立てが容易になり、パッケージの反り程度が改善する。また、外部環境による周波数の変化が少なく、ＥＳＲが低いため、送受信が円滑な半導体素子パッケージの製作が可能となる。

以下では、図８から図１２を参照して本実施例の各工程についてより詳細に説明する。

まず、図８を参照すると、一実施例による半導体素子パッケージを製造する方法は、複数の積層体からなるパッケージ本体の上部壁層１２０の少なくとも一部を加工してキャビティ１４０を形成する。

壁層１２０は、ベース層１１０上に半導体チップ１５０が実装されるようにベース層１１０の一部の領域を露出させるキャビティ１４０を有する下部層、及び下部層のキャビティ１４０より小さいキャビティ１４０を有する上部層からなることができる。

このような壁層１２０は、半導体チップ１５０が収納される下端部に溝部１２１が形成されてキャビティ１４０を拡張させる。例えば、壁層１２０の下部層は、少なくとも一部が丸く凹んだ溝部１２１が形成されて下部層のキャビティ１４０を拡張させることができる。一例として、丸く処理された溝部１２１は、寸法がＲ（Ｒａｄｉｕｓ、半径）０．０１〜０．０２ｍｍの構造で形成することができるが、溝部１２１の形状及び寸法はこれに制限されない。

一方、壁層１２０にキャビティ１４０を形成する前に、複数のセラミックシートを積層させてベース層１１０及び壁層１２０をそれぞれ形成することができる。例えば、ベース層１１０及び壁層１２０は、プラスチックエポキシ樹脂などを用いて外部枠を形成し、リードフレームのような電気的構造物を付着して形成することができる。設計に応じてそれぞれの形態で構成された複数のセラミックシートに電気的連結のための電極及びビア孔（Ｖｉａ Ｈｏｌｅ）を形成して実現することもできる。

図９を参照すると、パッケージ本体の下部ベース層１１０上に壁層１２０を積層させた後、熱処理してベース層１１０と壁層１２０を結合させる。

その後、図１０に示されているように、パッケージ本体の内部に形成されたキャビティ１４０に半導体チップ１５０を実装する。これは、半導体チップ１５０を壁層１２０のキャビティ１４０に実装させるもので、ベース層１１０の開かれた上部面に付着することによりキャビティ１４０を実装させることができる。

図１１を参照すると、壁層１２０の上面にリッド（Ｌｉｄ）１３０を付着してキャビティ１４０を密閉させる。リッド１３０は、壁層１２０の上面にシームシーリング、融着または溶接などによって接合され、キャビティ１４０を真空状態で密閉させる。これにより、キャビティ１４０に装着された半導体チップを外部環境から保護することができる。

例えば、壁層１２０とリッド１３０の接合は熱融着方式によって行われることができる。このような熱融着時に、完全に密封させるために、Ａｇ、Ｎｉ、Ａｕを順に塗布して融着層を形成し、リッド１３０の下面にろう付け材料（Ｂｒａｚｉｎｇ Ｍａｔｅｒｉａｌ）を壁層１２０の上面の形状のまま塗布することができる。次に、リッド１３０及び壁層１２０を固定した後、熱を加えることにより壁層１２０とリッド１３０を接合することができる。

このとき、ろう付け材料が溶けて壁層１２０のＡｇ、Ｎｉ、Ａｕなどと融着して堅固に結合することができる。

一方、壁層１２０の上面に金属性材料を印刷して印刷層を形成することもできる。

これにより、図１２に示されているように半導体素子パッケージ１００が完成することができる。

本発明によれば、セラミック基板またはパッケージの反り現象の発生が少なく、均一な平坦度が確保された基板の製作が可能となる。また、多様なキャビティ構造のセラミックパッケージの製作が可能となる。

また、外部環境による周波数の変化が少なく、ＥＳＲが低いため、送受信が円滑な超小型、ローファイル（ｌｏｗ ｆｉｌｅ）の寸法精度が確保されることができるキャビティを有する半導体素子パッケージの製作が可能である。

以上、本発明の実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ 半導体素子パッケージ
１１０ ベース層
１２０ 壁層
１２１ 溝部
１３０ リッド
１４０ キャビティ
１５０ 半導体チップ
１６０ 接合部

Claims (10)

1. 半導体素子パッケージにおいて、
   半導体チップが据え付けられるベース層と、
   前記ベース層の上部に積層され、中心部に前記半導体チップが収納されるキャビティ（Ｃａｖｉｔｙ）が形成された壁層と、
   前記壁層の上部に形成されて前記キャビティを密閉させるリッド（Ｌｉｄ）と、を含み、
   前記壁層は、前記半導体チップが収納される下端部に溝部が形成されて前記キャビティを拡張させる、半導体素子パッケージ。
2. 前記壁層の上面に金属性材料が印刷された印刷層をさらに含む、請求項１に記載の半導体素子パッケージ。
3. 前記ベース層と前記壁層の界面に丸い構造の前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させる、請求項１または２に記載の半導体素子パッケージ。
4. 前記壁層は、
   前記ベース層上に前記半導体チップが実装されるように前記ベース層の一部の領域を露出させるキャビティを有する下部層と、
   前記下部層のキャビティより小さいキャビティを有する上部層と、を含む、請求項１から３のいずれか１項に記載の半導体素子パッケージ。
5. 前記ベース層及び前記壁層は、複数の積層セラミックシートからなる、請求項１から４のいずれか１項に記載の半導体素子パッケージ。
6. 半導体素子パッケージを製造する方法において、
   複数の積層体からなるパッケージ本体の上部壁層の少なくとも一部を加工してキャビティを形成する段階と、
   前記パッケージ本体の下部ベース層上に前記壁層を積層させて熱処理する段階と、
   前記キャビティに半導体チップを実装する段階と、
   前記壁層の上面にリッド（Ｌｉｄ）を付着して前記キャビティを密閉させる段階と、を含み、
   前記壁層は、前記半導体チップが収納される下端部に溝部が形成されて前記キャビティを拡張させる、半導体素子パッケージの製造方法。
7. 前記壁層の上面に金属性材料を印刷して印刷層を形成する段階をさらに含む、請求項６に記載の半導体素子パッケージの製造方法。
8. 前記壁層は、前記ベース層上に前記半導体チップが実装されるように前記ベース層の一部の領域を露出させるキャビティを有する下部層、及び前記下部層のキャビティより小さいキャビティを有する上部層からなる、請求項６または７に記載の半導体素子パッケージの製造方法。
9. 前記ベース層と前記壁層の界面に丸い構造の前記溝部が形成されて前記半導体チップが据え付けられる部分のキャビティを拡張させる、請求項６から８のいずれか１項に記載の半導体素子パッケージの製造方法。
10. 前記キャビティを形成する前に、複数のセラミックシートを積層させて前記ベース層及び前記壁層を形成する段階をさらに含む、請求項６から９のいずれか１項に記載の半導体素子パッケージの製造方法。

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