JP7228697B2 - パッケージング基板及びこれを含む半導体装置 - Google Patents

パッケージング基板及びこれを含む半導体装置 Download PDF

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Description

具現例は、キャビティ構造を有するパッケージング基板及びこれを含む半導体装置に関する。
［連関した出願との相互参照］
本出願は、２０１９年３月１２日に出願された米国仮出願特許出願番号６２／８１６，９８４、２０１９年３月１２日に出願された米国仮出願特許出願番号６２／８１７，００３、２０１９年３月１２日に出願された米国仮出願特許出願番号６２／８１７，０２７、２０１９年３月２８日に出願された米国仮出願特許出願番号６２／８２５，２１６、２０１９年３月２９日に出願された米国仮出願特許出願番号６２／８２６，１２２、及び２０１９年３月２９日に出願された米国仮出願特許出願番号６２／８２６，１４４による優先権の利益を有し、前記優先権の基礎出願の内容はいずれも本出願の内容に含まれる。
電子部品を製作するにおいて、半導体ウエハに回路を具現することを前工程（ＦＥ：Ｆｒｏｎｔ－Ｅｎｄ）と言い、ウエハを実際の製品で使用可能な状態に組み立てることを後工程（ＢＥ：Ｂａｃｋ－Ｅｎｄ）と言い、この後工程にパッケージング工程が含まれる。
最近の電子製品の急速な発展を可能にした半導体産業の４つの核心技術としては、半導体技術、半導体パッケージング技術、製造工程技術、ソフトウェア技術がある。半導体技術は、マイクロ以下のナノ単位の線幅、千万個以上のセル、高速動作、多くの熱放出などの多様な形態に発展しているが、相対的にこれを完璧にパッケージングする技術がサポートされていない。そこで、半導体の電気的性能は、半導体技術自体の性能よりは、パッケージング技術及びこれによる電気的接続によって決定されることもある。
パッケージング基板の材料としては、セラミック又は樹脂が適用される。セラミック基板の場合は、抵抗値が高いか誘電率が高いので、高性能高周波の半導体素子を搭載することが容易でない。樹脂基板の場合は、相対的に高性能高周波の半導体素子を搭載することはできるが、配線のピッチ縮小に限界がある。
近年、ハイエンド用パッケージング基板にシリコンやガラスを適用した研究が進行中である。シリコンやガラス基板に貫通穴を形成し、導電性物質をこの貫通穴に適用することによって、素子とマザーボードとの間の配線の長さが短くなり、優れた電気的特徴を有することができる。
また、半導体パッケージには、動作時に熱が発生する場合があり、このような熱を放出するための放熱手段がさらに含まれることもある。
関連した先行文献として、
韓国公開特許公報第１０－２０１９－０００８１０３号、
韓国公開特許公報第１０－２０１６－０１１４７１０号、
韓国登録特許公報第１０－１４６８６８０号などがある。
具現例の目的は、ガラス基板を適用することによってキャビティ構造を有するパッケージング基板を製造し、より集積化された半導体装置を提供することにある。
前記目的を達成するために、一具現例に係るパッケージング基板は、
コア層、及び前記コア層上に位置する上部層を含み、
前記コア層は、ガラス基板及びコアビアを含み、
前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
前記ガラス基板は、第１厚さを有する第１区域と、前記第１区域と隣り合い、前記第１厚さより薄い厚さである第２厚さを有する第２区域とを含み、
前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結し、
前記上部層は、前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含み、
前記第２区域の上側又は下側に位置するキャビティ部を含み、
前記キャビティ部は内部空間を含み、
前記内部空間には、前記コア分配層と電気的に連結されるキャビティ分配層及びキャビティ素子が位置し得る。
一具現例において、前記キャビティ部の少なくとも一面には、前記内部空間に突出した支持部をさらに含むことができる。
一具現例において、前記支持部は、前記キャビティ部の横面の一端と他端とを連結する弧（ａrｃ）形態を有することができる。
一具現例において、前記支持部は、その少なくとも一部が第１区域の厚さ方向の一面と連結され、その他の一部が前記内部空間に突出し、挿入されるキャビティ素子の位置を固定することができる。
一具現例において、前記支持部は、その少なくとも一部が第１区域の厚さ方向の一面と連結され、その他の一部が前記内部空間に突出し、挿入されるキャビティ素子の位置を固定することができる。
一具現例において、前記支持部は、前記ガラス基板と同一の材料を含むことができる。
一具現例において、前記キャビティ部の一横面はキャビティの第１横面で、
前記キャビティの第１横面と異なる横面はキャビティの第２横面で、
前記キャビティの第１横面及び前記キャビティの第２横面にはそれぞれ支持部が配置され得る。
一具現例において、前記キャビティ分配層は、前記内部空間内にその少なくとも一部が位置するキャビティ素子及び前記コア分配層と電気的に連結される電気伝導性層であるキャビティ分配パターン；及び前記キャビティ分配パターンを覆う絶縁層であるキャビティ絶縁層；を含むことができる。
一具現例において、前記コア層と前記キャビティ部との間に位置する放熱部を含み、
前記放熱部は、前記ガラス基板の第１区域と前記キャビティ部の内部空間とが接する面に位置し得る。
一具現例において、前記放熱部は、少なくともその一部が前記コア分配層と連結され得る。
前記目的を達成するために、一具現例に係る半導体装置は、
１以上の半導体素子が位置する半導体素子部；前記半導体素子部と電気的に連結されるパッケージング基板；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含むことができる。
具現例のパッケージング基板及びこれを含む半導体装置は、半導体素子とマザーボードとの間をより近く連結し、電気的信号が最大限短い距離で伝達されるようにし、信号伝達速度などの電気的特性を大きく向上させることができる。
また、基板のコアとして適用するガラス基板は、それ自体が絶縁体であるので、既存のシリコンコアに比べて寄生素子が発生するおそれがほとんどなく、絶縁膜処理工程をより単純化させることができ、高速回路にも適用が可能である。
併せて、シリコンが丸いウエハの形態で製造される場合と異なり、ガラス基板が大型パネルの形態で製造されるので、大量製造が比較的容易になり、経済性をより向上させることができる。
さらに、パッケージング基板内にトランジスタなどの素子を位置させ、伝達される電気的な信号がより短い距離で伝達され得るようにし、より薄膜化された基板として優れた性能を有することができる。
さらに、キャビティ部内の支持部によってキャビティ素子をより正確な位置に固定させ、作業性をより向上させることができる。
一具現例に係る半導体装置の断面構造を説明する概念図である。
他の一具現例に係るパッケージング基板の断面構造を説明する概念図である。
（ａ）及び（ｂ）は、それぞれ具現例に係るパッケージング基板の一部を断面で説明する概念図である。
（ａ）及び（ｂ）は、それぞれ具現例に係るパッケージング基板の一部を断面で説明する概念図である。
具現例に係るパッケージング基板の断面の一部を説明する詳細概念図である（丸は、上面又は底面で観察した状態を示す）。
具現例に係るパッケージング基板の断面の一部を説明する詳細概念図である（丸は、上面又は底面で観察した状態を示す）。
具現例に係るガラス基板に形成されたコアビアの形態を断面で説明する概念図である。
他の具現例に係るパッケージング基板の構造を断面で説明する概念図である。
（ａ）及び（ｂ）は、それぞれ他の具現例に係るパッケージング基板の一部を断面で説明する概念図である。
（ａ）及び（ｂ）は、それぞれ他の具現例に係るパッケージング基板の一部を断面で説明する概念図である。
具現例によって支持部を適用したキャビティ部を有するガラス基板にキャビティ素子が固定される状態を説明する概念図である。
具現例によって支持部を適用したキャビティ部を有するガラス基板を上から見た状態で説明する概念図である。
具現例によって支持部を適用したキャビティガラス基板及びコア分配パターンを断面で説明する概念図であって、（ａ）は、図１１のａ－ａ'で見た断面で、（ｂ）は、（ａ）にコア分配パターンが形成された状態の断面である。
具現例によって支持部を適用したパッケージング基板のうちコア部及びキャビティ部を断面で説明する概念図である。
具現例によって支持部を適用したパッケージング基板の断面を説明する概念図である。
以下、具現例の属する技術分野における通常の知識を有する者が容易に実施できるように、実施例について添付の図面を参考にして詳細に説明する。しかし、具現例は、様々な異なる形態で具現可能であり、ここで説明する実施例に限定されない。明細書全体にわたって類似する部分に対しては同一の図面符号を付した。
本明細書全体において、マーカッシュ形式の表現に含まれた「これらの組み合わせ」という用語は、マーカッシュ形式の表現に記載された各構成要素からなる群から選ばれる１つ以上の混合又は組み合わせを意味するものであって、前記各構成要素からなる群から選ばれる１つ以上を含むことを意味する。
本明細書全体において、「第１」、「第２」又は「Ａ」、「Ｂ」などの用語は、同一の用語を互いに区別するために使用される。また、単数の表現は、文脈上、明らかに異なる意味を有さない限り、複数の表現を含む。
本明細書において、「～系」は、化合物内に「～に該当する化合物」又は「～の誘導体」を含むものを意味し得る。
本明細書において、Ａ上にＢが位置するということは、Ａ上に直接当接してＢが位置したり、又はそれらの間に別の層が位置しながらＡ上にＢが位置することを意味し、Ａの表面に当接してＢが位置することに限定して解釈されない。
本明細書において、Ａ上にＢが連結されるということは、ＡとＢが直接連結されたり、又はＡとＢがその間の他の構成要素を介して連結されることを意味し、特別な言及がない限り、ＡとＢが直接連結されることに限定して解釈されない。
本明細書において、単数の表現は、特に説明がなければ、文脈上解釈される単数又は複数を含む意味に解釈される。
発明者らは、より集積化され、薄い厚さで高性能を発揮できる半導体装置を開発する過程で、素子自体のみならず、パッケージングに対する部分が性能向上において重要な要素であることを認識し、これに対して研究する中で、既存のインターポーザと有機基板のように２層以上のコアをパッケージング基板としてマザーボード上に適用していた場合と異なり、ガラスコアを単一層で適用し、キャビティ構造を適用する方法などでパッケージング基板をより薄くし、半導体装置の電気的特性を向上できることを確認し、本発明を完成した。
また、内部素子によって発生する熱を外部に伝達できる放熱部を適用する方法などでパッケージング基板をより薄くし、半導体装置の電気的特性を向上できることを確認し、発明を完成した。
さらに、このようなキャビティ構造に素子を位置させるとき、予め設定された正確な位置に前記素子が位置し、その位置が維持されたときに半導体装置の性能がより向上し得るので、キャビティ空間内に素子の位置をガイドして支持する支持部をさらに適用することによって、基板製造の作業性及びパッケージング基板の性能をより向上できることを確認し、発明を完成した。
図１は、具現例に係るパッケージング基板の断面構造を説明する概念図で、図２は、他の具現例に係るパッケージング基板の構造を断面で説明する概念図で、図３の（ａ）及び（ｂ）は、それぞれ具現例に係るパッケージング基板の一部を断面で説明する概念図である。図４の（ａ）及び（ｂ）は、それぞれ具現例に係るパッケージング基板の一部を断面で説明する概念図で、図５は、具現例に係るパッケージング基板の断面の一部を説明する詳細概念図で（丸は、上面又は底面で観察した状態を示す。）、図６は、具現例に係るパッケージング基板の断面の一部を説明する詳細概念図である（丸は、上面又は底面で観察した状態を示す。）。また、図７は、具現例に係るガラス基板に形成されたコアビアの形態を断面で説明する概念図である。図８は、他の具現例に係るパッケージング基板の構造を断面で説明する概念図で、図９の（ａ）及び（ｂ）は、それぞれ他の具現例に係るパッケージング基板の一部を断面で説明する概念図である。図１０の（ａ）及び（ｂ）は、それぞれ他の具現例のパッケージング基板の一部を断面で説明する概念図で、図１１は、具現例によって支持部を適用したキャビティ部を有するガラス基板にキャビティ素子が固定される状態を説明する概念図である。図１２は、具現例によって支持部を適用したキャビティ部を有するガラス基板を上から見た状態で説明する概念図で、図１３は、具現例によって支持部を適用したキャビティガラス基板及びコア分配パターンを断面で説明する概念図であって、（ａ）は、図１１のａ－ａ'で見た断面で、（ｂ）は、（ａ）にコア分配パターンが形成された状態の断面である。図１４は、具現例によって支持部を適用したパッケージング基板のうちコア部及びキャビティ部を断面で説明する概念図で、図１５は、具現例によって支持部を適用したパッケージング基板の断面を説明する概念図である。以下、前記図面を参照して本発明をより詳細に説明する。
前記目的を達成するために、具現例に係る半導体装置１００は、１以上の半導体素子３２、３４、３６が位置する半導体素子部３０；前記半導体素子と電気的に連結されるパッケージング基板２０；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード１０；を含む。
他の具現例に係るパッケージング基板２０は、コア層２２；前記コア層の一面上に位置する上部層２６；及びキャビティ素子４０が位置し得るキャビティ部２８；を含む。
前記パッケージング基板は、前記コア層と前記キャビティ部との間に位置する放熱部Ｈ及び／又は前記キャビティ部の少なくとも一面に前記内部空間に突出した支持部２８５をさらに含む。
前記半導体素子部３０は、半導体装置に実装される各素子を意味し、接続電極などによって前記パッケージング基板２０に実装される。具体的には、前記半導体素子部３０としては、例えば、ＣＰＵ、ＧＰＵなどの演算素子（第１素子：３２、第２素子：３４）、メモリチップなどの記憶素子（第３素子、３６）などが適用され得るが、半導体装置に実装される半導体素子であれば制限なく適用可能である。
前記マザーボード１０としては、印刷回路基板、印刷配線基板などのマザーボードが適用され得る。
前記パッケージング基板２０は、選択的にコア層の下側に位置する下部層２９をさらに含むことができる。
前記コア層２２は、第１厚さ２１１を有する第１区域２２１と隣り合い、前記第１厚さより薄い厚さである第２厚さ２１２を有する第２区域２２２を含むガラス基板２１；前記ガラス基板を厚さ方向に貫通する多数のコアビア２３；及び前記ガラス基板又はコアビアの表面上に位置し、前記コアビアを介して前記ガラス基板の第１面２１３と前記第１面と向かい合う第２面２１４とを電気的に連結するコア分配層２４；を含むことができる。
前記コア層２２は、第１厚さ２１１を有する第１区域２２１と、前記第１区域と隣り合い、前記第１厚さより薄い厚さである第２厚さ２１２を有する第２区域２２２とを含むものであって、前記第２区域は、キャビティ構造としての役割をすることができる。
同じ区域内で、前記ガラス基板２１は、互いに向かい合う第１面２１３及び第２面２１４を有し、この二つの面は互いに概して平行であり、ガラス基板の全体にわたって一定の厚さを有する。
前記ガラス基板２１は、互いに向かい合う第１面２１３及び第２面２１４を有するものであって、第１区域の厚さである第１厚さ２１１が第２区域の厚さである第２厚さ２１２より厚いことを一つの特徴とする。よって、第１区域と第２区域とが接する部分において、前記ガラス基板には、コアビアでない場所で前記第１区域の厚さ方向の一面である側面壁が露出するという特徴を有する。そして、第１区域と第２区域との厚さ差によって形成される内部空間２８１は、キャビティ素子の一部又は全部を収容する役割をする。
前記側面壁が露出した第１区域の厚さ方向の一面において、キャビティの内部空間２８１に突出した支持部２８５が位置し得る。前記支持部２８５は、その少なくとも一部が第１区域の厚さ方向の一面と連結され、その他の一部が前記内部空間２８１に突出し、挿入されるキャビティ素子４０の位置を固定することができる。
このように互いに厚さが異なる第１区域と第２区域とが隣り合うように位置する形態のガラス基板２１は、互いにその大きさが異なるガラス基板を積層又は結合させることによって製造されてもよく、耐久性や製造の効率性などを考慮すると、ガラス基板において第１厚さと第２厚さとの差部分を除去する方式で製造することが好ましい。このとき、除去のためには、後で説明するコアビアの形成のための過程と同時に又は別途に進められるエッチング過程でその結合力が弱化された部分に機械的な力を加えて除去する方式などが適用され得るが、これに限定されない。
前記ガラス基板２１は、前記除去と同時に前記支持部２８５を形成することができる。具体的には、ガラス基板２１にレーザー照射などの方法で欠陥を形成した後、フッ酸などの強酸を適用することによってエッチングする方法でビア又はキャビティ部を形成するとき、レーザー照射の間隔及び強度を調節し、キャビティ部の横に支持部を形成できるが、前記支持部の製造方法が上記で説明した方法に限定されるのではない。
前記ガラス基板２１は、前記第１面及び前記第２面を貫通するコアビア２３を有することができる。前記コアビア２３は、前記第１区域及び第２区域の全てに形成可能であり、意図するピッチ及びパターンで形成され得る。
半導体装置のパッケージング基板は、既存にはシリコン基板と有機基板とが積層された形態で形成された。シリコン基板の場合は、半導体という特性上、高速回路に適用したときに寄生素子が発生するおそれがあり、電力損失が相対的に大きいという短所があった。また、有機基板の場合は、より複雑になる分配パターンを形成するために大面積化が必要であるが、これは、超小型化される電子機器の製造の流れと符合していない。定められた大きさ内で複雑な分配パターンを形成するためには、実質的にパターン微細化が必要であるが、有機基板に適用する高分子などの素材の特性上、パターン微細化に実質的な限界があった。
具現例では、このような問題を解決する方法として、ガラス基板２１をコア層２２の支持体として適用する。また、ガラス基板と共に、ガラス基板を貫通して形成されたコアビア２３を適用することによって、電気的流れの長さをより短縮し、より小型化され、より速い反応、より少ない損失特性を有するパッケージング基板２０を提供する。
ガラス基板２１としては、半導体に適用されるガラス基板を適用することが好ましく、例えば、ホウケイ酸ガラス基板、無アルカリガラス基板などが適用可能であるが、これに限定されない。
前記ガラス基板２１は、第１区域で測定した厚さ（第１厚さ、２１１）が１，５００μｍ以下であってもよく、３００μｍ～１，２００μｍであってもよく、３５０μｍ～９００μｍであってもよく、３５０μｍ～７００μｍであってもよい。より薄いパッケージング基板を形成することが、電気的信号の伝達をより効率化できるという点で有利であるが、支持体としての役割もしなければならないので、前記厚さを有するガラス基板２１を適用することが好ましい。
前記ガラス基板２１の第２部分の厚さ（第２厚さ、２１２）は、前記第１厚さの８０％以下であってもよく、前記第１厚さの２０％～８０％であってもよく、前記第１厚さの３０％～７０％であってもよい。具体的には、前記ガラス基板２１は、第２区域で測定した厚さ（第２厚さ、２１２）が１，０００μｍ以下であってもよく、７００μｍ以下であってもよく、５００μｍ以下であってもよい。また、前記第２厚さ２１２は、１００μｍ～５００μｍであってもよく、１００μｍ～３５０μｍであってもよい。また、第１区域と第２区域との厚さ差は、キャビティ素子の厚さより大きくてもよい。このような厚さで第２部分のガラス基板を適用する場合、より効率的且つ安定的にキャビティ構造を形成することができる。
ここで、ガラス基板の厚さは、ガラス基板上に位置する電気伝導性層の厚さを除いたガラス基板自体の厚さを意味する。
前記ガラス基板２１の第２厚さと前記第１厚さとの差は、前記キャビティ素子の厚さより小さくてもよく、前記キャビティ素子の厚さより大きくてもよい。前記差が前記キャビティ素子の厚さより小さい場合、前記内部空間に前記キャビティ素子全体が位置しにくくなるおそれがあり、この場合、パッケージング基板の構造がより複雑になる可能性がある。したがって、前記差が前記キャビティ素子の厚さより大きいことが、パッケージング基板の構造単純化のために好ましい。
前記内部空間の高さは、５０μｍ～５００μｍであってもよく、１５０μｍ～４５０μｍであってもよく、２５０μｍ～４００μｍｍであってもよい。
前記コアビア２３は、前記ガラス基板２１を貫通する。前記コアビアは、前記ガラス基板２１の予め定められた領域を除去する方式で形成されてもよく、具体的には、物理及び／又は化学的な方法で板状ガラスをエッチングすることによって形成されてもよい。
具体的には、前記コアビア２３の形成のためには、ガラス基板の表面にレーザーなどの方式で欠陥（溝）を形成した後、化学的にエッチングする方式、レーザーエッチングなどが適用され得るが、これに限定されない。
前記コアビア２３は、前記第１面と接する第１開口部２３３；前記第２面と接する第２開口部２３４；及び前記第１開口部と第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含む。
第１開口部の直径（ＣＶ１）と第２開口部の直径（ＣＶ２）は、実質的に異なってもよく、実質的に同一であってもよい。
直径が実質的に異なる前者の場合は、前記コアビア２３を断面で見た形態が実質的に四角形の形態であって、全体的に円柱形態のコアビアであってもよく、ガラス基板の厚さを基準にして中央部分でコアビアの内径が多少狭くなる全体的にバレル形態のコアビアであってもよい（図７の（ｂ）参考）。
直径が実質的に同じ後者の場合は、二つの開口部の直径（ＣＶ１、ＣＶ２）のうちいずれか一つが他の一つより小さい直径であって、実質的にその断面が台形である切り取られた円錐形態のコアビア（図７の（ａ）参考）であってもよい。
前記第１開口部の直径（ＣＶ１）及び第２開口部の直径（ＣＶ２）は、それぞれ１５０μｍ以下であってもよく、４０μｍ～２００μｍであってもよく、７０μｍ～１２０μｍであってもよい。
前記最小内径部は、前記第１開口部又は前記第２開口部に位置することができ、このとき、コアビアは、円筒形又は（切り取られた）三角錐形のコアビアであってもよい。この場合、前記最小内径部の直径（ＣＶ３）は、第１開口部及び前記第２開口部のうち小さいものの直径に該当する。
前記最小内径部は、前記第１開口部と前記第２開口部との間に位置し、このとき、コアビアはバレル型のコアビアであってもよい。この場合、最小内径部の直径（ＣＶ３）は、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものより小さくてもよい。
前記コアビア２３がビアの少なくとも一部に狭くなる区域を有する場合、狭くなった最小内径（ＣＶ３）の大きさは、第１開口部の直径（ＣＶ１）及び第２開口部の直径（ＣＶ２）のうち大きいものを基準にして５０％～９９％の大きさであってもよく、７０％～９５％の大きさであってもよい。このような範囲で狭くなった内径の大きさを有する場合、電気伝導性層などがより円滑に形成され得る。
前記最小内径部の平均直径は、具体的に５０μｍ～９５μｍであってもよい。
前記最小内径部は、下記の式１の条件を満足することができる。
［式１］

Figure 0007228697000001
前記式１において、Ｄ５０は、最小内径部の直径分布のうち５０％に該当する値で、Ｄ９０は、最小内径部の直径分布のうち９０％に該当する値で、Ｄ１０は、最小内径部の直径分布のうち１０％に該当する値である。
前記最小内径部の平均直径は、５５μｍ～８５μｍであってもよく、６０μｍ～７０μｍであってもよい。
さらに具体的には、前記最小内径部は、下記の式１－１の条件を満足することができる。
［式１－１］

Figure 0007228697000002
前記式１－１において、Ｄ５０は、最小内径部の直径分布のうち５０％に該当する値で、Ｄ９０は、最小内径部の直径分布のうち９０％に該当する値で、Ｄ１０は、最小内径部の直径分布のうち１０％に該当する値である。
具体的には、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものである対象開口部は、その平均直径が７０μｍ～１２０μｍであってもよい。
具体的には、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものである対象開口部は、下記の式２の条件を満足することができる。
［式２］

Figure 0007228697000003
前記式２において、Ｄ５０は、対象開口部の直径分布のうち５０％に該当する値で、Ｄ９０は、対象開口部の直径分布のうち９０％に該当する値で、Ｄ１０は、対象開口部の直径分布のうち１０％に該当する値である。
具体的には、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものである対象開口部は、その平均直径が８０μｍ～１０５μｍであってもよい。
具体的には、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものである対象開口部は、下記の式２－１の条件を満足することができる。
［式２－１］

Figure 0007228697000004
前記式２－１において、Ｄ５０は、対象開口部の直径分布のうち５０％に該当する値で、Ｄ９０は、対象開口部の直径分布のうち９０％に該当する値で、Ｄ１０は、対象開口部の直径分布のうち１０％に該当する値である。
前記コアビアは、前記第１面と接する開口部での直径である第１開口部の直径、及び第２面と接する開口部での直径である第２開口部の直径のうち大きいものである対象開口部の平均直径が、対象開口部の直径分布のうち５０％に該当する値であるＤ５０より大きい値を有することができる。
上記で説明した直径分布は、製造されたサンプルを９個の区画（３×３）に区分し、左上、左下、中央、右上、及び右下の５個の領域のサンプルを採取して切断処理した後、断面を顕微鏡で観察して測定した直径を基準にして評価した。
前記最小内径部は、前記コアビアの長さ全体を１００％としたとき、前記第１開口部を基準にして４０％～６０％の地点に位置してもよく、４５％～５５％の地点に位置してもよい。このようにコアビアの長さ全体を基準にして、前記最小内径部が上記で説明した位置に存在する場合、パッケージング基板の電気伝導性層の設計及び電気伝導性層の形成過程がより容易になり得る。
前記第１開口部の直径（ＣＶ１）及び前記第２開口部の直径（ＣＶ２）のうち大きいもので測定した電気伝導性層の厚さは、コアビアのうち最小内径を有する部分（ＣＶ３）上に形成された電気伝導性層の厚さと同じかそれより厚くてもよい。
前記コアビア２３は、前記ガラス基板２１の単位面積（１ｃｍ×１ｃｍ）を基準にして１００個～３０００個が位置してもよく、１００個～２５００個が位置してもよく、２２５個～１０２４個が位置してもよい。このようなピッチ条件を満足する場合、電気伝導性層などの形成及びパッケージング基板の性能を向上させることができる。
前記コアビア２３は、前記ガラス基板２１に１．２ｍｍ以下のピッチで位置してもよく、０．１２ｍｍ～１．２ｍｍのピッチで位置してもよく、０．３ｍｍ～０．９ｍｍのピッチで位置してもよい。この場合、ガラス基板の機械的物性を一定水準以上に維持しながら電気伝導性層などを形成するのに有利になる。
前記ガラス基板２１の第１面２１３上で前記コアビア２３が形成されていない場所をつなぐ直線である無地ラインで測定された応力、及び前記コアビア２３が形成された場所をつなぐ直線であるビアラインで測定した応力は、下記の式（１）による応力差値（Ｐ）が１．５ＭＰａ以下である条件を満足することができる。
式（１）Ｐ＝Ｖｐ－Ｎｐ
式（１）において、前記Ｐは、同一のガラス基板で測定した応力差値で、前記Ｖｐは、ビアラインで測定した応力の最大値と最小値との差で、前記Ｎｐは、無地ラインで測定した応力の最大値と最小値との差である。
前記Ｐ値は、１．３５ＭＰａ以下であってもよく、１．２ＭＰａ以下であってもよく、１．１ＭＰａ以下であってもよい。また、前記Ｐ値は、０．０１ＭＰａ以上であってもよく、０．１ＭＰａ以上であってもよい。
このような範囲で応力差値（Ｐ）を有するコアビアが形成されたガラス基板を半導体パッケージング用基板として適用する場合、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
前記Ｖｐ値は、２．５ＭＰａ以下であってもよく、２．３ＭＰａ以下であってもよく、２．０ＭＰａ以下であってもよく、１．８ＭＰａ以下であってもよい。また、前記Ｖｐ値は、０．２ＭＰａ以上であってもよく、０．４ＭＰａ以上であってもよい。
ビアラインで測定した応力の最大値と最小値との差（Ｖｐ）がこのような範囲である場合、コアビアが形成されたガラス基板を半導体パッケージング用基板として適用するとき、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
前記Ｎｐ値は、１．０ＭＰａ以下であってもよく、０．９ＭＰａ以下であってもよく、０．８ＭＰａ以下であってもよい。また、前記Ｎｐ値は、０．１ＭＰａ以上であってもよく、０．２ＭＰａ以上であってもよい。
無地ラインで測定した応力の最大値と最小値との差（Ｎｐ）がこのような範囲である場合、コアビアが形成されたガラス基板を半導体パッケージング用基板として適用するとき、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
前記ガラス基板は、下記の式（２）による応力差比率（Ｋ）が６以下である条件を満足することができる。
式（２）：Ｋ＝Ｌｐ／Ｌａ
式（２）において、前記Ｋは、同一のガラス基板の同一の面で測定した応力差比率で、前記Ｌｐは、コアビアが形成されていない場所をつなぐ直線である無地ライン、及びコアビアが形成された場所をつなぐ直線であるビアラインから選ばれた対象ラインで測定した応力の最大値と最小値との差で、前記Ｌａは、前記対象ラインで測定した応力の平均値である。
具体的には、前記Ｋ値は、５以下であってもよく、４．５以下であってもよく、４以下であってもよい。前記Ｋ値がこのような範囲である場合、コアビアが形成されたガラス基板を半導体パッケージング用基板として適用するとき、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
前記応力差比率（Ｋ）は、前記無地ラインで測定されたものであって、２以下の値を有することができる。具体的には、無地ラインの応力差比率（Ｋｎ）は、１．８以下であってもよく、０．３超過であってもよく、０．５超過であってもよい。
前記応力差比率（Ｋ）は、前記ビアラインで測定されたものであって、６以下の値を有してもよく、５以下の値を有してもよい。ビアラインの応力差比率（Ｋｖ）は、４．５以下であってもよく、３以下であってもよい。また、ビアラインの応力差比率（Ｋｖ）は、０．５以上であってもよく、１．０以上であってもよく、１．５以上であってもよい。
このような応力差比率（Ｋ）を有する場合、コアビアが形成されたガラス基板を半導体パッケージング用基板として適用するとき、より安定的な機械的物性を有するパッケージング基板の製造が可能である。
前記応力は、複屈折２次元評価装置を適用して分析する。具体的には、複屈折の２次元分布評価装置としては、ＮＰＭ社（Ｎｉｐｐｏｎ Ｐｕｌｓｅ Ｋｏｒｅａ Ｃｏ．，ＬＴＤ）のＷＰＡ－２００装置が適用され得る。具体的には、プローブで図２に示した応力測定経路に沿ってガラス基板上でデータを読むと、前記装置に複屈折率値などの測定値が入力され、予め定められた演算過程を通じて測定経路で応力が圧力単位（例、ＭＰａ）で提示される。このとき、光弾性係数及び測定対象の厚さを入力することによって応力測定が可能であり、本発明では、光弾性係数値として２．４を適用する。
以下では、具体的な測定例を提示する。
開口部の平均直径が１００μｍで、最小内径部の平均直径が７５μｍで、平均厚さが約３００μｍであるガラス基板の４個のサンプルの無地ライン及びビアラインの応力を、それぞれ４回以上位置を変更しながら上記で説明した設定で測定し、その平均値を用いてＶｐ、Ｎｐ、Ｐ値をそれぞれ下記の表１に示した。
Figure 0007228697000005
前記コア分配層２４は、前記ガラス基板の第１面と第２面とを貫通ビアを介して電気的に連結する電気伝導性層であるコア分配パターン２４１と、前記コア分配パターンを覆うコア絶縁層２２３とを含む。前記コア層２２は、その内部にコアビアを通じて電気伝導性層が形成され、ガラス基板２１を横切る電気的通路としての役割をし、比較的短い距離でガラス基板の上部と下部とを連結し、より速い電気的信号の伝達及び低損失の特性を有することができる。
前記コア分配パターン２４１は、前記ガラス基板の第１面２１３と第２面２１４とをコアビア２３を介して電気的に連結するパターンであって、具体的には、前記第１面２１３の少なくとも一部上に位置する電気伝導性層である第１面分配パターン２４１ａと、前記第２面２１４の少なくとも一部上に位置する電気伝導性層である第２面分配パターン２４１ｃと、前記第１面分配パターンと前記第２面分配パターンとを前記コアビア２３を介して互いに電気的に連結する電気伝導性層であるコアビア分配パターン２４１ｂとを含む。前記各電気伝導性層としては、例えば、銅めっき層が適用され得るが、これに限定されない。
前記ガラス基板２１は、上部及び下部にそれぞれ半導体素子部３０及びマザーボード１０を連結する中間役割及び仲介役割をし、前記コアビア２３は、これらの電気的信号を伝達する通路としての役割をするので、信号の伝逹を円滑にする。
前記第１開口部の直径及び前記第２開口部の直径のうち大きいもので測定した電気伝導性層の厚さは、コアビアのうち最小内径を有する部分上に形成された電気伝導性層の厚さと同じかそれより厚くてもよい。
前記コア分配層２４は、ガラス基板上に形成される電気伝導性層であって、ＡＳＴＭ Ｄ３３５９による付着力テスト（Ｃｒｏｓｓ Ｃｕｔ Ａｄｈｅｓｉｏｎ Ｔｅｓｔ）値が４Ｂ以上を満足することができ、具体的には５Ｂ以上を満足することができる。また、コア分配層２４である電気伝導性層は、前記ガラス基板に対して３Ｎ／ｃｍ以上の接着力を有することができ、４．５Ｎ／ｃｍ以上の接合力を有することができる。このような接合力の程度を満足する場合、パッケージング基板として適用するのに十分な基板－電気伝導性層間の接合力を有する。
前記第１面２１３上には上部層２６が位置する。
前記上部層２６は、上部分配層２５と、前記上部分配層上に位置する上面接続層２７とを含み、前記上部層２６の最上面は、半導体素子部の接続電極が直接当接し得る開口部が形成されたカバー層６０によって保護され得る。
前記上部分配層２５は、前記第１面上に位置する上部絶縁層２５３と、予め定められたパターンを有し、前記コア分配層２４とその少なくとも一部が電気的に連結される電気伝導性層として前記上部絶縁層に内蔵される上部分配パターン２５１とを含む。
前記上部絶縁層２５３としては、半導体素子やパッケージング基板に絶縁体層として適用するものであれば適用可能であり、例えば、フィラーが含まれたエポキシ樹脂などが適用され得るが、これに限定されない。
前記絶縁体層は、コーティング層を形成して硬化する方式で形成されてもよく、未硬化又は半硬化状態でフィルム化された絶縁体フィルムを前記コア層にラミネートして硬化する方法で形成されてもよい。このとき、感圧ラミネーション方法などを適用すると、コアビア内部の空間にまで前記絶縁体が埋め込まれ、効率的な工程進行が可能である。また、複層の絶縁体層を積層して適用したときにも絶縁体層間の実質的な区分が難しくなる場合があり、複数の絶縁体層を上部絶縁層と通称する。また、コア絶縁層２２３及び上部絶縁層２５３には同一の絶縁材料が適用されてもよく、このとき、その境界が実質的に区分されない場合がある。
前記上部分配パターン２５１は、予め設定された形態で前記上部絶縁層２５３内に位置する電気伝導性層を意味し、例えば、ビルド－アップレイヤ方式で形成され得る。具体的には、絶縁体層を形成し、絶縁体層の不必要な部分を除去した後、銅めっきなどの方式で電気伝導性層を形成し、選択的に電気伝導性層のうち不必要な部分を除去した後、この電気伝導性層上に再び絶縁体層を形成し、再び不必要な部分を除去した後、めっきなどの方式で電気伝導性層を形成する方式を繰り返すことによって、意図するパターンで垂直又は水平方向に電気伝導性層が形成された上部分配パターン２５１を形成することができる。
前記上部分配パターン２５１は、コア層２２と半導体素子部３０との間に位置するので、半導体素子部３０への電気的信号の伝達が円滑に進められ、意図する複雑なパターンが十分に収容され得るように、少なくともその一部に微細パターンを含むように形成する。このとき、微細パターンの幅及び間隔は、それぞれ４μｍ未満であってもよく、３．５μｍ以下であってもよく、３μｍ以下であってもよく、２．５μｍ以下であってもよく、１μｍ～２．３μｍであってもよい（以下、微細パターンに対する説明は同一である）。
上部分配パターン２５１に微細パターンが含まれるように形成するためには、具現例では、少なくとも二つ以上の方法を適用する。
その一つの方法は、パッケージング基板のガラス基板としてガラス基板２１を適用する。前記ガラス基板２１は、表面照度（Ｒａ）が１０オングストローム以下であって、相当平坦な表面特性を有することができ、その結果、微細パターンの形成に及ぼす支持体基板の表面モホロジーの影響を最小化することができる。
他の一つの方法は、前記絶縁体の特性に基づく。前記絶縁体の場合、レジンと共にフィラー成分を適用することが多いが、前記フィラーとしては、シリカ粒子などの無機系粒子が適用され得る。無機系粒子がフィラーとして絶縁体に適用される場合、この無機系粒子の大きさが微細パターンの形成有無に影響を及ぼし得るが、具現例で適用する絶縁体は、その平均直径が約１５０ｎｍ以下の粒子型フィラーを含み、具体的には、平均直径が１ｎｍ～１００ｎｍの粒子型フィラーを含む。このような特徴は、絶縁体に必要な物性を一定水準以上に維持しながら数マイクロメートル単位の幅を有する電気伝導性層の形成に絶縁体自体が及ぼす影響を最小化し、微細な表面モホロジーにより、その表面上に優れた付着力を有する微細パターンを形成することを促進する。
前記上面接続層２７は、前記上部分配パターン２５１とその少なくとも一部が電気的に連結され、前記上部絶縁層２５３に位置する上面連結パターン２７２と、前記半導体素子部３０と前記上面連結パターン２７２とを電気的に連結する上面接続電極２７１とを含む。前記上面連結パターン２７２は、上部絶縁層２５３の一面上に位置してもよく、少なくともその一部が上部絶縁層上に露出しながら埋め込まれていてもよい。例えば、前記上面連結パターンが前記上部絶縁層の一面上に位置する場合は、めっきなどの方式で前記上部絶縁層を形成することができ、前記上面連結パターンの一部が上部絶縁層上に露出しながら埋め込まれている場合は、銅めっき層などを形成した後、表面研磨、表面エッチングなどの方法で絶縁層又は電気伝導性層の一部が除去されたものであってもよい。
前記上面連結パターン２７２は、上記で説明した上部分配パターン２５１のように、微細パターンを少なくともその一部に含むことができる。このように微細パターンを含む上面連結パターン２７２は、より多数個の素子を狭い面積下でも電気的に連結できるようにし、素子間又は外部との電気的信号の連結をより円滑にし、より集積化されたパッケージングが可能である。
前記上面接続電極２７１は、前記半導体素子部３０と端子などで直接連結されてもよく、前記半導体素子部３０とソルダーボールなどの素子連結部５１を媒介して連結されてもよい。
前記キャビティ部２８は、前記第２区域の上側及び／又は下側に位置し、前記コア分配層と電気的に連結されるキャビティ分配層２８２及びキャビティ素子４０が位置する内部空間２８１を含む。
具体的には、前記第２区域は、前記第１区域に比べてガラス基板の厚さがさらに薄く、その厚さの差によって形成される内部空間２８１にはキャビティ素子４０が位置し得る。また、ガラス基板に形成されるコアビア及びコア分配層は、キャビティ素子と外部素子とを連結する電気的な連結構造としての役割をする。
前記キャビティ部２８は、実質的に円形、三角形、四角形、六角形、八角形、十字形などであって、その形態に限定はないが、本発明では四角形の場合を例示的に説明する。
前記キャビティ部２８の一横面は、前記内部空間に突出する支持部２８５をさらに含む。
前記キャビティ部２８の一横面をキャビティの第１横面２８１ａと称し、前記キャビティの第１横面と異なる面をキャビティの第２横面２８１ｂと称すると、前記キャビティの第１横面２８１ａ及び前記キャビティの第２横面２８１ｂのうち少なくとも一つに前記支持部２８５が位置し得る。
また、互いに隣り合うキャビティの第１横面２８１ａ及びキャビティの第２横面２８１ｂには、それぞれ第１横面支持部２８５ａ及び第２横面支持部２８５ｂが位置し得る。
前記第１横面支持部２８５ａ及び前記第２横面支持部２８５ｂは、前記キャビティ素子４０を支持し、その位置を固定する役割をする。前記支持部を１個のみ適用する場合に比べて、前記支持部を互いに隣り合うように２個以上適用する場合、キャビティ素子の位置をより堅固に固定することができる。
前記支持部２８５としては、スプリングなどの弾性力を有するものが適用され得る。具体的には、前記支持部２８５は、前記ガラス基板２１と同じ材料で形成されたものであって、前記キャビティ素子４０によって前記支持部に加えられる力の反対方向に弾性力を有するガラススプリング支持部であってもよい。
前記キャビティ素子４０の形態は、概して円筒形、直方体形又は多角形であってもよい。
前記キャビティの第１横面２８１ａとキャビティの第２横面２８１ｂとが互いに接する地点での角度は、４５度～１３５度であってもよく、７５度～１０５度であってもよく、実質的に９０度であってもよい。前記キャビティの第１横面２８１ａ及びキャビティの第２横面２８１ｂのそれぞれに設けられた横面支持部により、キャビティの第１横面２８１ａとキャビティの第２横面２８１ｂ自体が接する地点での角度が前記のような範囲の任意の角度である場合にも、前記キャビティ素子４０を安定的に支持するのに有利になる。
弧形態を有する前記第１横面支持部２８５ａがキャビティ素子と出合う地点での接線（第１接線）と、弧形態を有する前記第２横面支持部２８５ｂがキャビティ素子と出合う地点での接線（第２接線）とが互いに出合う地点（第１接線と第２接線との接点）での第１接線と第２接線との間の角度は、４５度～１３５度であってもよく、７５度～１０５度であってもよく、実質的に９０度であってもよい。このとき、キャビティ素子の外形が角張った場合はもちろん、キャビティ素子の外形が角張った形態でない場合にも、その位置を固定するのにより有利になり得る。
前記第１横面支持部２８５ａの最大突出部までの長さである第１横面支持部の長さ（ＣＳ１）は、前記キャビティの第１横面の長さ（Ｃ１）を１００％としたとき、１５％以下であってもよく、１０％以下であってもよい。また、前記第１横面支持部の長さ（ＣＳ１）は、前記キャビティの第１横面の長さ（Ｃ１）を１００％としたとき、１％以上であってもよく、３％以上であってもよい。
前記第２横面支持部２８５ｂの最大突出部までの長さである第２横面支持部の長さ（ＣＳ２）は、前記キャビティの第１横面の長さ（Ｃ２）を１００％としたとき、１５％以下であってもよく、１０％以下であってもよい。また、前記第２横面支持部の長さ（ＣＳ２）は、前記キャビティの第１横面の長さ（Ｃ２）を１００％としたとき、１％以上であってもよく、３％以上であってもよい。
前記支持部２８５は、前記ガラス基板２１と直接連結されて一体をなすものであってもよい。この場合、ガラス基板のエッチングを通じて前記支持部２８５を形成できるので、ガラス基板の製造過程をより単純化することができ、弾性力を有する支持部の物理的特性がガラス基板とほぼ類似するので、パッケージング基板の物性を制御するのにより有利になり得る。
前記支持部２８５は、前記キャビティ部の横面で導出されて挿入されるキャビティ素子を支持する役割をするものであれば十分であり、具体的には、キャビティ部の横面の一地点で他の地点を連結する弧形態を有してもよく、横面の一末端で他の末端を連結する弧形態を有してもよい。前記支持部が弧形態を有する場合、前記支持部の長さ（ＣＳ１、ＣＳ２）は、前記弧形態の支持部の中間部分で測定され得る。
前記第１横面支持部２８５ａの最も突出した位置で向かい合う前記キャビティ部の横面までの長さ、及び前記第２横面支持部２８５ｂの最も突出した位置で向かい合う前記キャビティ部の横面までの長さは、それぞれ前記キャビティ部に挿入されるキャビティ素子の対応する位置での長さと同じか、それより１０％以内に小さくてもよく、それより０．１％～８％小さいことが好ましい。この場合、前記支持部がキャビティ素子を安定的に固定するのにより有利になる。
前記キャビティ部２８は、前記キャビティ素子４０と前記コア分配層２４とを電気的に連結する電気伝導性層であるキャビティ分配パターン２８３を含むことができ、前記キャビティ分配パターン２８３は、前記第１区域と前記第２区域との境界にガラス基板２１の厚さ方向の面上に位置する電気伝導性層である側壁面パターン２８３ａを含むことができる。但し、前記側壁面パターンは、前記支持部が形成された横面を除いた面に形成されることが好ましい。
前記側壁面パターン２８３ａは、電気的な信号を伝達する役割をすると共に、キャビティ素子などによってキャビティ部２８に発生する熱を外部に移動させる放熱層としても機能することができる。
具体的には、前記キャビティ分配層２８２は、前記内部空間内にその少なくとも一部が位置するキャビティ素子４０及び前記コア分配層と電気的に連結される電気伝導性層であるキャビティ分配パターン２８３及び／又は側壁面パターン２８３ａを覆う絶縁層であるキャビティ絶縁層２８４を含むことができる。
前記キャビティ分配パターンは、前記パッケージング基板に形成されていてもよく、キャビティ素子４０の電極４２（接続電極）などの端子形態で提供されてもよい。
前記キャビティ素子４０はトランジスタを含むことができる。前記キャビティ素子４０として、マザーボードと半導体素子部との間の電気的な信号を適切な水準に変換する役割をするトランジスタなどの素子が適用される場合、パッケージング基板２０の通路にトランジスタなどが適用される形態になり、より効率的且つ速い速度を有する半導体装置１００を提供することができる。
前記キャビティ素子４０は、キャパシタなどの受動素子が個別的に挿入されて適用されてもよく、絶縁体層（キャビティ素子絶縁層、４６）間に埋め込まれている（ｅｍｂｅｄｄｅｄ）形態で多数の受動素子が含まれた素子グループが、電極が露出するように形成された後、キャビティ素子内に挿入されてもよい。後者の場合は、パッケージング基板製造の作業性をより円滑にすることができ、複雑な素子間の空間に十分且つ高い信頼度で絶縁層を位置させるのにより有利になる。
また、前記キャビティ素子４０の電極と接する第２区域のコアビア２３２は、充填ビア２８３ｃの形態で形成されたコア分配パターンを有することができる。例えば、第１区域のコアビア２３１上に形成されるコア分配パターンであるコアビア分配パターン２４１ｂは、内部にコア絶縁層が充填される形態で、金属層などの電気伝導性層の側面から見たときに内部に空間が形成され得るが、前記キャビティ素子４０と連結されるコアビアの場合、これと異なり、その内部に電気伝導性層で充填された充填ビア２８３ｃの形態を有することができる。この場合、キャパシタなどが配置されるキャビティ素子の電力伝達がより円滑になり、パッケージング基板の特性をより向上させることができる。
具体的には、前記第２区域２２２の下側に位置するキャビティ部２８にはキャビティ素子４０が位置し得る。また、前記キャビティ素子は、その下面に形成された接続電極で直接又は下部層を通じてマザーボード１０と電気的に接続することができる。
具体的には、前記第２区域２２２の上側に位置するキャビティ部２８にはキャビティ素子４０が位置し得る。また、前記キャビティ素子は、その上面に形成された接続電極で直接又は上部層を通じて半導体素子部３０と電気的に接続することができる。
このように前記キャビティ部が前記第２区域の上側又は下側に配置される場合、キャビティ素子の両側に存在する接続電極のうち少なくとも一つの接続電極を前記ガラス基板の上部層又は下部層と直接連結したり、半導体素子又はマザーボードと直接連結したりすることができ、より簡単な構造の半導体装置を提供することができる。
前記放熱部Ｈは、前記ガラス基板の第１区域２２１と前記キャビティ部の内部空間２８１とが接する面に位置し得る。
前記放熱部Ｈは、前記ガラス基板の第１区域２２１と第２区域２２２との間、そして、前記ガラス基板の第１区域２２１と前記キャビティ部の内部空間２８１との間に位置し得る。
前記放熱部Ｈは、少なくともその一部が前記コア分配層２４と連結され得る。具体的には、前記内部空間２８１が前記第２区域の上側に位置する場合、前記放熱部Ｈは、前記第２区域の第１面分配パターン２４１ａのうち少なくとも一部と連結され得る。具体的には、前記内部空間２８１が前記第２区域の下側に位置する場合、前記放熱部Ｈは、前記第２区域の第２面コアパターン２４１ｂのうち少なくとも一部と連結され得る。
前記放熱部Ｈは、前記キャビティ部２８で発生する熱を前記パッケージング基板の外部に伝達することができる。また、前記コアパターン層と互いに連結される放熱部Ｈは、コア分配層と連結されたり、上部層及び／又は下部層の電気伝導性層、放熱層などと連結され、接続された素子などから発生する熱を半導体パッケージングの外部に排出することができる。
前記放熱部Ｈ及び前記キャビティ分配層２８２は、前記キャビティ分配層を覆う絶縁層であるキャビティ絶縁層２８４で電気的に絶縁されるものであってもよい。
前記放熱部としては、別途の放熱素材が適用されてもよく、電気伝導性及び放熱特性を同時に有する金属層が適用されてもよい。この場合、各分配層、特に、互いに隣り合うように位置しやすいキャビティ分配層との連結のために予め定められた領域を除いては、絶縁処理される必要がある。このような絶縁処理は、上記で説明した絶縁層を形成する方法と類似する方法で進められ得る。
上記で説明したように、前記キャビティ部２８は、前記キャビティ素子４０と前記コア分配層２４とを電気的に連結する電気伝導性層であるキャビティ分配パターン２８３を含むことができ、前記キャビティ分配パターン２８３は、前記第１区域と前記第２区域との境界に、ガラス基板２１の厚さ方向の面上に位置する電気伝導性層である側壁面パターン（図示せず）を含むことができる。前記側壁面パターンは、前記放熱部Ｈとしての役割をすることができ、特に、前記側壁面パターンとして比較的高い熱伝導率を有する電気伝導性層が適用される場合、側壁面パターンと放熱部の役割を同時にすることができる。
前記放熱部Ｈとしては、熱伝導率が３００Ｗ／ｍＫ～４５０Ｗ／ｍＫであるものが適用され得る。
前記放熱部Ｈには、前記電気伝導性層と同一の材料が適用され得る。
前記放熱部Ｈは、前記電気伝導性層の形成時に共に形成され得る。
前記放熱部Ｈは、その厚さが４μｍ以上の電気伝導性金属層であってもよい。
前記放熱部Ｈは、ガラス基板上に形成される熱伝導層であって、ＡＳＴＭ Ｄ３３５９による付着力テスト（Ｃｒｏｓｓ Ｃｕｔ Ａｄｈｅｓｉｏｎ Ｔｅｓｔ）値が４Ｂ以上を満足することができ、具体的には５Ｂ以上を満足することができる。また、放熱部Ｈは、前記ガラス基板に対して３Ｎ／ｃｍ以上の接着力を有することができ、４．５Ｎ／ｃｍ以上の接合力を有することができる。このような接合力の程度を満足する場合、パッケージング基板として適用するのに十分な基板－放熱部間の接合力を有する。
前記パッケージング基板２０は、前記コア層２２の下側に位置する下部層２９をさらに含むことができる。
前記下部層２９は、前記コア分配層と電気的に連結される下部分配層２９１と、外部のマザーボードと接続される下面接続電極２９２ａを提供する下面接続層２９２とを含むことができる。このとき、前記放熱部Ｈは前記下部分配層２９１と連結され得る。
具体的には、前記キャビティ部２８は、電気伝導性層である側壁面パターン２８３ａによって電気的信号を伝達する通路としての役割をすると共に、熱伝達の通路としての役割をする。パッケージング基板は、パッケージング内部で発生したり外部の素子から発生したりした後、パッケージング基板に伝達される熱を外部に排出する放熱機能を備えることが要求される。銅などの金属のような熱伝導性に優れた物質が適用される電気伝導性層を前記キャビティ部の側壁面などに適用する場合、電気的信号の伝達と放熱という二つの効果を同時に得ることができる。また、このような側壁面パターンは、コア分配パターンなどを形成する過程で共に形成できるので、製造工程上の効率性にも優れる。
前記パッケージング基板２０は、マザーボード１０とも連結される。前記マザーボード１０は、前記コア層２２の前記第２面２１４の少なくとも一部上に位置するコア分配層である第２面分配パターン２４１ｃとマザーボードの端子を介して直接連結されてもよく、前記第２面分配パターン２４１ｃとソルダーボールなどのボード連結部を媒介して電気的に連結されてもよい。また、前記第２面分配パターン２４１ｃは、前記コア層２２の下部に位置する下部層２９を媒介して前記マザーボード１０と連結されてもよい。
前記下部層２９は、下部分配層２９１及び下面接続層２９２を含む。
下部分配層２９１は、ｉ）前記第２面２１４とその少なくとも一部が接する下部絶縁層２９１ｂ；及びｉｉ）前記下部絶縁層に内蔵（埋設）され、予め定められたパターンを有するものであって、前記コア分配層とその少なくとも一部が電気的に連結される下部分配パターン２９１ａ；を含む。
下面接続層２９２は、ｉ）前記下面連結パターンと電気的に連結される下面接続電極２９２ａを含み、ｉｉ）前記下部分配パターンとその少なくとも一部が電気的に連結され、前記下部絶縁層の一面上に少なくともその一部が露出する下面連結パターン２９２ｂをさらに含むことができる。
前記下面連結パターン２９２ｂは、マザーボード１０と連結される部分であって、より効率的な電気的信号の伝達のために、前記上面連結パターン２７２と異なり、微細パターンより幅が広い非微細パターンで形成され得る。
前記半導体素子部３０と前記マザーボード１０との間に位置するパッケージング基板２０には、前記ガラス基板２１以外に実質的に追加的な他の基板を適用しないことを発明の特徴の一つとする。
既存には、素子とマザーボードとを連結する間に、インターポーザと有機基板を共に積層して適用した。少なくとも二つの理由でこのように多段の形態で適用したと把握されるが、その一つの理由は、素子の微細なパターンをマザーボードに直接接合させるにはスケール上の問題があるという点にあり、他の一つの理由は、接合過程で又は半導体装置の駆動過程で熱膨張係数の差による配線損傷の問題が発生し得るという点にある。具現例では、熱膨張係数が半導体素子と類似するガラス基板を適用し、ガラス基板の第１面及びその上部層に、素子の実装に十分な程度に微細なスケールを有する微細パターンを形成することによって、このような問題を解決した。
具現例において、前記コア分配パターン２４１を構成する電気伝導性層は、前記コアビア２３の内径面から前記コア分配パターン２４１の表面までの距離を全体としたとき、前記電気伝導性層の厚さが９０％以上であってもよく、９３％～１００％であってもよく、９５％～１００％であってもよい。また、前記コア分配パターン２４１を構成する電気伝導性層は、前記コアビア２３の内径面から前記コア分配パターン２４１の表面までの距離を全体としたとき、前記電気伝導性層の厚さが９７％～１００％であってもよく、９６％～１００％であってもよい。
前記コアビアパターンの前記コアビアの内径面と近い面と前記コアビアの内径面との間の距離は１μｍ以下であってもよく、実質的には、内径面と電気伝導性層との間に別途に１μｍ以上の厚さを有する接着層などが形成されない場合もある。
具体的には、第１開口部の直径（ＣＶ１）及び第２開口部の直径（ＣＶ２）のうち大きいものが位置する開口部で前記コアビア２３の内径面から前記コア分配パターン２４１の表面までの距離を全体１００％としたとき、前記電気伝導性層の厚さは、９０％以上であってもよく、９３％～１００％であってもよく、９５％～１００％であってもよく、９８％～９９．９％であってもよい。
具体的には、最小内径（ＣＶ３）の位置で前記コアビア２３の内径面から前記コア分配パターン２４１の表面までの距離を全体１００％としたとき、前記電気伝導性層の厚さは、９０％以上であってもよく、９３％～１００％であってもよく、９５％～１００％であってもよく、９５．５％～９９％であってもよい。
このようにコア分配パターン２４１が前記コアビア２３の内径面と近く、実質的には前記内径面上に直接形成される場合、処理工程がより単純化され、工程効率性を向上できるだけでなく、コアビアの大きさに比べて電気伝導性層であるコアビアパターンがより厚く形成され得るので、空間効率性をより向上させることができ、定められた空間内でパッケージング基板の電気的特性をより向上させることができる。
具現例において、前記コア分配層２４の電気伝導性層のうち薄いものの厚さは、前記上部層２６の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）と同じかそれより厚くてもよい。このように、コア分配層２４の電気伝導性層のうち薄いものの厚さが前記上部層２６の電気伝導性層のうち薄いものの厚さと同じかそれより厚い場合、素子とマザーボードとの間で電気的信号をより効率的に伝達することができる。
前記コアビア２３の最小内径での電気伝導性層の厚さは、前記上部層２６の電気伝導性層のうち薄いものの厚さと同じかそれより厚くてもよい。このように、コアビアの最小内径での電気伝導性層の厚さが前記上部層の電気伝導性層のうち薄いものの厚さと同じかそれより厚い場合、素子とマザーボードとの間で電気的信号をより効率的に伝達することができる。
具現例において、コア分配パターン２４１の平均厚さは、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして０．７倍～１２倍厚い厚さ（Ｔｃｖ）であってもよく、１．０倍～１０倍厚い厚さ（Ｔｃｖ）であってもよい。また、コア分配パターン２４１は、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして１．１倍～８倍厚い厚さ（Ｔｃｖ）を有してもよく、１．１倍～６倍厚い厚さ（Ｔｃｖ）を有してもよく、１．１倍～３倍厚い厚さ（Ｔｃｖ）を有してもよい。このような厚さの比率を示すコア分配パターン２４１を有する場合、高度で集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
前記コア分配パターン２４１は、図面に示したように、コアビアの内径に一定の厚さで電気伝導性層が形成された形態であって、その残りの部分には絶縁体層が充填されたものであってもよく、必要に応じて、コアビアの空間が余分の空間なしで電気伝導性層で充填されたものであってもよい。このようにコアビアの空間が電気伝導性層で充填された場合、コアビアパターンの幅は、内径面に近いコアビアパターンの一側から電気伝導性層の中央までの距離とする（以下、同一である）。
具現例において、第２面分配パターン２４１ｃのうち厚いものは、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして０．７倍～２０倍厚い配線の厚さ（Ｔｓｃ）を有してもよく、０．７倍～１５倍厚い配線の厚さ（Ｔｓｃ）を有してもよい。また、第２面分配パターン２４１ｃは、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして１倍～１２倍厚い配線の厚さ（Ｔｓｃ）を有してもよく、１．１倍～５倍厚い配線の厚さ（Ｔｓｃ）を有してもよい。このような配線の厚さを第２面分配パターン２４１ｃが有する場合、高度で集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
具現例において、前記下面連結パターン２９２ｂは、少なくとも一部が前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして０．７倍～３０倍の厚さ（Ｔｄｓ）を有してもよく、１倍～２５倍の厚さ（Ｔｄｓ）を有してもよく、１．５倍～２０倍の厚さ（Ｔｄｓ）を有してもよい。このような比率を有する下面接続電極２９２ａを適用する場合、高度で集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
前記半導体装置１００は、相当薄い厚さを有するパッケージング基板２０を有するので、前記半導体装置の全体的な厚さを薄くすることができ、微細パターンを適用することによってより狭い面積でも意図する電気的な連結パターンを配置することができる。具体的には、前記パッケージング基板２０の厚さは、２０００μｍ以下であってもよく、１８００μｍ以下であってもよく、１５００μｍであってもよい。また、前記パッケージング基板２０の厚さは、３５０μｍ以上であってもよく、５５０μｍ以上であってもよい。前記パッケージング基板は、上記で説明した特徴により、比較的薄い厚さでも素子とマザーボードとを電気的に且つ構造的に安定するように連結し、半導体装置の小型化及び薄膜化により寄与することができる。
具現例のパッケージング基板の製造方法は、ガラス基板の第１面及び第２面の予め定められた位置に欠陥を形成する準備ステップ；エッチング液を前記欠陥が形成されたガラス基板に加えて、コアビアが形成されたガラス基板を設けるエッチングステップ；前記コアビアが形成されたガラス基板の表面をめっきすることによって電気伝導性層であるコア分配層を形成し、コア層を製造するコア層製造ステップ；及び前記コア層の一面上に、絶縁層で覆われた電気伝導性層である上部分配層を形成する上部層製造ステップ；を含み、上記で説明したパッケージング基板を製造する。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面に、アミン基を有するナノ粒子を含む有・無機複合プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面にスパッタリングを通じて金属含有プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップと前記上部層製造ステップとの間には絶縁層形成ステップがさらに含まれ得る。
前記絶縁層形成ステップは、絶縁体フィルムを前記コア層上に位置させた後、感圧ラミネートを行うことによってコア絶縁層を形成するステップであってもよい。
以下では、パッケージング基板の製造方法をより詳細に説明する。
１）準備ステップ（ガラス欠陥形成過程）：平坦な第１面及び第２面を有するガラス基板を準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝）を形成する。前記ガラス基板としては、電子装置の基板などに適用されるガラス基板が適用されてもよく、例えば、無アルカリガラス基板、ホウケイ酸ガラス基板などが適用され得るが、これに限定されない。市販の製品として、コーニング社、ショット社、ＡＧＣなどの製造社で製造した製品が適用され得る。このとき、ガラス基板の一部が除去される方式でキャビティ部が形成されたガラス基板が適用されてもよく、平坦なガラス基板を接合することによってキャビティ部を有するガラス基板が適用されてもよく、平らなガラス基板のキャビティ部にも以下で説明する欠陥を形成し、コアビアとキャビティ部を同時に製造することもできる。また、前記キャビティ部の製造と同時に又は別途に支持部も形成することができる。前記欠陥（溝）の形成には、機械的なエッチング、レーザー照射などの方式が適用され得る。
２－１）エッチングステップ（コアビア形成ステップ）：欠陥（溝）が形成されたガラス基板は、物理的又は化学的なエッチング過程を通じてコアビアを形成する。エッチング過程で、ガラス基板の欠陥部分にビアを形成すると同時に、ガラス基板の表面も同時にエッチングされ得る。このようなガラス表面のエッチングを防止するために、マスキングフィルムなどを適用することもできるが、マスキングフィルムを適用して除去する過程の煩雑さなどを考慮した上で、欠陥のあるガラス基板自体をエッチングすることができ、この場合、最初のガラス基板の厚さよりも、コアビアを有するガラス基板の厚さが多少薄くなってもよい。
化学的なエッチングは、フッ酸及び／又は硝酸が含まれたバス内に溝が形成されたガラス基板を位置させ、超音波処理などを加えることによって進められ得る。このとき、前記フッ酸濃度は、０．５Ｍ以上であってもよく、１．１Ｍ以上であってもよい。前記フッ酸濃度は、３Ｍ以下であってもよく、２Ｍ以下であってもよい。前記硝酸濃度は、０．５Ｍ以上であってもよく、１Ｍ以上であってもよい。前記硝酸濃度は２Ｍ以下であってもよい。前記超音波処理は、４０Ｈｚ～１２０Ｈｚの周波数で進められてもよく、６０Ｈｚ～１００Ｈｚの周波数で進められてもよい。
２－２）キャビティ部形成ステップ：前記エッチング過程と同時に又は別途に前記ガラス基板の一部を除去することによってキャビティ部を形成する。具体的には、上記でコアビアを形成するための欠陥以外に、キャビティ部を形成するための欠陥を別途に形成する。その後、前記コアビアの形成のためのエッチングと同時に又は別途にエッチング過程を通じて第１区域より薄い厚さを有する第２区域を有するガラス基板を製造する。さらに、キャビティ部の内部の一部が除去されないように照射されるレーザーを設定する方式で、前記エッチング過程でコアビアとキャビティ部を形成すると同時に支持部も形成することができる。
３－１）コア層製造ステップ：ガラス基板上に電気伝導性層を形成する。前記電気伝導性層としては、代表的に銅金属を含む金属層が適用され得るが、これに限定されない。
ガラスの表面（ガラス基板の表面及びコアビアの表面を含む）及び銅金属の表面は、その性質が異なることから付着力が劣る方である。具現例では、ドライ方式とウェット方式の二つの方法でガラス表面と金属との間の付着力を向上させた。
ドライ方式は、スパッタリングを適用する方式、すなわち、金属スパッタリングでガラス表面及びコアビアの内径にシード層を形成する方式である。前記シード層の形成時には、チタン、クロム、ニッケルなどの異種金属が銅などと共にスパッタリングされてもよく、この場合、ガラスの表面モホロジーと金属粒子とが相互作用するアンカー効果などによってガラス－金属付着力が向上すると考えられる。
ウェット方式は、プライマー処理をする方式であって、アミンなどの官能基を有する化合物質で前処理をすることによってプライマー層を形成する方式である。意図する付着力の程度によってシランカップリング剤で前処理をした後、アミン官能基を有する化合物又は粒子でプライマー処理をすることができる。上記でも言及したように、具現例の支持体基板は、微細パターンを形成できる程度の高性能であることを必要とし、これは、プライマー処理後にも維持されなければならない。よって、このようなプライマーがナノ粒子を含む場合は、平均直径が１５０ｎｍ以下の大きさを有するナノ粒子が適用されることが好ましく、例えば、アミン基を有する粒子としてはナノ粒子が適用されることが好ましい。前記プライマー層は、例示的にＭＥＣ社のＣＺシリーズなどで製造する接合力改善剤が適用されることによって形成され得る。
前記シード層／プライマー層においては、電気伝導性層の形成が不必要な部分を除去した状態で又は除去していない状態で選択的に電気伝導性層が金属層を形成することができる。また、前記シード層／プライマー層２１ｃは、電気伝導性層の形成が必要な部分又は不必要な部分を選択的に金属めっきに活性化された状態又は不活性化された状態で処理し、以降の工程を進めることができる。例えば、前記活性化又は不活性化処理としては、一定の波長のレーザーなどの光照射処理、薬品処理などが適用され得る。金属層の形成には、半導体素子の製造に適用される銅めっき方法などが適用され得るが、これに限定されない。
前記金属めっき時に、めっき液の濃度、めっき時間、適用する添加剤の種類などの多くの変数を調節し、形成される電気伝導性層の厚さを調節することができる。
前記コア分配層の一部が不必要である場合は除去されてもよく、シード層の一部が除去されたり不活性化処理された後で金属めっきを進めることによって、予め定められたパターンで電気伝導性層を形成し、コア分配層のエッチング層が形成されてもよい。
前記コア分配層を形成すると同時に、電気伝導性層として熱伝導性に優れた銅などを適用することによって放熱部を形成する。放熱部は、コア分配層の形成と別途に形成することもできるが、前記のようなめっき工程などでコア分配層と放熱部を同時に形成することも可能であるので、工程の効率性をより向上させることができる。
前記コア分配層を形成する過程で、前記支持部には、別途の電気伝導性層が形成されるか、又は別途の電気伝導性層が形成されないように調節することができる。
また、前記キャビティ素子の電極と連結されるコアビア（第２区域のコアビア、２３２）の少なくとも一部は、より効率的な電力伝達などのために充填ビア２８３ｃの形態で製造されてもよく、前記めっき層形成ステップで共に又は別途の充填ビア形成ステップを通じて前記第２区域のコアビアが電気伝導性層を形成する銅などの金属で充填され、より効率的な信号伝達が可能な充填ビアを形成することができる。
併せて、前記キャビティ素子は、以降の絶縁層形成ステップを進める前に挿入され得る。
３－２）絶縁層形成ステップ：コアビアは、前記電気伝導層であるコア分配層の形成後、絶縁層で空のスペースを埋める絶縁層形成ステップを経ることができる。このとき、絶縁層としては、フィルム形態で製造されたものが適用されてもよく、例えば、感圧ラミネーション方法などによるフィルム形態の絶縁層が適用されてもよい。このように感圧ラミネートを進めると、絶縁層が前記コアビア内部の空のスペースにまで十分に埋め込まれ、ボイドの形成がないコア絶縁層を形成することができる。
４）上部層製造ステップ：コア層上に上部絶縁層及び上部分配パターンを含む上部分配層を形成するステップである。上部絶縁層は、絶縁層を形成する樹脂組成物をコーティングするか、絶縁フィルムを積層する方式で形成されてもよく、簡便には絶縁フィルムを積層する方式で形成されることが好ましい。絶縁フィルムの積層は、絶縁フィルムをラミネートして硬化する過程で進められ得るが、このとき、感圧ラミネーション方法を適用すると、コアビアの内部に電気伝導性層が形成されていない層などにも絶縁樹脂が十分に埋め込まれ得る。前記上部絶縁層の場合も、ガラス基板と少なくともその一部で直接当接し、その結果、十分な付着力を有するものを適用する。具体的には、前記ガラス基板及び前記上部絶縁層は、ＡＳＴＭ Ｄ３３５９による付着力テスト値が４Ｂ以上を満足する特性を有することが好ましい。
上部分配パターンは、前記絶縁層を形成し、予め定められたパターンで電気伝導性層を形成し、不必要な部分をエッチングした後、電気伝導性層のエッチング層を形成する過程を繰り返すことによって形成されてもよく、絶縁層を挟んで隣り合うように形成される電気伝導性層の場合は、絶縁層にブラインドビアを形成した後、めっき工程を進める方式で形成されてもよい。ブラインドビアの形成のためには、レーザーエッチング、プラズマエッチングなどの乾式エッチング方式、マスキング層及びエッチング液を用いた湿式エッチング方式などが適用され得る。
５）上面接続層及びカバー層形成ステップ：上面連結パターン及び上面接続電極も、上部分配層の形成と類似する過程で形成され得る。具体的には、上面連結パターン及び上面接続電極は、絶縁層に絶縁層のエッチング層を形成し、これに再び電気伝導性層を形成した後、電気伝導性層のエッチング層を形成する方式などで形成され得るが、エッチングの方式を適用することなく、電気伝導性層のみを選択的に形成する方法で形成されてもよい。カバー層は、上面接続電極に対応する位置に開口部が形成されることによって上面接続電極が露出し、素子連結部又は素子の端子などと直接連結できるように形成され得る。
６）下面接続層及びカバー層形成ステップ：上記で説明した上面接続層及びカバー層形成ステップと類似する方式で下部分配層及び／又は下面接続層を形成し、選択的にカバー層を形成することができる。
以上では、具現例の好ましい実施例に対して詳細に説明したが、具現例の権利範囲は、これに限定されるのではなく、次の特許請求の範囲で定義している具現例の基本概念を用いた当業者の多くの変形及び改良形態も具現例の権利範囲に属する。
１００：半導体装置 １０：マザーボード
３０：半導体素子部 ３２：第１半導体素子
３４：第２半導体素子 ３６：第３半導体素子
２０：パッケージング基板 ２２：コア層
２２３：コア絶縁層 ２１、２１ａ：ガラス基板
２１３：第１面 ２１４：第２面
２３：コアビア ２３３：第１開口部
２３４：第２開口部 ２３５：最小内径部
２４：コア分配層 ２４１：コア分配パターン
２４１ａ：第１面分配パターン ２４１ｂ：コアビア分配パターン
２４１ｃ：第２面分配パターン ２６：上部層
２５：上部分配層 ２５１：上部分配パターン
２５２：ブラインドビア ２５３：上部絶縁層
２７：上面接続層 ２７１：上面接続電極
２７２：上面連結パターン
２８：キャビティ部 ２８１ａ：キャビティの第１横面
２８１ｂ：キャビティの第２横面 ２８２：キャビティ分配層
２８３：キャビティ分配パターン ２８３ａ：側壁面パターン
２８２ｂ：コアキャビティ連結パターン又はキャビティ素子接続電極
２８３ｃ：充填ビア ２８４：キャビティ絶縁層
２８５：支持部 ２９：下部層
２９１：下部分配層 ２９１ａ：下部分配パターン
２９１ｂ：下部絶縁層 ２９２：下面接続層
２９２ａ：下面接続電極 ２９２ｂ：下面連結パターン
４０：キャビティ素子 ４２：キャビティ素子電極
４６：キャビティ素子絶縁層 ５０：連結部
５１：素子連結部 ５２：ボード連結部
６０：カバー層 Ｈ：放熱部

Claims (8)

  1. コア層、及び前記コア層上に位置する上部層を含み、
    前記コア層は、ガラス基板及びコアビアを含み、
    前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
    前記ガラス基板は、第１厚さを有する第１区域と、前記第１区域と隣り合い、前記第１厚さより薄い厚さである第２厚さを有する第２区域と、を含み、
    前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
    前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
    前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結し、
    前記上部層は、前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含み、
    前記第２区域の上側又は下側に位置するキャビティ部を含み、
    前記キャビティ部は内部空間を含み、
    前記内部空間には、前記コア分配層と電気的に連結されるキャビティ分配層及びキャビティ素子が位置し、
    前記キャビティ部の少なくとも一面には、前記内部空間に突出した支持部をさらに含み、
    前記支持部は、前記ガラス基板と同一の材料を含み、
    前記支持部は、弾性力を有するガラススプリングである、パッケージング基板。
  2. 前記支持部は、前記キャビティ部の横面の一端と他端とを連結する弧（ａrｃ）形態を有する、請求項１に記載のパッケージング基板。
  3. 前記支持部は、その少なくとも一部が第１区域の厚さ方向の一面と連結され、その他の一部が前記内部空間に突出し、挿入されるキャビティ素子の位置を固定する、請求項１に記載のパッケージング基板。
  4. 前記キャビティ部の一横面はキャビティの第１横面で、
    前記キャビティの第１横面と異なる横面はキャビティの第２横面で、
    前記キャビティの第１横面及び前記キャビティの第２横面にはそれぞれ支持部が配置される、請求項１に記載のパッケージング基板。
  5. 前記キャビティ分配層は、前記内部空間内にその少なくとも一部が位置するキャビティ素子及び前記コア分配層と電気的に連結される電気伝導性層であるキャビティ分配パターン；及び前記キャビティ分配パターンを覆う絶縁層であるキャビティ絶縁層；を含む、請求項１に記載のパッケージング基板。
  6. 前記コア層と前記キャビティ部との間に位置する放熱部を含み、
    前記放熱部は、前記ガラス基板の第１区域と前記キャビティ部の内部空間とが接する面に位置する、請求項１に記載のパッケージング基板。
  7. 前記放熱部は、少なくともその一部が前記コア分配層と連結される、請求項６に記載のパッケージング基板。
  8. １以上の半導体素子が位置する半導体素子部；前記半導体素子部と電気的に連結されるパッケージング基板；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含み、
    前記パッケージング基板は、請求項１によるパッケージング基板である、半導体装置。
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