KR102613002B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일실시예에 따르면, 반도체칩, 및 상기 반도체칩을 수용하는 패키지구조를 포함하는 반도체 패키지 및 그 제조방법을 제공한다. 상기 패키지구조는 일면 및 상기 일면과 반대면인 타면을 갖는 기판, 상기 기판의 일면과 타면을 관통하는 하나 이상의 전도성 비아, 상기 기판의 일면에 형성되어 전기신호를 전달하는 배선층, 상기 기판의 일부가 상기 타면에서 일면 방향으로 제거된 공간인 칩수용부, 및 상기 배선층의 일부로서 상기 칩수용부를 통해 노출되도록 형성되는 컨택패드를 포함하고, 상기 반도체칩은 상기 칩수용부에 삽입되어 상기 컨택패드와 연결되는 구조로 형성된다. 패키지구조를 먼저 형성한 상태에서 마지막으로 반도체칩이 실장되므로 반도체 패키지의 수율이 상승할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
최근, 통신 기술의 발달에 의해 밀리미터파 대역의 고주파 신호를 이용할 수 있게 되었다. 통신용 반도체 패키지 중에서, AiP(Antena in Package)는 안테나가 반도체 패키지에 형성되는 구조를 말한다. 패키지 후면에 반도체칩이 부착되는 구조인 AiP는 제조가 쉬우나 반도체칩의 두께가 두꺼운 경우 실장을 위한 범프(bump)의 높이 및 크기가 증가하기 때문에 후면의 입출력 집적도가 낮다. 반도체칩이 패키지 내부에 수용되고 그 위에 재배선층이나 안테나가 형성된 구조의 AiP는 반도체칩을 먼저 실장하고 재배선층이나 안테나를 형성하는 다층 공정을 수행하는 과정에서 수율 확보가 어렵다.
KR 10-2020-0114084 A
본 발명의 일실시예에 따른 목적은, 감광성 유리 기판을 이용하여 제조되는 반도체 패키지를 제공하되, 안테나를 포함하는 패키지구조를 제작완료한 다음 반도체칩을 결합하는 방식으로 반도체칩을 실장하는 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 반도체 패키지는, 반도체칩, 및 상기 반도체칩을 수용하는 패키지구조를 포함할 수 있다.
또한, 상기 패키지구조는 일면 및 상기 일면과 반대면인 타면을 갖는 기판, 상기 기판의 일면과 타면을 관통하는 하나 이상의 전도성 비아, 상기 기판의 일면에 형성되어 전기신호를 전달하는 배선층, 상기 기판의 일부가 상기 타면에서 일면 방향으로 제거된 공간인 칩수용부, 및 상기 배선층과 연결되며 상기 칩수용부를 통해 노출되도록 형성되는 컨택패드를 포함할 수 있다.
또한, 상기 반도체칩은 상기 칩수용부에 삽입되어 상기 컨택패드와 연결될 수 있다.
또한, 상기 배선층은 상기 칩수용부를 통해 노출되는 컨택패드를 커버하도록 상기 기판의 일면에 형성되는 제1 절연층, 상기 제1 절연층 상에 형성되고 상기 컨택패드와 상기 전도성 비아 사이를 전기적으로 연결하는 제1 전극패턴층, 상기 제1 전극패턴층을 커버하도록 상기 제1 절연층 상에 형성되는 제2 절연층, 상기 제2 절연층 상에 형성되어 그라운드를 제공하는 제2 전극패턴층, 상기 제2 전극패턴층을 커버하도록 상기 제2 절연층 상에 형성되는 제3 절연층, 및 상기 제3 절연층 상에 형성되는 안테나를 포함하는 제3 전극패턴층을 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지는, 상기 칩수용부와 상기 반도체칩의 사이에 충진되고 상기 기판의 타면과 상기 반도체칩을 커버하도록 형성되는 몰딩, 상기 몰딩을 관통하여 전도성 비아에 연결되는 입출력패드, 및 상기 몰딩을 관통하여 반도체칩의 비활성면에 접촉하는 방열패드를 더 포함할 수 있다.
또한, 상기 기판은 상기 칩수용부가 기판의 타면에서 일면으로 정해진 깊이만큼 제거되고 남은 잔류부를 포함할 수 있다.
또한, 상기 컨택패드는 상기 잔류부를 관통하여 상기 칩수용부를 통해 노출되도록 형성될 수 있다.
또한, 상기 컨택패드에 형성되되, 상기 잔류부에서 상기 칩수용부 내로 일부가 돌출되는 제1 범프가 더 형성될 수 있다.
또한, 상기 컨택패드는 상기 칩수용부를 향하여 일부가 돌출되는 돌출부가 형성될 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법은, 감광성 유리 재질의 기판에, 상기 기판의 일면과 타면을 관통하는 하나 이상의 관통홀을 형성하고, 칩수용부가 형성될 변성영역을 형성하는 기판 가공단계, 상기 관통홀에 도전층을 형성하여 전도성 비아를 형성하고, 상기 변성영역에 컨택패드를 형성하고, 전기신호를 전달하는 배선층을 상기 기판의 일면에 형성하는 전송경로 형성단계, 상기 변성영역을 상기 기판의 타면에서 일면으로 제거하여 칩수용부를 형성하는 식각 단계, 및 상기 칩수용부에 반도체칩을 삽입하여 상기 칩수용부를 통해 노출된 상기 컨택패드에 연결하는 실장 단계를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법은, 상기 칩수용부와 상기 반도체칩의 사이에 충진되고 상기 기판의 타면과 상기 반도체칩을 커버하도록 몰딩을 형성하는 몰딩 단계, 및 상기 몰딩의 적어도 일부를 제거하여, 상기 몰딩을 관통하여 전도성 비아에 연결되는 입출력패드와, 상기 몰딩을 통과하여 반도체칩의 비활성면에 접촉하는 방열패드를 형성하는 추가패드 형성단계를 더 포함할 수 있다.
또한, 상기 전송경로 형성단계는 상기 관통홀에 도전층을 형성하여 전도성 비아를 형성하는 비아 형성단계, 상기 변성영역 상에 컨택패드를 형성하는 컨택패드 형성단계, 및 전기신호를 전달하기 위하여 상기 기판의 일면에 복수의 절연층과 전극패턴층을 적층하는 다층 형성단계를 포함할 수 있다.
또한, 상기 기판 가공단계는 상기 기판의 일면과 타면을 관통하는 하나 이상의 관통홀을 형성하는 관통홀 형성단계, 상기 변성영역이 형성될 부분 내에, 상기 기판의 일면에서 타면으로 오목한 형상으로 하나 이상의 컨택패드홈을 형성하는 홈 형성단계, 상기 반도체칩이 실장될 부분을 변성시켜 변성영역을 형성하는 변성단계를 포함할 수 있다.
또한, 상기 컨택패드 형성단계는 상기 변성영역 내에 형성된 컨택패드홈에 도전성 물질을 충진하여 컨택패드를 형성할 수 있다.
또한, 상기 식각 단계는 상기 변성영역을 상기 기판의 타면에서 일면으로 식각하되, 상기 컨택패드가 노출되면 식각을 정지하여, 상기 기판의 일면에서 타면으로 정해진 두께만큼 잔류부가 형성될 수 있다.
또한, 상기 다층 형성단계는 상기 컨택패드를 커버하도록 제2 절연층을 상기 기판의 일면에 직접 형성하고, 순차적으로 제2 전극패턴층, 제3 절연층, 제3 전극패턴층을 형성할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법은, 상기 비아 형성단계와 상기 컨택패드 형성단계 사이에, 돌출범프 형성단계를 더 포함할 수 있다.
또한, 상기 돌출범프 형성단계는 상기 컨택패드홈을 노출하고 상기 기판의 일면을 커버하도록 마스크를 형성하고, 상기 컨택패드홈의 내벽에 따라 시드층, 솔더, 언더범프메탈을 순차적으로 형성하여 상기 언더범프메탈의 가운데에 오목부를 형성하며, 상기 마스크를 제거할 수 있다.
또한, 상기 컨택패드 형성단계는 상기 언더범프메탈의 오목부를 충진하여 상기 기판의 타면 방향으로 돌출되는 돌출부를 갖는 컨택패드를 형성할 수 있다.
또한, 상기 식각 단계는 상기 변성영역을 상기 기판의 타면에서 일면으로 식각하되, 상기 시드층이 노출되는 것을 지나서 상기 컨택패드가 노출되면 식각을 정지하여, 상기 기판의 일면에서 타면으로 정해진 두께만큼 잔류부가 형성될 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법은, 상기 식각 단계와 상기 실장 단계 사이에, 상기 시드층을 제거하고 상기 솔더를 리플로우하여 제1 범프를 형성하는 리플로우 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 감광성 유리 기판을 이용하므로 반도체 칩을 실장하는 패키지구조를 정밀하게 제조할 수 있고, 패키지구조가 완성된 다음 반도체 칩을 패키지구조에 결합하므로 불량률을 최소화할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 제조방법을 나타내는 흐름도이다.
도 3는 본 발명의 일실시예에 따른 반도체 패키지의 제조방법의 단계를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 열 방출이 향상된 반도체 패키지를 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 잔류부를 갖는 반도체 패키지를 나타내는 도면이다.
도 6은 본 발명의 일실시예에 따른 잔류부를 갖는 반도체 패키지의 제조방법을 나타내는 흐름도이다.
도 7 및 도 8은 본 발명의 일실시예에 따른 잔류부를 갖는 반도체 패키지의 제조방법의 단계를 나타내는 도면이다.
도 9는 본 발명의 일실시예에 따른 잔류부를 갖고 열 방출이 향상된 반도체 패키지를 나타내는 도면이다.
도 10은 본 발명의 일실시예에 따른 컨택패드가 돌출된 반도체 패키지의 패키지구조를 나타내는 도면이다.
도 11은 본 발명의 일실시예에 따른 컨택패드가 돌출된 반도체 패키지의 제조방법을 나타내는 도면이다.
도 12 및 도 13은 본 발명의 일실시예에 따른 컨택패드가 돌출된 반도체 패키지의 제조방법의 단계를 나타내는 도면이다.
본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
또한, 본 명세서에서는 상, 하, 좌, 우, X축, Y축, Z축 등과 같이 방향을 나타내는 용어가 사용되었으나, 이러한 용어는 설명의 편의를 위한 것일 뿐, 관측자의 보는 위치나 대상의 놓여져 있는 위치 등에 따라 다르게 표현될 수 있음을 이해하여야 한다.
또한, 본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니며, 단수의 표현은 문맥상 달리 명시하지 않는 한 복수의 표현을 포함한다는 것을 알아야 한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지(10)를 나타내는 도면이다.
본 발명의 일실시예에 따른 반도체 패키지(10)는, 반도체칩(30), 및 반도체칩(30)을 수용하는 패키지구조(20)를 포함할 수 있다. 여기에서, 패키지구조(20)는, 일면(100a) 및 일면(100a)과 반대면인 타면(100b)을 갖는 기판(100), 기판(100)의 일면(100a)과 타면(100b)을 관통하는 하나 이상의 전도성 비아(140), 기판(100)의 일면(100a)에 형성되어 전기신호를 전달하는 배선층(150), 기판(100)의 일부가 타면(100b)에서 일면(100a) 방향으로 제거된 공간인 칩수용부(110), 및 배선층(150)과 연결되며 칩수용부(110)를 통해 노출되도록 형성되는 컨택패드(160)를 포함할 수 있다. 그리고, 반도체칩(30)은 칩수용부(110)에 삽입되어 컨택패드(160)와 연결될 수 있다.
반도체칩(30)은 활성면과 활성면의 반대면인 비활성면을 가질 수 있다. 활성면에는 칩패드(31)가 형성될 수 있다. 반도체칩(30)은 밀리미터파 등의 고주파수 대역에서 동작할 수 있다. 반도체칩(30)은 RFIC 등의 통신용 칩을 포함할 수 있다.
패키지구조(20)는 반도체 패키지(10)에서 반도체칩(30)을 제외한 나머지를 포함한다. 패키지구조(20)는 인터포저라고 부를 수도 있다. 패키지구조(20)는 반도체칩(30)을 패키징하고 전기신호를 전달하기 위하여 기판(100), 배선층(150), 전도성 비아(140), 컨택패드(160) 등을 포함할 수 있다. 본 발명의 일실시예에서 패키지구조(20)는 그 자체로 하나의 제품일 수 있다. 패키지구조(20)는 완제품으로서 판매될 수 있다. 반도체칩(30)과 패키지구조(20)를 개별적으로 구입하고, 반도체칩(30)을 패키지구조(20)에 실장함으로서 반도체 패키지(10)를 제조할 수 있다.
본 발명의 일실시예는 안테나(153), 배선층(150), 범프(191, 192) 등이 모두 구현된 패키지구조(20)를 먼저 제조하고, 패키지구조(20)에 반도체칩(30)을 실장하는 순서로 반도체 패키지(10)를 제조할 수 있다. 패키지구조(20)가 완성되면 패키지구조(20) 자체에 불량이 존재하는지 독립적으로 검사가 가능하다. 정상 동작하는 패키지구조(20)에 반도체칩(30)을 실장하는 공정을 수행하여 반도체 패키지(10)를 제조하므로 불량률이 낮다.
기판(100)은 감광성 유리 재질로 형성될 수 있다. 감광성 유리(photosensitive glass)에 노광, 가열, 식각공정을 적용하면 정밀도가 높은 구조를 제조할 수 있다. 따라서, 전도성 비아(140)를 높은 집적도로 형성할 수 있고, 반도체칩(30)의 크기와 형상에 따라 칩수용부(110)를 정밀하게 형성할 수 있다. 그리고, 감광성 유리는 낮은 CTE(열팽창계수)를 갖기 때문에, 제1 범프(191) 또는 제2 범프(192)를 이용한 실장 과정을 더 정밀하게 수행할 수 있다.
기판(100)은 일면(100a)과 일면(100a)의 반대면인 타면(100b)을 가질 수 있다. 기판(100)의 두께는 반도체칩(30)의 두께보다 큰 것이 바람직하다. 기판(100)에 형성된 칩수용부(110)에 반도체칩(30)이 삽입되었을 때 반도체칩(30)의 비활성면이 기판(100)의 타면(100b)의 밖으로 돌출되지 않도록 기판(100)의 두께를 결정할 수 있다.
기판(100)에는 칩수용부(110)가 형성될 수 있다. 칩수용부(110)는 하나 이상 형성될 수 있다. 칩수용부(110)는 기판(100)의 타면(100b)에서 일면(100a)방향으로 기판(100)의 일부가 제거되어 형성되는 공간이다. 칩수용부(110)는 반도체칩(30)의 크기나 형상에 대응하도록 형성될 수 있다. 칩수용부(110)는 기판(100)의 일면(100a)과 타면(100b)을 관통하는 홀(hole)이거나, 기판(100)의 타면(100b)에서 일면(100a)방향으로 오목하게 형성되는 홈(groove)일 수 있다.
칩수용부(110)는 복수개 형성될 수 있다. 복수의 칩수용부(110)에 각각 반도체칩(30)이 실장될 수 있다. 복수의 칩수용부(110)는 배선층(150)을 통해 연결될 수 있다. 패키지구조(20)는 칩수용부(110)에 실장된 반도체칩(30)을 서로 연결하는 기능을 수행할 수 있다. 칩수용부(110)에 실장되는 반도체칩(30)은 같은 종류 또는 다른 종류일 수 있다. 본 발명의 도면에서 안테나(153)가 배선층(150)에 형성된 AiP 구조를 도시하나, 안테나(153)가 형성되지 않는 구조로 제조될 수도 있다. 복수의 반도체칩(30)을 연결하는 기능을 수행하는 패키지구조(20)는 배선층(150)에 안테나(153)가 형성되지 않을 수도 있다.
기판(100)에는 전도성 비아(140)가 형성될 수 있다. 전도성 비아(140)는 하나 이상 형성될 수 있다. 전도성 비아(140)는 기판(100)의 일면(100a)과 타면(100b)을 관통하여, 전기신호를 기판(100)의 일면(100a)에서 타면(100b)으로 전달할 수 있다. 전도성 비아(140)는 기판(100)의 일면(100a)에서 타면(100b)까지 관통하는 관통홀(141), 관통홀(141)의 내면에 형성되는 도전층(142)을 포함할 수 있다. 전도성 비아(140)는 관통홀(141)의 일끝단에 연결되는 비아패드(144), 관통홀(141)의 타끝단에 연결되는 비아패드(144), 도전층(142) 내에 충진되는 충진물질(143)을 더 포함할 수 있다. 충진물질(143)은 관통홀(141)의 내면을 따라 레이어 형상으로 형성되는 도전층(142) 내에 충진될 수 있다. 충진물질(143)은 전기절연성을 갖는 물질일 수 있다. 비아패드(144)는 배선층(150)의 전극패턴층(152), 제2 범프(192), 입출력패드(182) 중의 어느 하나와 전도성 비아(140)의 도전층(142)의 연결을 용이하게 한다.
기판(100)의 일면(100a)에는 배선층(150)이 형성될 수 있다. 배선층(150)은 전기신호를 전달하기 위한 복수의 전극패턴층(152)과 절연층(151)이 형성된 다층 구조를 포함할 수 있다. 전극패턴층(152)은 복수의 전극패턴들이 형성되는 층을 말한다. 도 1에서 본 발명의 일실시예에 따른 배선층(150)은 3개의 절연층(151)과 3개의 전극패턴층(152)을 갖도록 도시된다. 구체적으로, 배선층(150)은 칩수용부(110)를 통해 노출되는 컨택패드(160)를 커버하도록 기판(100)의 일면(100a)에 형성되는 제1 절연층(151a), 제1 절연층(151a) 상에 형성되고 컨택패드(160)와 전도성 비아(140) 사이를 전기적으로 연결하는 제1 전극패턴층(152a), 제1 전극패턴층(152a)을 커버하도록 제1 절연층(151a) 상에 형성되는 제2 절연층(151b), 제2 절연층(151b) 상에 형성되어 그라운드를 제공하는 제2 전극패턴층(152b), 제2 전극패턴층(152b)을 커버하도록 제2 절연층(151b) 상에 형성되는 제3 절연층(151c), 및 제3 절연층(151c) 상에 형성되는 안테나(153)를 포함하는 제3 전극패턴층(152c)을 포함할 수 있다.
제1 절연층(151a)은 기판(100)의 일면(100a)과 동일한 평면상에 직접 형성되고, 제1 전극패턴층(152a)이 제1 절연층(151a) 상에 형성되므로, 제1 전극패턴층(152a)은 칩수용부(110)를 통해 노출되지 않는다. 만약, 제1 절연층(151a)이 존재하지 않은 상태에서 제1 전극패턴층(152a)이 먼저 형성되면 칩수용부(110)를 통해 제1 전극패턴층(152a)이 노출될 수 있다. 이러한 경우, 반도체칩(30)을 칩수용부(110)에 제1 범프(191)를 이용하여 실장할 때, 제1 범프(191)가 녹아서 제1 전극패턴층(152a)을 단락시켜 불량률이 증가할 수 있다. 또는, 칩수용부(110)와 반도체칩(30) 사이의 공간으로 이물질이 침투하는 경우 제1 전극패턴층(152a)이 단락될 수 있는 문제가 있다. 본 발명의 일실시예에 따르면 제1 절연층(151a)이 제1 전극패턴층(152a)을 보호하므로, 제1 전극패턴층(152a)의 단락에 의한 불량률이 낮아진다.
제2 절연층(151b)은 제1 전극패턴층(152a)을 커버하도록 제1 절연층(151a)상에 형성될 수 있다. 제2 절연층(151b)은 제1 전극패턴층(152a)과 제2 전극패턴층(152b)을 전기적으로 절연할 수 있다.
제2 전극패턴층(152b)은 제3 전극패턴층(152c)에 전기적인 그라운드를 제공하도록 형성될 수 있다. 제2 전극패턴층(152b)은 제2 절연층(151b) 상에 평평한 판 형상으로 형성될 수 있다.
제3 절연층(151c)은 제2 전극패턴층(152b)을 커버하도록 제2 절연층(151b)상에 형성될 수 있다. 제3 절연층(151c)은 제2 전극패턴층(152b)과 제3 전극패턴층(152c)을 전기적으로 절연할 수 있다.
제3 전극패턴층(152c)은 제3 절연층(151c)상에 형성될 수 있다. 제3 전극패턴층(152c)은 안테나(153)를 포함할 수 있다. 안테나(153)는 제3 전극패턴층(152c)의 일부일 수 있다. 안테나(153)는 다양한 크기와 종류의 패턴으로 형성될 수 있다. 안테나(153)는 반도체칩(30)으로부터 수신한 전기신호를 공기중으로 방사하거나, 공기중의 전파를 수신하여 반도체칩(30)으로 전달할 수 있다. 제3 전극패턴층(152c)을 커버하여 보호하는 보호층(미도시)이 제3 절연층(151c) 상에 더 형성될 수도 있다.
제1 절연층(151a), 제2 절연층(151b), 제3 절연층(151c)에는 전극패턴층(151)의 일부가 관통하도록 형성될 수 있다. 절연층(151)을 관통하는 전극패턴층(151)의 일부는 제1 전극패턴층(152a), 제2 전극패턴층(152b), 제3 전극패턴층(152c)을 연결할 수 있다. 도 1에 도시된 바와 같이, 반도체칩(30)에서 제1 전극패턴층(152a)과 제2 전극패턴층(152b)을 지나 제3 전극패턴층(152c)까지 연결되는 전극패턴이 제1 절연층(151a), 제2 절연층(151b), 제3 절연층(151c)을 관통하도록 형성될 수 있다.
한편, 배선층(150)은 복수의 칩수용부(110)에 실장된 반도체칩(30)을 연결하기 위해 복수의 절연층과 전극패턴을 포함할 수 있다. 절연층과 전극패턴의 구조는 복수의 반도체칩(30)의 종류, 칩수용부(110)의 구조, 위치, 입출력 경로의 배치 등에 의해 다양하게 설계될 수 있다. 배선층(150)은 복수의 칩수용부(110)에 실장된 반도체칩(30)을 연결하기 위한 절연층과 전극패턴을 포함하면서, 안테나(153)를 포함하는 구조로 형성될 수도 있다.
제2 범프(192)는 전도성비아의 타끝단에 형성된 비아패드(144)에 형성될 수 있다. 전도성비아(140)의 일끝단은 기판(100)의 일면(100a)에 위치할 수 있고, 전도성비아(140)의 타끝단은 기판(100)의 타면(100b)에 위치할 수 있다. 제2 범프(192)는 반도체 패키지(10)와 외부 회로(미도시)를 연결할 수 있다. 칩수용부(110)에 반도체칩(30)이 전부 수용되는 구조에 의해, 즉 반도체칩(30)의 비활성면이 기판(100)의 타면(100b) 밖으로 돌출되지 않는 구조에 의해, 제2 범프(192)의 크기를 최소화할 수 있다.
만약, 반도체칩(30)이 기판(100)의 타면(100b) 아래로 돌출되는 경우에는, 돌출되는 높이만큼 제2 범프(192)의 크기를 크게 형성해야 하고, 제2 범프(192)의 크기가 커지면 신호 전달 특성이 나빠지고, 입출력 경로의 집적도가 낮아 반도체 패키지의 크기가 증가한다. 반면, 본 발명의 일실시예는 제2 범프(192)의 크기를 최소화함에 따라 밀리미터파 대역의 전기신호의 전달 특성이 좋아지고, 제2 범프(192)의 집적도가 향상되어 반도체 패키지의 크기를 줄일 수 있다.
컨택패드(160)는 제1 전극패턴층(152a)과 별도로 형성될 수 있다. 컨택패드(160)는 기판(100)의 일면(100a)에 직접 형성되는 비아패드(144)와 동일한 면에 형성될 수 있다. 컨택패드(160)는 칩수용부(110)를 통해 노출된다. 컨택패드(160)는 반도체칩(30)의 칩패드(31)에 대응하는 위치에 칩패드(31)에 대응하는 개수로 형성될 수 있다. 컨택패드(160)의 상면은 제1 전극패턴층(152a)과 연결될 수 있다. 컨택패드(160)의 하면은 칩수용부(110)를 통해 노출된다. 컨택패드(160)의 하면은 제1 범프(191)를 통해 칩패드(31)와 연결될 수 있다.
상술한 반도체 패키지(10)는 반도체칩(30)이 기판(100)의 칩수용부(110) 내에 내장되는 구조이므로 반도체 패키지(10)를 후면 실장하기 용이한 구조이다. 그리고, 반도체칩(30)의 활성면이 반도체 패키지(10)의 배선층(150)을 향하여 결합되므로, 반도체칩(30)에서 출력되는 고주파수 전기신호를 배선층(150)에 형성된 안테나(153)에 전달하는 경로를 최소화할 수 있다. 고주파수 전기신호를 전달하는 경로를 최소화하므로 효율이 향상되고 전파의 특성이 좋아진다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지(10)의 제조방법을 나타내는 흐름도이다. 도 3는 본 발명의 일실시예에 따른 반도체 패키지(10)의 제조방법의 단계를 나타내는 도면이다. 도 2 및 도 3을 함께 참조한다.
본 발명의 일실시예에 따른 반도체 패키지(10)의 제조방법은, 감광성 유리 재질의 기판(100)에, 기판(100)의 일면(100a)과 타면(100b)을 관통하는 하나 이상의 관통홀(141)을 형성하고, 칩수용부(110)가 형성될 변성영역(110a)을 형성하는 기판 가공단계(S10), 관통홀(141)에 도전층(142)을 형성하여 전도성 비아(140)를 형성하고, 변성영역(110a)에 컨택패드(160)를 형성하고, 전기신호를 전달하는 배선층(150)을 상기 기판(100)의 일면(100a)에 형성하는 전송경로 형성단계(S20), 변성영역(110a)을 기판(100)의 타면(100b)에서 일면(100a)으로 제거하여 칩수용부(110)를 형성하는 식각 단계(S30), 및 칩수용부(110)에 반도체칩(30)을 삽입하여 칩수용부(110)를 통해 노출된 상기 컨택패드(160)에 연결하는 실장 단계(S40)를 포함할 수 있다.
본 발명의 일실시예에 따르면, 기판 가공단계(S10), 전송경로 형성단계(S20), 식각 단계(S30)를 수행하여 패키지구조(20)를 형성한 다음, 실장 단계(S40)를 수행한다. 종래의 반도체 패키지(10)는 반도체칩(30)을 기판(100)에 실장한 다음, 배선층(150)을 형성하는 공정을 수행하기 때문에, 배선 형성과정에서 반도체칩(30)에 불량이 발생할 수 있다. 반면, 본 발명의 일실시예는 반도체칩(30)을 마지막에 실장하므로 불량률을 최소화하고 우수한 양산 수율을 확보할 수 있다.
기판 가공단계(S10)는 기판(100)의 일면(100a)과 타면(100b)을 관통하는 하나 이상의 관통홀(141)을 형성하는 관통홀 형성단계(S11), 및 반도체칩(30)이 실장될 부분을 변성시켜 변성영역(110a)을 형성하는 변성단계(S12)를 포함할 수 있다. 도 3의 S10은 기판 가공단계(S10)를 수행한 상태를 나타낸다.
관통홀 형성단계(S11)는 감광성 유리 재질의 기판(100)에 전도성 비아(140)를 형성하기 위하여 관통홀(141)을 형성하는 과정이다. 관통홀 형성단계(S11)에서, 전도성 비아(140)가 형성될 부분을 자외선 등으로 노광하고, 열처리를 수행하여 기판(100)의 일부를 변성시키고, 식각을 수행하여 변성된 기판(100)의 일부를 제거하여 관통홀(141)을 형성한다. 본 명세서에서 변성은 감광성 유리 재질의 기판(100)에 자외선 등을 조사하고 가열하여 자외선이 조사된 부분을 결정화시키는 것이다. 감광성 유리 기판(100)을 플루오르화수소(HF) 등으로 식각하면 변성된 부분이 제거되어 기판(100)에 관통홀(141)이 형성된다.
변성단계(S12)는 기판(100)의 일부에 변성영역(110a)을 형성하는 과정이다. 변성영역(110a)은 칩수용부(110)가 형성되어야 할 기판(100)의 일부이다. 칩수용부(110)는 반도체칩(30)의 크기와 형상에 대응하도록 형성되므로, 변성영역(110a)도 반도체칩(30)의 크기와 형상에 대응하도록 형성될 수 있다. 변성단계(S12)에서, 기판(100)의 일부에 자외선 등을 조사하고 가열하여 변성영역(110a)을 변성시킨다. 변성단계(S12)를 수행하면 기판(100)의 일부가 결정화된 상태의 변성영역(110a)을 형성할 수 있다. 변성영역(110a)은 기판(100)의 일부가 결정화되어 형성될 수 있다. 변성영역(110a)은 기판(100)에서 제거된 상태가 아니기 때문에 변성영역(110a)의 일면 상에 배선층(150)을 형성할 수 있다.
감광성 유리 기판(100)에서 변성되어 결정화된 부분은 식각 속도가 빠르고, 변성되지 않은 부분은 식각속도가 느리다. 기판(100)에서 변성된 부분은 식각속도가 약 40배 빨라서 변성되지 않은 부분이 거의 제거되지 않는다. 따라서 정밀한 구조물을 제조할 수 있다. 관통홀(141) 및 칩수용부(110)도 정밀하게 제조될 수 있다.
기판 가공단계(S10)를 수행한 다음, 전송경로 형성단계(S20)를 수행할 수 있다. 도 3의 S20은 전송경로 형성단계(S20)를 수행한 상태를 나타낸다.
전송경로 형성단계(S20)는 관통홀(141)에 도전층(142)을 형성하여 전도성 비아(140)를 형성하는 비아 형성단계(S21), 변성영역(110a) 상에 컨택패드(160)를 형성하는 컨택패드 형성단계(S22), 및 전기신호를 전달하기 위하여 기판(100)의 일면(100a)에 복수의 절연층(151)과 전극패턴층(152)을 적층하는 배선층 형성단계(S23)를 포함할 수 있다. 전송경로는 전도성 비아(140), 컨택패드(160), 비아패드(144), 배선층(150)과 같이 전기신호가 전달되는 경로를 포함한다.
비아 형성단계(S21)는 전도성 비아(140)를 형성하는 과정이다. 비아 형성단계(S21)에서 기판(100)에 형성된 관통홀(141)의 내면에 도전층(142)을 레이어 형상으로 형성하여 전도성 비아(140)를 형성할 수 있다. 도전층(142)을 형성한 다음, 도전층(142) 내의 공간에 충진물질(143)을 더 형성할 수 있다. 충진물질(143)은 전도성 비아(140)의 내부를 채워서 배선층(150) 형성시에 불량률을 감소시킬 수 있다. 비아 형성단계(S21)에서, 관통홀(141)의 내부에 도전층(142)을 꽉 채우고 충진물질(143)을 형성하지 않을 수도 있다. 도전층(142)은 구리(Cu), 알루미늄(Al), 은(Ag) 등의 금속이나 금속을 포함하는 합금이나 전기전도성을 갖는 화합물 등의 물질로 형성될 수 있다.
컨택패드 형성단계(S22)는 반도체칩(30)이 연결될 컨택패드(160)를 기판(100)의 일면(100a) 상에 형성하는 과정이다. 컨택패드(160)는 도전층(142)과 같이 전기전도성을 갖는 물질로 형성될 수 있다. 컨택패드(160)는 기판(100)의 변성영역(110a) 상에 형성될 수 있다. 변성영역(110a)은 기판(100)의 일부이고 제거된 상태가 아니므로 변성영역(110a) 상에 컨택패드(160)를 형성할 수 있다. 컨택패드(160)는 금속층을 패터닝하는 방식으로 형성될 수 있다. 컨택패드 형성단계(S22)에서 전도성 비아(140)의 일단과 타단에 비아패드(144)를 함께 형성할 수 있다. 컨택패드(160)와 비아패드(144)는 동일한 재질로 함께 형성될 수 있다. 예를 들어, 기판(100)을 양면 도금하고 패터닝하는 과정을 수행하여, 컨택패드(160)와 비아패드(144)를 동시에 형성할 수 있다.
컨택패드 형성단계(S22) 이후에, 배선층 형성단계(S23)를 수행할 수 있다.
배선층 형성단계(S23)는 절연층(151)과 전극패턴층(152)을 하나 이상 적층하여 형성하는 과정이다. 배선층(150)은 복수개의 절연층(151) 및 전극패턴층(152)을 포함할 수 있다. 배선층 형성단계(S23)에서, 기판(100)의 일면(100a) 상에 형성된 비아패드(144) 및 컨택패드(160)를 커버하는 제1 절연층(151a)을 형성하는 단계, 제1 절연층(151a) 상에 비아패드(144) 또는 컨택패드(160)과 연결되어 전기신호를 전달하는 제1 전극패턴층(152a)을 형성하는 단계, 제1 전극패턴층(152a)을 커버하도록 제1 절연층(151a) 상에 제2 절연층(151b)을 형성하는 단계, 제1 전극패턴층(152a)의 일부와 연결되도록 제2 전극패턴층(152b)을 제2 절연층(151b) 상에 형성하는 단계, 제2 전극패턴층(152b)을 커버하도록 제2 절연층(151b) 상에 제3 절연층(151c)을 형성하는 단계, 제3 절연층(151c) 상에 제2 전극패턴층(152b)의 일부와 연결되도록 제3 전극패턴층(152c)을 형성하는 단계를 수행할 수 있다. 절연층(151)은 전기절연성을 가진 다양한 종류의 물질로 형성될 수 있고, 전극패턴층(152)은 전기전도성을 갖는 다양한 종류의 물질로 형성될 수 있다. 절연층(151) 및 전극패턴층(152)은 알려진 공정을 이용하여 형성될 수 있다. 배선층 형성단계(S23)에서 전도성 비아(140)의 타면에 형성된 비아패드(144)에 제2 범프(192)를 형성할 수 있다. 제2 범프(192)는 반도체칩(30)을 실장하기 전이나, 실장한 다음에 형성할 수도 있다.
전송경로 형성단계(S20)를 수행한 다음, 식각 단계(S30)를 수행할 수 있다. 도 3의 S30은 식각 단계(S30)를 수행한 상태를 나타낸다.
식각 단계(S30)는 기판(100)에 형성된 변성영역(110a)을 제거하는 과정이다. 식각 단계(S30)에서 플루오르화수소(HF) 등의 산성 용액을 이용하여 기판(100)의 변성된 부분을 제거한다. 변성영역(110a)을 제거하면 기판(100)에 칩수용부(110)가 형성된다. 식각은 기판(100)의 타면(100b)에서 일면(100a) 방향으로 진행되어, 기판(100)의 일면(100a)에 형성되어 있는 컨택패드(160)가 노출되면 식각을 중지한다.
식각 단계(S30)까지 수행하면, 반도체칩(30)을 수용할 수 있는 패키지구조(20)가 완성된다. 패키지구조(20)를 완성한 상태에서 패키지구조(20) 자체에 불량이 존재하는지 검사할 수 있다.
식각 단계(S30)를 수행한 다음, 실장 단계(S40)를 수행할 수 있다. 도 3의 S40은 실장 단계(S40)를 수행한 상태를 나타낸다.
실장 단계(S40)는 반도체칩(30)을 패키지구조(20)의 칩수용부(110)에 실장하는 과정이다. 반도체칩(30)은 칩패드(31)가 배선층(150)을 향하고, 칩패드(31)가 컨택패드(160)에 제1 범프(191)를 통해 연결되도록 실장된다. 반도체칩(30)이 실장되면 반도체 패키지(10)의 제조가 완료된다.
도 4는 본 발명의 일실시예에 따른 열 방출이 향상된 반도체 패키지(10)를 나타내는 도면이다.
도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지(10)는, 칩수용부(110)와 반도체칩(30)의 사이에 충진되고 기판(100)의 타면(100b)과 반도체칩(30)을 커버하도록 형성되는 몰딩(170), 몰딩(170)을 관통하여 전도성 비아(140)에 연결되는 입출력패드(182), 및 몰딩(170)을 관통하여 반도체칩(30)의 비활성면에 접촉하는 방열패드(181)를 더 포함할 수 있다.
몰딩(170), 입출력패드(182), 방열패드(181)는 반도체 패키지(10)가 완성된 이후에 형성될 수 있는 추가적인 구성이다. 몰딩(170)은 전기절연성을 갖는 몰딩 컴파운드(molding compound)로 형성될 수 있다. 몰딩(170)은 반도체 칩과 칩수용부(110) 사이의 공간에 충진되어, 반도체칩(30)과 패키지구조(20)를 고정할 수 있다. 몰딩(170)은 반도체칩(30)의 비활성면을 커버하면서, 기판(100)의 타면(100b)을 커버할 수 있다. 입출력패드(182)는 전도성 비아(140)의 비아패드(144)에 연결되어 전기신호를 전달할 수 있다. 입출력패드(182)는 몰딩(170)을 관통하여 비아패드(144)에 연결될 수 있다. 입출력패드(182)는 외부 회로기판(100)과 연결될 수 있다. 방열패드(181)는 반도체칩(30)의 비활성면에 접촉하여, 반도체칩(30)이 생성하는 열을 외부로 방출시킬 수 있다. 방열패드(181)는 몰딩(170)을 관통하여 형성될 수 있다. 방열패드(181)는 외부 회로기판(100)의 히트싱크에 연결될 수 있다.
본 발명의 일실시예에 따른 반도체 패키지(10)의 제조방법은, 칩수용부(110)와 반도체칩(30)의 사이에 충진되고 기판(100)의 타면(100b)과 반도체칩(30)을 커버하도록 몰딩(170)을 형성하는 몰딩 단계(S50), 및 몰딩(170)의 적어도 일부를 제거하여, 몰딩(170)을 관통하여 전도성 비아(140)에 연결되는 입출력패드(182)와, 몰딩(170)을 통과하여 반도체칩(30)의 비활성면에 접촉하는 방열패드(181)를 형성하는 추가패드 형성단계(S60)를 더 포함할 수 있다. 몰딩 단계(S50) 및 추가패드 형성단계(S60)는 반도체칩(30)을 실장한 다음에 수행되는 단계이며 선택적으로 수행될 수 있다. 몰딩 단계(S50) 및 추가패드 형성단계(S60)를 수행하여, 방열패드(181)를 형성하면 반도체칩(30)의 방열 성능이 향상된 반도체 패키지(10)를 제조할 수 있다. 몰딩(170), 입출력패드(182), 방열패드(181)를 형성하는 과정을 수행할 때에는 전송경로 형성단계(S20)에서 제2 범프(192)를 형성하지 않을 수 있다.
도 5는 본 발명의 일실시예에 따른 잔류부(120)를 갖는 반도체 패키지(10)를 나타내는 도면이다. 도 1과 비교하여 도 5에 도시된 일실시예를 설명한다.
도 1에 도시된 반도체 패키지(10)는 컨택패드(160)가 기판(100)의 일면(100a)과 동일한 평면에 형성되나, 도 5에 도시된 반도체 패키지(10)는 컨택패드(160)가 기판(100)의 일면(100a)에서 타면(100b) 방향으로 기판(100)의 내부로 삽입되도록 형성되는 차이가 있다. 도 1에 도시된 반도체 패키지(10)는 칩수용부(110)가 기판(100)의 일면(100a)과 타면(100b)을 관통하는 홀의 형태로 형성되나, 도 5에 도시된 반도체 패키지(10)는 칩수용부(110)가 기판(100)의 타면(100b)에서 일면(100a)으로 오목하게 형성되는 홈으로 형성되는 차이가 있다. 즉, 도 5에 도시된 반도체 패키지(10)는 칩수용부(110)를 형성하는 식각 단계(S30)에서 기판(100)의 일면(100a) 방향의 일부가 제거되지 않고 남아있는 잔류부(120)가 형성된 구조이다. 다만, 컨택패드(160)는 기판(100)의 일면(100a)에서 칩수용부(110)를 통해 노출되도록 기판(100)을 관통하도록 형성되고, 컨택패드(160)는 제1 범프(191)를 통해 칩패드(31)와 연결된다. 도 1에 도시된 반도체 패키지(10)와 공통되는 내용의 설명은 생략한다.
잔류부(120)를 갖는 반도체 패키지(10)에서, 기판(100)은 칩수용부(110)가 기판(100)의 타면(100b)에서 일면(100a)으로 정해진 깊이만큼 제거되고 남은 잔류부(120)를 포함할 수 있고, 컨택패드(160)는 잔류부(120)를 관통하여 칩수용부(110)를 통해 노출되도록 형성될 수 있다. 잔류부(120)는 기판(100)의 일부이고, 기판(100)의 일면(100a)에서 타면(100b) 방향으로 정해진 두께를 갖도록 형성된다. 잔류부(120)는 변성영역(110a)을 전부 식각하지 않고 일부를 남겨놓은 부분이다. 컨택패드(160)는 잔류부(120)의 일면(즉, 기판(100)의 일면(100a))과 타면을 관통하도록 형성된다.
컨택패드(160)의 상단은 기판(100)과 잔류부(120)의 일면에 걸쳐 형성되는 연결부(145)에 연결될 수 있다. 컨택패드(160)의 하단은 잔류부(120)를 관통하여 칩수용부(110)를 통해 노출될 수 있다. 연결부(145)는 비아패드(144)와 연결될 수 있다. 연결부(145)는 기판(100)과 잔류부(120)의 일면에 걸쳐 형성되어, 컨택패드(160)와 비아패드(144)를 연결할 수 있다. 본 명세서에서 비아패드(144)와 연결되는 구성은 곧 전도성 비아(140)와 전기적으로 연결되는 것으로 이해할 수 있다. 연결부(145)는 잔류부(120)의 일면에 형성되므로 칩수용부(110)를 통해 노출되지 않기 때문에, 도 1에 도시된 바와 같은 제1 절연층(151a)을 형성하지 않을 수 있다. 또한, 연결부(145)가 도 1에 도시된 바와 같은 제1 전극패턴층(152a)과 동일한 기능을 수행할 수 있으므로, 제1 전극패턴층(152a)도 형성하지 않을 수 있다.
잔류부(120)를 갖는 반도체 패키지(10)에서, 배선층(150)은 제1 절연층(151a)과 제1 전극패턴층(152a)을 생략할 수 있으므로, 제조공정이 간단할 수 있다. 배선층(150)은 비아패드(144), 연결부(145), 컨택패드(160)을 커버하도록 기판(100)의 일면(100a) 상에 형성되는 제2 절연층(151b)과, 제2 절연층(151b)을 통과하여 비아패드(144), 연결부(145), 또는 컨택패드(160)과 연결되도록 형성되는 제2 전극패턴층(152b), 제2 전극패턴층(152b)을 커버하도록 제2 절연층(151b) 상에 형성되는 제3 절연층(151c), 제3 절연층(151c) 상에 형성되고 제2 전극패턴층(152b)의 일부와 연결되도록 형성되는 제3 전극패턴층(152c)을 포함할 수 있다.
도 6은 본 발명의 일실시예에 따른 잔류부(120)를 갖는 반도체 패키지(10)의 제조방법을 나타내는 흐름도이다. 도 7은 본 발명의 일실시예에 따른 잔류부(120)를 갖는 반도체 패키지(10)의 제조방법의 단계를 나타내는 도면이다.
기판 가공단계(S10)는, 기판(100)의 일면(100a)과 타면(100b)을 관통하는 하나 이상의 관통홀(141)을 형성하는 관통홀 형성단계(S11), 변성영역(110a)이 형성될 부분 내에, 기판(100)의 일면(100a)에서 타면(100b)으로 오목한 형상으로 하나 이상의 컨택패드홈(130)을 형성하는 홈 형성단계(S11a), 반도체칩(30)이 실장될 부분을 변성시켜 변성영역(110a)을 형성하는 변성단계(S12)를 포함할 수 있다.
관통홀 형성단계(S11)와 변성단계(S12)는 도 2 및 도 3을 참조하여 설명한 내용과 공통되므로 설명은 생략한다. 홈 형성단계(S11a)는 관통홀 형성단계(S11)와 변성단계(S12) 사이에 수행될 수 있다. 또는, 관통홀 형성단계(S11)를 수행하면서 함께 수행될 수 있다.
도 7의 S11a은 홈 형성단계(S11a)를 수행한 상태를 나타낸다. 홈 형성단계(S11a)는 기판(100)의 일면(100a)에 컨택패드(160)가 형성될 위치에 컨택패드홈(130)을 형성하는 과정이다. 컨택패드홈(130)은 기판(100)의 일면(100a)에 변성영역(110a)이 형성될 부분에 형성될 수 있다. 컨택패드홈(130)은 감광성 유리 기판(100)의 일면(100a)의 일부를 노광, 가열, 식각하는 방법을 이용하여 형성될 수 있다. 컨택패드홈(130)은 레이저를 이용하거나 기계적인 방법으로 형성될 수도 있다.
도 7의 S12는 변성단계(S12)를 수행한 상태를 나타낸다. 홈 형성단계(S11a)를 수행한 다음, 변성단계(S12)를 수행하여, 기판(100)에서 컨택패드홈(130)이 형성된 부분을 포함하는 영역을 변성시켜 변성영역(110a)을 형성한다. 변성영역(110a)의 일면에는 컨택패드홈(130)이 형성된다.
도 7의 S22는 컨택패드 형성단계(S22)를 수행한 상태를 나타낸다. 변성단계(S12)를 수행한 다음, 전송경로 형성단계(S20)를 수행한다. 전송경로 형성단계(S20)에서, 전도성 비아(140)를 형성하는 비아 형성단계(S21)를 수행한 다음 컨택패드 형성단계(S22)를 수행한다. 컨택패드 형성단계(S22)는 변성영역(110a) 내에 형성된 컨택패드홈(130)에 도전성 물질을 충진하여 컨택패드(160)를 형성할 수 있다. 컨택패드(160)를 형성하면서, 비아패드(144)를 함께 형성할 수 있고, 비아패드(144)과 컨택패드(160)를 연결하는 연결부(145)를 함께 형성할 수 있다. 비아패드(144), 컨택패드(160), 연결부(145)는 양면 배선 공정을 이용하여 기판(100)의 일면(100a)상에 직접 형성될 수 있다. 잔류부(120)가 존재하기 때문에, 컨택패드 형성단계(S22)에서 비아패드(144)와 컨택패드(160)를 연결하는 연결부(145)를 기판(100)의 일면(100a)에 직접 형성할 수 있다.
도 8의 S23은 배선층 형성단계(S23)를 수행한 상태를 나타낸다. 컨택패드 형성단계(S22)를 수행한 다음 배선층 형성단계(S23)를 수행한다. 배선층 형성단계(S23)는 컨택패드(160)를 커버하도록 제2 절연층(151b)을 기판(100)의 일면(100a)에 직접 형성하고, 순차적으로 제2 전극패턴층(152b), 제3 절연층(151c), 제3 전극패턴층(152c)을 형성할 수 있다. 제2 절연층(151b)을 비아패드(144), 컨택패드(160), 연결부(145)를 커버하도록 기판(100)의 일면(100a)에 직접 형성할 수 있다. 배선층 형성단계(S23)에서, 제1 절연층(151a), 제1 전극패턴(152a)를 생략하고, 제2 절연층(151b)을 기판(100)의 일면(100a)에 직접 형성할 수 있는 것은, 식각 단계(S30)에서 잔류부(120)를 생성할 것이기 때문이다. 잔류부(120)는 칩수용부(110)를 통해 연결부(145)가 노출되지 않도록 절연하기 때문에, 도 1에 도시된 바와 같은 제1 절연층(151a)을 생략할 수 있다. 또한, 잔류부(120)가 존재하기 때문에 연결부(145)를 컨택패드 형성단계(S22)에서 형성할 수 있고, 연결부(145)가 실질적으로 제1 전극패턴층(152a)와 동일한 기능을 수행할 수 있으므로 제1 전극패턴층(152a)를 생략할 수 있다.
도 8의 S30은 식각 단계(S30)를 수행한 상태를 나타낸다. 배선층 형성단계(S23)를 수행한 다음 식각 단계(S30)를 수행한다. 식각 단계(S30)는 변성영역(110a)을 기판(100)의 타면(100b)에서 일면(100a)으로 식각하되, 컨택패드(160)가 노출되면 식각을 정지하여, 기판(100)의 일면(100a)에서 타면(100b)으로 정해진 두께만큼 잔류부(120)가 형성될 수 있다. 식각 단계(S30)에서 기판(100)을 식각하는 시간을 조절하면, 식각에 의해 제거되는 기판(100)의 깊이를 조절할 수 있다. 변성영역(110a)을 기판(100)의 타면(100b)에서부터 식각하기 시작하여 일면(100a) 방향으로 식각하다가, 정해진 시간이 되면 식각을 정지하거나, 컨택패드(160)가 노출되면 식각을 정지할 수 있다. 변성영역(110a)을 전부 식각으로 제거하지 않고 일부를 남겨놓은 부분이 잔류부(120)이다.
도 8의 S40은 실장 단계(S30)를 수행한 상태를 나타낸다. 식각 단계(S30) 이후에 실장 단계(S40)를 수행하는 것은 도 3을 참조하여 설명하였으므로 생략한다.
도 9는 본 발명의 일실시예에 따른 잔류부(120)를 갖고 열 방출이 향상된 반도체 패키지(10)를 나타내는 도면이다.
잔류부(120)를 갖는 반도체 패키지(10)에도 몰딩(170), 연결패드, 방열패드(181)를 더 형성할 수 있다. 몰딩(170), 연결패드, 방열패드(181)의 구조와 몰딩 형성단계(S50) 및 추가패드 형성단계(S60)는 도 4를 참조하여 설명한 내용과 공통되므로 생략한다.
도 10은 본 발명의 일실시예에 따른 컨택패드(160)가 돌출된 반도체 패키지(10)의 패키지구조(20)를 나타내는 도면이다. 도 1 및 도 5에 도시된 반도체 패키지(10)와 공통되는 내용의 설명은 생략한다.
도 5에 도시된 잔류부(120)를 갖는 반도체 패키지(10)와 같이, 도 9에 도시된 컨택패드(160)가 돌출된 반도체 패키지(10)도 잔류부(120)를 동일하게 갖는다. 도 9에 도시된 컨택패드(160)가 돌출된 반도체 패키지(10)는 컨택패드(160)에 돌출부(161)가 형성되고, 돌출부(161)에 언더범프메탈(164)이 형성되고, 언더범프메탈(164)에 제1 범프(191)가 형성되며, 제1 범프(191)가 칩수용부(110)의 내부로 돌출되도록 형성될 수 있다.
본 발명의 일실시예에 따른 반도체 패키지(10)에서, 컨택패드(160)는 칩수용부(110)를 향하여 일부가 돌출되는 돌출부(161)가 형성될 수 있다. 컨택패드(160)의 하단에는 기판(100)의 타면(100b) 방향으로 돌출되는 돌출부(161)가 형성될 수 있다. 돌출부(161)의 끝단은 잔류부(120)의 타면보다 아래로 돌출되도록 형성될 수 있다. 돌출부(161)는 제1 범프(191)를 통해 반도체칩(30)의 칩패드(31)와 연결될 수 있다. 돌출부(161)에는 언더범프메탈(164)이 형성될 수 있다. 언더범프메탈(164)은 2개 이상의 층으로 형성될 수 있다.
본 발명의 일실시예에 따른 반도체 패키지(10)는, 컨택패드(160)에 형성되되, 잔류부(120)에서 칩수용부(110) 내로 일부가 돌출되는 제1 범프(191)가 더 형성될 수 있다. 제1 범프(191)는 컨택패드(160)의 돌출부(161)를 감싸도록 형성될 수 있다. 제1 범프(191)는 솔더(solder) 등으로 형성될 수 있다. 솔더는 Sn, SnAg 등의 재질로 형성될 수 있다. 제1 범프(191)는 돌출부(161)가 돌출되는 형상에 따라 가운데가 칩수용부(110)의 내측으로 볼록하게 형성될 수 있다. 제1 범프(191)의 가장자리는 컨택패드(160)와 연결되고 가운데는 돌출부(161)에 의해 볼록하게 형성될 수 있다.
컨택패드(160)에 돌출부(161)가 형성되어 칩수용부(110)로 돌출되고, 돌출부(161)를 감싸도록 볼록하게 형성되는 제1 범프(191)가 형성된 상태로 패키지구조(20)가 완성된 다음, 반도체칩(30)이 칩수용부(110)에 실장될 수 있다. 제1 범프(191)가 컨택패드(160)에 연결된 상태에서 반도체칩(30)이 칩수용부(110)에 삽입되므로, 반도체칩(30)의 실장을 위한 리플로우 과정에서 제1 범프(191)가 이탈하는 등의 원인으로 발생하는 불량률을 최소화할 수 있다. 컨택패드(160)에 형성된 돌출부(161)는 칩패드(31)와 연결되는 과정에서 전기적 접촉 성능을 더 향상시킬 수 있다.
도 11은 본 발명의 일실시예에 따른 컨택패드(160)가 돌출된 반도체 패키지(10)의 제조방법을 나타내는 도면이다. 도 12 및 도 13은 본 발명의 일실시예에 따른 컨택패드(160)가 돌출된 반도체 패키지(10)의 제조방법의 단계를 나타내는 도면이다. 도 6, 도 7, 도 8을 참조하여 설명한 방법과 공통되는 내용은 생략한다.
본 발명의 일실시예에 따른 고주파 반도체 패키지(10)의 제조방법은, 비아 형성단계(S21)와 컨택패드 형성단계(S22) 사이에, 돌출범프 형성단계(S21a)를 더 포함할 수 있다. 돌출범프 형성단계(S21a)는 컨택패드홈(130)을 노출하고 기판(100)의 일면(100a)을 커버하도록 마스크(166)를 형성하고, 컨택패드홈(130)의 내벽에 따라 시드층(162), 솔더(163), 언더범프메탈(164)을 순차적으로 형성하여 언더범프메탈(164)의 가운데에 오목부(165)를 형성하며, 마스크(166)를 제거할 수 있다.
돌출범프 형성단계(S21a)는 컨택패드홈(130)에 순차적으로 시드층(162), 솔더(163), 언더범프메탈(164)을 형성하는 과정이다. 컨택패드홈(130)에 컨택패드(160)를 형성하기 전에 제1 범프(191)를 형성하기 위한 공정을 먼저 수행하는 과정이다.
도 12의 S10은 기판 가공 단계(S10)를 수행한 상태를 나타낸다. 기판(100)에 관통홀(141), 컨택패드홈(130), 변성영역(110a)이 형성된 상태이다.
도 12의 S21a1은 돌출범프 형성단계(S21a)에서 먼저 마스크(166)를 형성한 상태를 나타낸다. 마스크(166)는 포토레지스트 등으로 형성될 수 있다. 마스크(166)가 노출하는 부분은 컨택패드홈(130)이다.
도 12의 S21a2는 돌출범프 형성단계(S21a)에서 시드층(162), 솔더(163), 언더범프메탈(164)을 순차적으로 형성한 상태를 나타낸다. 시드층(162)은 컨택패드홈(130)에 먼저 형성된다. 시드층(162)은 솔더(163)와 젖음성이 큰 재질로 형성할 수 있다. 솔더(163)는 시드층(162)을 따라 형성되어, 컨택패드홈(130)의 형상에 따라 홈의 벽에 밀착되어 가운데에 공간이 존재도록 형성될 수 있다. 언더범프메탈(164)은 솔더(163) 상에 형성된다. 언더범프메탈(164)은 얇은 레이어 형상으로 형성되므로, 솔더(163)와 유사하게 가운데에 공간이 존재하도록 형성될 수 있다. 즉, 언더범프메탈(164)은 기판(100)의 타면(100b) 방향으로 오목한 오목부(165)를 포함할 수 있다. 솔더(163)는 Sn, SnAg 등의 재질로 형성될 수 있다. 제1 언더범프메탈(164a)은 솔더(163) 상에 형성되며 Ni 등의 재질로 형성되 수 있다. 제2 언더범프메탈(164b)은 제1 언더범프메탈(164a) 상에 형성되며 Ag 등의 재질로 형성될 수 있다. 언더범프메탈(164)이 형성되면 마스크(166)를 제거할 수 있다.
도 13의 S23은 컨택패드 형성단계(S22)를 수행하고, 배선층 형성단계(S23)를 수행한 상태를 나타낸다. 언더범프메탈(164)을 형성한 다음, 컨택패드 형성단계(S22)는 언더범프메탈(164)의 오목부(165)를 충진하여 기판(100)의 타면(100b) 방향으로 돌출되는 돌출부(161)를 갖는 컨택패드(160)를 형성할 수 있다. 컨택패드 형성단계(S22)에서 언더범프메탈(164)의 오목부(165)에 전기전도성 물질을 충진하여 컨택패드(160)를 형성하면, 오목부(165)에 충진되는 부분이 기판(100)의 타면(100b) 방향으로 돌출되는 돌출부(161)로 형성될 수 있다. 컨택패드 형성단계(S22)를 수행한 다음, 배선층 형성단계(S23)를 수행할 수 있다.
도 13의 S30은 식각 단계(S30)를 수행한 상태를 나타낸다. 식각 단계(S30)는 변성영역(110a)을 기판(100)의 타면(100b)에서 일면(100a)으로 식각하되, 시드층(162)이 노출되는 것을 지나서 컨택패드(160)가 노출되면 식각을 정지하여, 기판(100)의 일면(100a)에서 타면(100b)으로 정해진 두께만큼 잔류부(120)가 형성될 수 있다.
식각 단계(S30)에서 변성영역(110a)을 기판(100)의 타면(100b)에서 일면(100a)으로 식각하되, 정해진 시간이 경과하거나, 잔류부(120)의 타면이 시드층(162)의 하면, 돌출부(161)의 하면, 또는 컨택패드(160)의 하면보다 높아지면 식각을 정지할 수 있다. 잔류부(120)의 타면이 돌출부(161)의 하면보다 기판(100)의 일면(100a)에 가까이 위치하는 상태로 형성될 수 있다. 식각 단계(S30)에서 잔류부(120)의 타면과 시드층(162), 돌출부(161), 컨택패드(160)와의 상대적인 위치를 조절하여, 반도체칩(30)의 특성에 맞는 구조를 제조할 수 있다.
도 13의 S31은 리플로우 단계(S31)를 수행한 상태를 나타낸다. 본 발명의 일실시예에 따른 반도체 패키지(10)의 제조방법은, 식각 단계(S30)와 실장 단계(S40) 사이에, 시드층(162)을 제거하고 솔더(163)를 리플로우하여 제1 범프(191)를 형성하는 리플로우 단계(S31)를 더 포함할 수 있다. 리플로우 단계(S31)는 컨택패드(160)의 형상에 따라 형성된 솔더(163)를 재가열하여 전체적으로 가운데가 볼록하고 가장자리가 컨택패드(160)에 접촉한 형상을 만드는 과정이다. 시드층(162)은 컨택패드홈(130)의 내면 형상으로 형성되었으므로, 리플로우 과정에서 솔더(163)의 표면장력에 따른 형상의 재구성을 방해한다. 따라서 시드층(162)을 먼저 제거하고 솔더(163)를 가열하여 리플로우를 수행한다. 리플로우 단계(S31)를 수행하면, 컨택패드(160)의 돌출부(161)에 언더범프메탈(164)층이 형성되고 언더범프메탈(164)층에 솔더(163)로 형성된 제1 범프(191)가 형성될 수 있다.
도 2, 도 3, 도 6, 및 도 7을 참조하여 설명한 반도체 패키지(10)의 제조방법에서는 제1 범프(191)를 컨택패드(160)에 연결함에 있어서, 칩수용부(110)를 통과하여 제1 범프(191)를 컨택패드(160)에 결합한다. 이에 비하여, 도 10, 11을 참조하여 설명한 반도체 패키지(10)의 제조방법에서는 컨택패드홈(130)에 솔더(163)를 먼저 형성하고 컨택패드(160)를 형성하기 때문에, 제1 범프(191)가 칩수용부(110)를 통과하여 컨택패드(160)에 형성되지 않는다. 따라서 칩수용부(110)를 통과하여 제1 범프(191)를 컨택패드(160)에 형성하는 과정에서 발생할 수 있는 단락 등의 불량 가능성을 제거할 수 있다.
리플로우 단계(S31)를 수행하면 패키지구조(20)가 완성된다. 리플로우 단계(S31)를 수행한 다음, 실장 단계(S40)를 수행할 수 있다. 패키지구조(20)에 이미 제1 범프(191)가 형성되어 있으므로, 반도체칩(30)을 실장하는 과정이 더 간단하다. 반도체칩(30)을 실장하는 실장 단계(S40)는 도 13에서 도시하지 않고 생략하였다.
도 13의 S31에 도시된 상태에서, 몰딩 단계(S50) 및 추가패드 형성단계(S60)를 더 수행할 수도 있다. 몰딩 단계(S50) 및 추가패드 형성단계(S60)에 관한 설명은 도 4를 참조하여 설명하였으므로 공통된 내용의 설명은 생략한다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10: 반도체 패키지 20: 패키지구조
30: 반도체칩 31: 칩패드
100: 기판 110a: 변성영역
110: 칩수용부 120: 잔류부
130: 컨택패드홈 140: 전도성 비아
141: 관통홀 142: 도전층
143: 충진물질 144: 비아패드
145: 연결부 150: 배선층
151a: 제1 절연층 151b: 제2 절연층
151c: 제3 절연층 152a: 제1 전극패턴층
152b: 제2 전극패턴층 152c: 제3 전극패턴층
153: 안테나 160: 컨택패드
161: 돌출부 162: 시드층
163: 솔더 164: 언더범프메탈
165: 오목부 166: 마스크
170: 몰딩 181: 방열패드
182: 입출력패드 191: 제1 범프
192: 제2 범프

Claims (12)

  1. 반도체칩을 수용하는 패키지 구조를 포함하는 반도체 패키지에 있어서,
    상기 패키지 구조는
    일면 및 상기 일면과 반대면인 타면을 갖는 기판;
    상기 기판의 일면과 타면을 관통하는 하나 이상의 전도성 비아;
    상기 기판의 일면에 형성되어 전기신호를 전달하는 배선층;
    상기 기판의 일부가 상기 타면에서 일면 방향으로 제거되어 오목하게 형성되는 홈 형상의 공간인 칩수용부;
    상기 칩수용부가 기판의 타면에서 일면으로 정해진 깊이만큼 제거되고 남은 잔류부; 및
    상기 배선층과 연결되며 상기 잔류부를 관통하여 상기 칩수용부를 통해 노출되도록 형성되는 컨택패드를 포함하고,
    상기 배선층은
    상기 기판의 일면과 상기 잔류부 상에 직접 형성되며, 상기 컨택패드와 상기 전도성 비아를 연결하는 연결부를 포함하는, 반도체 패키지.
  2. 반도체칩; 및
    상기 반도체칩을 수용하는 패키지구조를 포함하고,
    상기 패키지구조는
    일면 및 상기 일면과 반대면인 타면을 갖는 기판;
    상기 기판의 일면과 타면을 관통하는 하나 이상의 전도성 비아;
    상기 기판의 일면에 형성되어 전기신호를 전달하는 배선층;
    상기 기판의 일부가 상기 타면에서 일면 방향으로 제거되어 오목하게 형성되는 홈 형상의 공간인 칩수용부;
    상기 칩수용부가 기판의 타면에서 일면으로 정해진 깊이만큼 제거되고 남은 잔류부; 및
    상기 배선층과 연결되며 상기 잔류부를 관통하여 상기 칩수용부를 통해 노출되도록 형성되는 컨택패드를 포함하고,
    상기 배선층은
    상기 기판의 일면과 상기 잔류부 상에 직접 형성되며, 상기 컨택패드와 상기 전도성 비아를 연결하는 연결부를 포함하고,
    상기 반도체칩은
    상기 칩수용부에 삽입되어 상기 컨택패드와 연결되는, 반도체 패키지.
  3. 청구항 1 또는 2에 있어서,
    상기 컨택패드에 형성되되, 상기 잔류부에서 상기 칩수용부 내로 일부가 돌출되는 제1 범프가 더 형성되는, 반도체 패키지.
  4. 청구항 3에 있어서,
    상기 컨택패드는
    상기 칩수용부를 향하여 일부가 돌출되는 돌출부가 형성되는, 반도체 패키지.
  5. 청구항 1 또는 2에 있어서,
    상기 칩수용부와 상기 반도체칩의 사이에 충진되고 상기 기판의 타면과 상기 반도체칩을 커버하도록 형성되는 몰딩;
    상기 몰딩을 관통하여 전도성 비아에 연결되는 입출력패드; 및
    상기 몰딩을 관통하여 반도체칩의 비활성면에 접촉하는 방열패드를 더 포함하는, 반도체 패키지.
  6. 청구항 1 또는 2에 있어서,
    상기 배선층은
    상기 연결부를 커버하도록 상기 기판의 일면 상에 형성되는 제2 절연층;
    상기 제2 절연층 상에 형성되어 그라운드를 제공하는 제2 전극패턴층;
    상기 제2 전극패턴층을 커버하도록 상기 제2 절연층 상에 형성되는 제3 절연층; 및
    상기 제3 절연층 상에 형성되는 안테나를 포함하는 제3 전극패턴층을 포함하는, 반도체 패키지.
  7. 감광성 유리 재질의 기판에, 상기 기판의 일면과 타면을 관통하는 하나 이상의 관통홀을 형성하고, 칩수용부가 형성될 변성영역을 형성하는 기판 가공단계;
    상기 관통홀에 도전층을 형성하여 전도성 비아를 형성하고, 상기 변성영역에 컨택패드를 형성하고, 전기신호를 전달하는 배선층을 상기 기판의 일면에 형성하는 전송경로 형성단계;
    상기 변성영역을 상기 기판의 타면에서 일면으로 제거하여 칩수용부를 형성하는 식각 단계; 및
    상기 칩수용부에 반도체칩을 삽입하여 상기 칩수용부를 통해 노출된 상기 컨택패드에 연결하는 실장 단계를 포함하는, 반도체 패키지 제조방법.
  8. 청구항 7에 있어서,
    상기 칩수용부와 상기 반도체칩의 사이에 충진되고 상기 기판의 타면과 상기 반도체칩을 커버하도록 몰딩을 형성하는 몰딩 단계; 및
    상기 몰딩의 적어도 일부를 제거하여, 상기 몰딩을 관통하여 전도성 비아에 연결되는 입출력패드와, 상기 몰딩을 통과하여 반도체칩의 비활성면에 접촉하는 방열패드를 형성하는 추가패드 형성단계를 더 포함하는, 반도체 패키지 제조방법.
  9. 청구항 7에 있어서,
    상기 전송경로 형성단계는
    상기 관통홀에 도전층을 형성하여 전도성 비아를 형성하는 비아 형성단계;
    상기 변성영역 상에 컨택패드를 형성하는 컨택패드 형성단계; 및
    전기신호를 전달하기 위하여 상기 기판의 일면에 복수의 절연층과 전극패턴층을 적층하는 다층 형성단계를 포함하는, 반도체 패키지 제조방법.
  10. 청구항 9에 있어서,
    상기 기판 가공단계는
    상기 기판의 일면과 타면을 관통하는 하나 이상의 관통홀을 형성하는 관통홀 형성단계;
    상기 변성영역이 형성될 부분 내에, 상기 기판의 일면에서 타면으로 오목한 형상으로 하나 이상의 컨택패드홈을 형성하는 홈 형성단계;
    상기 반도체칩이 실장될 부분을 변성시켜 변성영역을 형성하는 변성단계를 포함하며,
    상기 컨택패드 형성단계는
    상기 변성영역 내에 형성된 컨택패드홈에 도전성 물질을 충진하여 컨택패드를 형성하고,
    상기 식각 단계는
    상기 변성영역을 상기 기판의 타면에서 일면으로 식각하되, 상기 컨택패드가 노출되면 식각을 정지하여, 상기 기판의 일면에서 타면으로 정해진 두께만큼 잔류부가 형성되는, 반도체 패키지 제조방법.
  11. 청구항 10에 있어서,
    상기 다층 형성단계는
    상기 컨택패드를 커버하도록 제2 절연층을 상기 기판의 일면에 직접 형성하고, 순차적으로 제2 전극패턴층, 제3 절연층, 제3 전극패턴층을 형성하는, 반도체 패키지 제조방법.
  12. 청구항 10에 있어서,
    상기 비아 형성단계와 상기 컨택패드 형성단계 사이에, 돌출범프 형성단계를 더 포함하며,
    상기 돌출범프 형성단계는
    상기 컨택패드홈을 노출하고 상기 기판의 일면을 커버하도록 마스크를 형성하고, 상기 컨택패드홈의 내벽에 따라 시드층, 솔더, 언더범프메탈을 순차적으로 형성하여 상기 언더범프메탈의 가운데에 오목부를 형성하며, 상기 마스크를 제거하고,
    상기 컨택패드 형성단계는
    상기 언더범프메탈의 오목부를 충진하여 상기 기판의 타면 방향으로 돌출되는 돌출부를 갖는 컨택패드를 형성하며,
    상기 식각 단계는
    상기 변성영역을 상기 기판의 타면에서 일면으로 식각하되, 상기 시드층이 노출되는 것을 지나서 상기 컨택패드가 노출되면 식각을 정지하여, 상기 기판의 일면에서 타면으로 정해진 두께만큼 잔류부가 형성되고,
    상기 식각 단계와 상기 실장 단계 사이에, 상기 시드층을 제거하고 상기 솔더를 리플로우하여 제1 범프를 형성하는 리플로우 단계를 더 포함하는, 반도체 패키지 제조방법.
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