KR20200050452A - ＩｎＦＯ 패키지 및 이의 형성 방법 - Google Patents

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리-시엔 후앙
예흐-팅 린
안-지흐 수
밍 시흐 예흐
더-츠양 예흐
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Abstract

방법은 제1 다이 및 제2 다이를 캐리어에 부착하는 단계, 제1 다이와 제2 다이 사이에 몰딩 재료를 형성하는 단계, 및 제1 다이, 제2 다이 및 몰딩 재료 위에 재배선 구조물을 형성하는 단계를 포함하고, 재배선 구조물은 제1 재배선 영역, 제2 재배선 영역, 및 제1 재배선 영역과 제2 재배선 영역 사이의 다이싱 영역을 포함한다. 방법은, 다이싱 영역에, 재배선 구조물을 통해 연장하며 몰딩 재료를 노출시키는 제1 개구 및 제2 개구를 형성하는 단계, 및 다이싱 영역에 맞추어 정렬된 몰딩 재료의 부분을 통해 제1 측부에 대향하는 몰딩 재료의 제2 측부로부터 몰딩 재료의 제1 측부를 향하여 절단함으로써 제1 다이와 제2 다이를 분리하는 단계를 포함한다.

Description

ＩｎＦＯ 패키지 및 이의 형성 방법{INTEGRATED FAN-OUT PACKAGES AND METHODS OF FORMING THE SAME}
본 출원은, 2017년 11월 30일 출원되고 발명의 명칭이 “Integrated Fan-Out Packages and Methods of Forming the Same”인 미국 가특허 출원 번호 제62/593,019호의 우선권을 주장하며, 이 출원은 참조에 의해 그 전체가 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 지속적인 발전으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 이 발전은 최소 피처 크기의 반복되는 감소로부터 온 것이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 최근에 더 작은 전자 디바이스에 대한 수요가 높아짐에 따라, 반도체 다이의 보다 작고 더 창의적인 패키징 기술에 대한 필요성이 늘어났다.
이 패키징 기술의 예로는 POP(Package-on-Package) 기술이 있다. PoP 패키지에서는, 상부 반도체 패키지가 하부 반도체 패키지의 상부 상에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 가능하게 한다. 다른 예로는 MCM(Multi-Chip-Module) 기술이 있으며, 통합된 기능을 갖는 반도체 디바이스를 제공하도록 하나의 반도체 패키지에 복수의 반도체 다이들이 패키징된다.
진보된 패키징 기술의 높은 수준의 집적은 향상된 기능 및 작은 점유면적을 갖는 반도체 디바이스의 생산을 가능하게 하며, 이는 이동 전화, 태블릿, 및 디지털 뮤직 플레이어와 같은 소형 폼팩터 디바이스에 대하여 유리하다. 또다른 이점은 반도체 패키지 내의 상호동작하는 부품들을 접속시키는 전도성 경로의 단축된 길이다. 회로들 사이의 상호접속의 더 짧은 라우팅은 보다 빠른 신호 전파 그리고 감소된 노이즈 및 혼선을 가져오기에 이는 반도체 디바이스의 전기적 성능을 개선한다.
방법은 제1 다이 및 제2 다이를 캐리어에 부착하는 단계, 제1 다이와 제2 다이 사이에 몰딩 재료를 형성하는 단계, 및 제1 다이, 제2 다이 및 몰딩 재료 위에 재배선 구조물을 형성하는 단계를 포함하고, 재배선 구조물은 제1 재배선 영역, 제2 재배선 영역, 및 제1 재배선 영역과 제2 재배선 영역 사이의 다이싱 영역을 포함한다. 방법은, 다이싱 영역에, 재배선 구조물을 통해 연장하며 몰딩 재료를 노출시키는 제1 개구 및 제2 개구를 형성하는 단계, 및 다이싱 영역에 맞추어 정렬된 몰딩 재료의 부분을 통해 제1 측부에 대향하는 몰딩 재료의 제2 측부로부터 몰딩 재료의 제1 측부를 향하여 절단함으로써 제1 다이와 제2 다이를 분리하는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8 내지 도 11은 실시예에 따른 다양한 제조 단계에서의 반도체 패키지의 다양한 도면들을 예시한다.
도 12는 일부 실시예에 따라 반도체 패키지를 형성하기 위한 방법의 흐름도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 실시예는 반도체 패키지 및 반도체 패키지의 형성 방법, 그리고 구체적으로, InFO(integrated fan-out) 반도체 패키지에 관련하여 설명된다. 일부 실시예에서, 복수의 반도체 다이 및 전도성 필라(pillar)가 캐리어 위에 형성되고, 몰딩 재료가 캐리어 위에 그리고 다이 주변에 그리고 전도성 필라 주변에 형성된다. 재배선 구조물이 몰딩 재료, 다이 및 전도성 필라 위에 형성되어, 후속 프로세싱에서 다이싱될 복수의 개별 반도체 패키지를 포함하는 반도체 구조물을 형성한다. 일부 실시예에 따르면, 다이 주변의 재배선 구조물에 어떠한 시일 링(seal ring)도 형성되지 않으며, 이는 시일 링에 사용되는 공간을 절약하고 더 많은 개별 반도체 패키지가 캐리어 위에 형성될 수 있게 해줌으로써, 제조 프로세스의 생산성을 증가시킨다. 일부 실시예에서, 개별 반도체 패키지를 분리하기 위해, 반도체 구조물의 제1 측부(side)에(예컨대, 재배선 구조물의 다이싱 영역에) 개구를 형성하도록 사전절단(pre-cut) 프로세스가 수행되며, 그 다음에 제1 측부에 대향하는 반도체 구조물의 제2 측부로부터 시작하는 절단 프로세스가 이어진다. 사전절단 프로세스에 의해 형성된 개구는 다이싱 프로세스 동안 재배선 구조물의 층간박리(delamination)를 막거나 감소시킬 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8 내지 도 11은 실시예에 따른 다양한 제조 단계에서의 PoP(Package-on-Package) 반도체 패키지(500)의 다양한 도면들(예컨대, 단면도, 상부 평면도)을 예시한다. 구체적으로, 도 1 내지 도 6, 도 7a, 도 7b, 및 도 8은 PoP 패키지의 하나 이상의 하부 패키지(1100)(예컨대, 1100A, 1100B)의 다양한 도면들을 예시하고, 도 9 내지 도 11은 상부 패키지(160)(예컨대, 160A, 160B)가 하부 패키지(1100)에 부착된 후의 PoP 패키지의 단면도를 예시한다.
도 1을 참조하면, 버퍼 층일 수 있는 유전체 층(110)이 캐리어(101) 위에 형성된다. 전도성 필라(119)가 유전체 층(110) 위에 형성된다.
캐리어(101)는 실리콘, 폴리머, 폴리머 복합체, 금속 호일, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프, 또는 구조적 지지를 위한 기타 적합한 재료와 같은 재료로 제조될 수 있다. 일부 실시예에서, 유전체 층(110)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머; 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물로 형성된다. 유전체 층(110)은 스핀 코팅, 화학적 기상 증착(CVD; chemical vapor deposition), 라미네이팅 등, 또는 이들의 조합과 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 유전체 층(110)이 형성되기 전에 접착 층(도시되지 않음)이 캐리어(101) 위에 퇴적되거나 적층된다. 접착 층은 감광성일 수 있고, 후속 캐리어 본딩분리(de-bonding) 프로세스에서 예컨대 캐리어(101)에 자외선(UV) 광을 비춤으로써 캐리어(101)로부터 쉽게 분리될 수 있다. 예를 들어, 접착 층은 St. Paul, Minnesota의 3M 컴퍼니 또는 다른 공급자에 의해 제조된 LTHC(light-to-heat-conversion) 코팅일 수 있다.
계속해서 도 1을 참조하면, 전도성 필라(119)가 유전체 층(110) 위에 형성된다. 전도성 필라(119)는, 유전체 층(110) 위에 시드 층을 형성하고; 시드 층 위에 패터닝된 포토레지스트를 형성하고 - 패터닝된 포토레지스트에서의 개구의 각각은 형성될 전도성 필라(119)의 위치에 대응함 - ; 예컨대, 전해도금 또는 무전해 도금을 사용하여 구리와 같은 전기 전도성 재료로 개구를 채우고; 예컨대, 애싱 또는 스트리핑 프로세스를 사용하여 포토레지스트를 제거하고; 전도성 필라(119)가 형성되지 않은 시드 층의 부분을 제거함으로써, 형성될 수 있다. 전도성 필라(119)를 형성하기 위한 다른 방법도 또한 가능하며, 이는 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 일부 실시예에서, 유전체 층(110)이 생략되고, 캐리어(101) 위에 퇴적되거나 적층된 접착 층(예컨대, LTHC 코팅) 상에 전도성 필라(119)가 형성된다.
다음으로, 도 2에서, 반도체 다이(다이 또는 집적 회로(IC; integrated circuit) 다이로도 지칭될 수 있음)가 유전체 층(110)의 상부 표면에 부착된다. DAF(die attaching film)와 같은 접착 필름(118)이 다이(120)를 유전체 층(110)에 부착시키는 데에 사용될 수 있다.
유전체 층(110)에 접착되기 전에, 다이(120)는 다이(120)에 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 처리될 수 있다. 예를 들어, 다이(120)는, 반도체 기판 및 요소(121)로서 총칭하여 예시된 하나 이상의 위의 금속화 층을 포함할 수 있다. 반도체 기판은, 예를 들어 실리콘, 도핑 또는 미도핑, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층일 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 트랜지스터, 다이오드, 커패시터, 저항 등과 같은 디바이스(도시되지 않음)가 반도체 기판 내에 그리고/또는 반도체 기판 상에 형성될 수 있고, 집적 회로를 형성하도록 금속화 층, 예컨대 반도체 기판 위의 하나 이상의 유전체 층에 있는 금속화 패턴에 의해 상호접속될 수 있다.
다이(120)는 외부 접속이 이루어지는, 알루미늄 패드와 같은 패드(126)를 더 포함한다. 패드(126)는 다이(120)의 활성면 또는 전면(front side)으로서 지칭될 수 있는 것이다. 패시베이션 막(127)이 다이(120)의 전면에 그리고 패드(126)의 부분 상에 형성된다. 패시베이션 막(127)을 통해 패드(126)로 연장하는 개구가 형성된다. 전도성 필라(예를 들어, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(128)가 패시베이션 막(127)의 개구 안으로 연장하고 각자의 패드(126)에 기계적으로 그리고 전기적으로 연결된다. 다이 커넥터(128)는 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(128)는 다이(120)의 집적 회로에 전기적으로 연결된다.
패시베이션 막(127) 및/또는 다이 커넥터(128) 상과 같은 다이(120)의 활성 면에 유전체 재료(129)가 형성된다. 유전체 재료(129)는 다이 커넥터(128)를 측방으로(laterally) 봉지하고(encapsulate), 유전체 재료(129)는 다이(120)와 측방으로 공통 경계이다(coterminous). 유전체 재료(129)는 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물; 또는 이들의 조합일 수 있고, 예를 들어 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다.
다음으로, 도 3에서, 몰딩 재료(130)가 유전체 층(110) 위에, 다이(120) 주변에 그리고 전도성 필라(119) 주변에 형성된다. 몰딩 재료(130)는 예로서 에폭시, 유기 폴리머, 실리카계 또는 유리 필러가 추가되거나 추가되지 않은 폴리머, 또는 다른 재료를 포함할 수 있다. 일부 실시예에서, 몰딩 재료(130)는 적용될 때 겔 타입의 액체인 액체 몰딩 컴파운드(LMD; liquid molding compound)를 포함한다. 몰딩 재료(130)는 또한 적용될 때 액체 또는 고체를 포함할 수 있다. 대안으로서, 몰딩 재료(130)는 다른 절연 및/또는 봉지 재료를 포함할 수 있다. 몰딩 재료(130)는 일부 실시예에서 웨이퍼 레벨 몰딩 프로세스를 사용하여 적용된다. 몰딩 재료(130)는 예를 들어 압축 몰딩, 트랜스퍼 몰딩, 또는 기타 방법을 사용하여 몰딩될 수 있다.
다음으로, 일부 실시예에서, 몰딩 재료(130)는 경화 프로세스를 사용하여 경화된다. 경화 프로세스는 어닐 프로세스 또는 기타 가열 프로세스를 사용하여 미리 정해진 기간 동안 미리 정해진 온도로 몰딩 재료(130)를 가열하는 것을 포함할 수 있다. 경화 프로세스는 또한, 자외선(UV) 노광 프로세스, 적외선(IR) 에너지 노출 프로세스, 이들의 조합, 또는 가열 프로세스와 이들의 조합을 포함할 수 있다. 대안으로서, 몰딩 재료(130)는 다른 방법을 사용하여 경화될 수 있다. 일부 실시예에서, 경화 프로세스는 포함되지 않는다.
다이(120)의 전면 위의 몰딩 재료(130)의 과도한 부분을 제거하도록 화학적 및 기계적 연마(CMP; chemical and mechanical polish)와 같은 평탄화 프로세스가 선택적으로 수행될 수 있다. 일부 실시예에서, 평탄화 프로세스 후에, 몰딩 재료(130), 전도성 필라(119) 및 다이 커넥터(128)는 공면인 상부 표면을 갖는다.
다음으로 도 4를 참조하면, 몰딩 재료(130), 전도성 필라(119) 및 다이(120) 위에 재배선 구조물(140)(이는 또한 전면 재배선 구조물로도 지칭될 수 있음)이 형성된다. 재배선 구조물(140)은 하나 이상의 유전체 층(예컨대, 142, 144, 146 및 148)에 형성된 전기 전도성 특징부(예컨대, 전도성 라인(143), 비아(145))의 하나 이상의 층을 포함한다.
일부 실시예에서, 하나 이상의 유전체 층(예컨대, 142, 144, 146, 및 148)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머; 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물로 형성된다. 하나 이상의 유전체 층은 스핀 코팅, 화학적 기상 증착(CVD; chemical vapor deposition), 라미네이팅 등, 또는 이들의 조합과 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 재배선 구조물(140)의 전도성 특징부는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 적합한 전도성 재료로 형성된 전도성 라인(예컨대, 143) 및 전도성 비아(예컨대, 145)를 포함한다. 일부 실시예에서, 전도성 특징부는, 아래의 전도성 특징부를 노출시키도록 재배선 구조물(140)의 유전체 층에 개구를 형성하고, 유전체 층 위에 그리고 개구에 시드 층(도시되지 않음)을 형성하고, 시드 층 위에 설계 패턴을 갖는 패터닝된 포토레지스트(도시되지 않음)를 형성하고, 설계 패턴에 그리고 시드 층 위에 전도성 재료를 도금(예컨대, 전해 도금 또는 무전해 도금)하고, 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분을 제거함으로써, 형성된다. 재배선 구조물(140)을 형성하는 다른 방법도 또한 가능하며, 이는 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
도 4의 재배선 구조물(140)에서 유전체 층의 갯수와 전도성 특징부의 층의 갯수는 단지 비한정적인 예일 뿐이다. 다른 갯수의 유전체 층 및 다른 갯수의 전도성 특징부의 층도 또한 가능하며, 이는 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
도 4는 또한 재배선 구조물(140) 위에 그리고 재배선 구조물(140)에 전기적으로 연결된 UBM(under bump metallization) 구조물(147)을 예시한다. UBM 구조물(147)을 형성하기 위해, 재배선 구조물(140)의 전도성 특징부(예컨대, 구리 라인 또는 구리 패드)를 노출시키도록 재배선 구조물(140)의 최상부 유전체 층(예컨대, 142)에 개구가 형성된다. 개구가 형성된 후에, 노출된 전도성 특징부와 전기적 접촉하는 UBM 구조물(147)이 형성될 수 있다. 실시예에서, UBM 구조물(147)은 티타늄 층, 구리 층, 및 니켈 층과 같은 3개의 전도성 재료 층을 포함한다. 그러나, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같이, UBM 구조물(147)의 형성에 적합한, 많은 적합한 재료 및 층의 배열이 존재한다. UBM 구조물(147)에 대하여 사용될 수 있는 임의의 적합한 재료 또는 재료층은 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
UBM 구조물(147)은, 최상부 유전체 층(예컨대, 142) 위에 그리고 최상부 유전체 층에서의 개구의 내부를 따라 시드 층을 형성하고; 시드 층 위에 패터닝된 마스크 층(예컨대, 포토레지스트)을 형성하고; 패터닝된 마스크 층의 개구에 그리고 시드 층 위에 전도성 재료(들)를 형성하고(예컨대, 도금에 의해); 마스크 층을 제거하고 전도성 재료(들)가 형성되지 않은 시드 층의 부분을 제거함으로써 형성될 수 있다. UBM 구조물(147)을 형성하기 위한 다른 방법도 또한 가능하며, 이는 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 도 4에서 UBM 구조물(147)의 상부 표면은 단지 예로서 평면인 것으로 예시되어 있지만, UBM 구조물(147)의 상부 표면은 평면이 아닐 수 있다. 예를 들어, 숙련된 당업자라면 용이하게 알 수 있듯이, 각각의 UBM 구조물(147)의 부분(예컨대, 주변 부분)이 최상부 유전체 층(예컨대, 142) 위에 형성될 수 있고, 각각의 UBM 구조물(147)의 다른 부분(예컨대, 중심 부분)이 대응하는 개구에 의해 노출된 최상부 유전체 층의 측벽을 따라 컨포멀로(conformally) 형성될 수 있다.
다음으로, 도 5에서, 일부 실시예에 따르면 커넥터(155)가 UBM 구조물(147) 위에 형성된다. 커넥터(155)는 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프, 이들의 조합(예컨대, 솔더 볼이 부착된 금속 필라) 등일 수 있다. 커넥터(155)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 커넥터(155)는 공융 재료를 포함하고, 예로서 솔더 범프 또는 솔더 볼을 포함할 수 있다. 솔더 재료는 예를 들어, 유연 솔더를 위한 Pb-Sn 조성; InSb를 포함하는 무연 솔더; 주석, 은, 및 구리(SAC) 조성; 및 공통 용융 점을 가지며 전기 응용에서 전도성 솔더 접속을 형성하는 기타 공융 재료와 같은 유연 및 무연 솔더일 수 있다. 무연 솔더에 대하여, 예로서 SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, 및 SAC 405와 같은 다양한 조성의 SAC 솔더가 사용될 수 있다. 솔더 볼과 같은 무연 커넥터는 은(Ag)의 사용 없이 SnCu 화합물로도 형성될 수 있다. 대안으로서, 무연 솔더 커넥터는 구리 사용 없이 주석과 은, Sn-Ag를 포함할 수 있다. 커넥터(155)는 볼 그리드 어레이(BGA; ball grid array)와 같은 그리드를 형성할 수 있다. 일부 실시예에서, 리플로우 프로세스가 수행될 수 있으며, 일부 실시예에서 커넥터(155)에 부분 구(partial sphere)의 형상을 부여한다. 대안으로서, 커넥터(155)는 다른 형상을 포함할 수 있다. 커넥터(155)는 또한 예로서, 구가 아닌 전도성 커넥터를 포함할 수 있다.
일부 실시예에서, 커넥터(155)는 그 위에 솔더 재료가 있거나 없이 스퍼터링, 인쇄, 전해 도금, 무전해 도금, CVD 등에 의해 형성된 (구리 필라와 같은)금속 필라를 포함한다. 금속 필라는 무연일 수 있고, 실질적으로 수직 측벽 또는 경사진 측벽을 가질 수 있다.
도 5는 예컨대 UBM 구조물(147)을 통해 재배선 구조물(140)에 전기적으로 연결되는 IPD(integrated passive device)와 같은 전기 디바이스(171)를 더 예시한다. 솔더 조인트와 같은 전도성 조인트(173)가 전기 디바이스(171)와 재배선 구조물(140) 사이에 형성될 수 있다. 전도성 조인트(173)는 커넥터(155)와 동일한 재료(예컨대, 솔더)를 포함할 수 있다. 또한, 전기 디바이스(171)와 재배선 구조물(140 사이의 갭에 언더필 재료(175)가 형성될 수 있다.
도 5의 예는 설명을 위한 목적으로 캐리어(101) 위에 형성된 하나의 반도체 패키지(1100)를 예시한다. 당해 기술 분야에서의 숙련자라면, 도 1 내지 도 5에 예시된 바와 동일한 프로세싱 단계에서 수십, 수백 또는 그 이상의 반도체 패키지(예컨대, 1100)가 캐리어(101) 위에 형성될 수 있다는 것을 알 것이다. 도 6 내지 도 10은, 둘보다 더 많은 반도체 패키지가 캐리어(101) 위에 형성될 수 있다는 점을 포함해서, 2개의 반도체 패키지(예컨대, 1100A 및 1100B)가 캐리어(101) 위에 형성되는 예를 사용하여, 도 5의 반도체 패키지(1100)의 부가의 프로세싱을 예시한다.
도 6은 각각 반도체 구조물의 영역(100 및 200)에 형성된 반도체 패키지(1100A) 및 반도체 패키지(1100B)를 포함하는 반도체 구조물을 예시한다. 예시된 실시예에서, 반도체 패키지(1100A 및 1100B)의 각각은 도 5에 예시된 반도체 패키지(1100)와 동일하다.
도 6에 예시된 바와 같이, 재배선 구조물(140’)은 몰딩 재료(130) 위에 그리고 모든 다이(120) 위에 연속적으로 형성된다. 영역(100)에서의 재배선 구조물(140’)의 부분은 영역(100)에서의 다이(120)/전도성 필라(119) 위에(예컨대, 바로 위에) 있고 전기적으로 연결되며, 도 5에 예시된 재배선 구조물(140)과 같은 재배선 구조물에 대응한다. 마찬가지로, 영역(200)에서의 재배선 구조물(140’)의 부분은 영역(200)에서의 다이(120)/전도성 필라(119) 위에(예컨대, 바로 위에) 있고 전기적으로 연결되며, 도 5에 예시된 재배선 구조물(140)과 같은 또다른 재배선 구조물에 대응한다.
도 6에 예시된 바와 같이, 재배선 구조물(140’)은 영역(100 및 200) 사이의 영역(300)(이는 다이싱 영역으로도 지칭될 수 있음)에서의 부분을 더 포함한다. 다이싱 영역(300)의 폭은 약 40 μm와 같이 약 40 μm와 약 260 μm 사이일 수 있지만, 다른 치수도 또한 가능하다. 일부 실시예에서, 영역(300)에서의 재배선 구조물(140’)의 부분은 유전체 층(예컨대, 도 4에서의 142, 144, 146, 148 참조)만 포함하고, 영역(300)에는 어떠한 전기 전도성 특징부(예컨대, 전도성 라인, 비아)도 없다. 또한, 예시된 실시예에서, 재배선 구조물(140’)에는 어떠한 시일 링도 형성되지 않는다.
시일 링은 일반적으로 각각의 반도체 패키지(예컨대, 1100A 및 1100B)의 주변에 재배선 구조물(예컨대, 140’)에 형성되는 금속 라인 및 금속 비아와 같은 더미 전도성 특징부를 포함한다. 다르게 말하자면, 평면도에서, 시일 링의 각각은 링 형상(예컨대, 직사각형 형상)을 갖고, 각자의 반도체 패키지(예컨대, 1100A, 1100B)를 둘러싼다. 시일 링의 금속 라인 및 금속 비아는 동일한 프로세싱 단계에서 그리고 재배선 구조물(140’)의 전도성 라인(예컨대, 도 4에서의 143 참조) 및 전도성 비아(예컨대, 도 4에서의 145 참조)와 동일한 재료(들)를 사용하여 형성될 수 있다. 예를 들어, 시일 링의 금속 라인 및 금속 비아는, 시일 링의 금속 라인과 금속 비아가 전기적으로 절연된다는 점을 제외하고는, 재배선 구조물(140’)의 전도성 라인 및 전도성 비아가 형성되는 동일 유전체 층에 형성될 수 있다. 시일 링은 예컨대 후속 다이싱 프로세스 동안 균열(cracking) 및/또는 층간박리로부터 반도체 패키지의 재배선 구조물을 보호하도록 구축된다. 예를 들어, 다이싱 쏘의 블레이드가 2개의 이웃하는 시일 링 사이의 다이싱 영역(300)으로 절단할 때, 블레이드에 야기되는 재배선 구조물(140’)에서의 균열이 시일 링에 의해 정지될 수 있고 반도체 패키지에의 손상을 피할 수 있다. 마찬가지로, 다이싱으로 인해 발생하였을 수 있는 재배선 구조물(140)의 층간박리도 시일 링에 의해 정지되거나 감소될 수 있다.
그러나, 시일 링은 반도체 구조물에서 공간을 차지한다. 예를 들어, 시일 링의 폭은 약 40 μm일 수 있고, 2개의 반도체 패키지(예컨대, 1100A 및 1100B) 사이의 약 80 μm의 총 폭을 갖는 영역이 시일 링을 형성하는 데에 사용된다. 본 개시는, 재배선 구조물(140’)에서 반도체 패키지(예컨대, 1100A 및 1100B) 주변에 어떠한 시일 링도 형성하지 않음으로써, 캐리어(101) 상에 반도체 패키지를 형성하도록 더 많은 공간을 풀어준다. 예를 들어, 시일 링을 형성하지 않음으로써 약 2% 이상의 반도체 패키지가 캐리어(101) 상에 형성될 수 있으며, 따라서 더 높은 생산성을 달성할 수 있다. 또한, 이하 개시되는 사전절단 프로세스 및 다이싱 프로세스는 시일 링을 사용하지 않고서 재배선 구조물(140’)에서의 균열/층간박리를 피하거나 감소시킨다.
이제 도 7a를 참조하면, 다이싱 영역(300)에서 재배선 구조물(140’)에 개구(311/313)를 형성하도록 사전절단 프로세스가 수행된다. 도 7a에 예시된 바와 같이, 개구(311)는 반도체 패키지(1100A)에 가까이 형성되고, 개구(313)는 반도체 패키지(1100B)에 가까이 형성된다. 개구(311)의 폭(W1)은 약 20 μm와 약 80 μm 사이이고, 개구(313)의 폭(W1’)은 약 20 μm와 약 80 μm 사이이다. 일부 실시예에서, 폭(W1)은 폭(W1’)과 실질적으로 동일하다. 다른 실시예에서, 폭(W1)은 폭(W1’)과 상이하다. 일부 실시예에서, 개구(311)의 측벽(311E)과 개구(313)의 측벽(313E) 사이에 측정된 폭(W2)은 약 20 μm와 약 80 μm 사이이며, 측벽(311E)은 반도체 패키지(1100A)와 가장 가까운 개구(311)의 측벽이고, 측벽(313E)은 반도체 패키지(1100B)와 가장 가까운 개구(313)의 측벽이다. 도 7a에 예시된 개구(311 및 313)의 직사각 단면은 단지 비한정적인 예일 뿐이다. 개구(311 및 313)의 단면에 대한 다른 형상이 가능하며, 이는 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 예를 들어, 개구(311 및 313)의 하부는 예컨대 개구를 형성하는 데에 사용된 방법에 따라 불규칙적 형상을 가질 수 있다.
도 7a에 예시된 바와 같이, 다이싱 영역(300)에서의 재배선 구조물(140’)의 유전체 층의 부분은 개구(311/313)를 형성하도록 제거된다. 도 7a의 예에서, 개구(311 및 313)는 다이싱 영역(300)에서 재배선 구조물(140)의 유전체 층의 남은 부분(140R)에 의해 서로 물리적으로 분리되어 있다. 일부 실시예에서, 남은 부분(140R)의 폭(W4)은 약 140 μm와 약 200 μm 사이이다. 또한, 다이싱 영역(300)에서의 몰딩 재료(130)의 부분도 또한 개구를 형성하도록 제거된다. 따라서, 예시된 실시예에서, 개구(311 및 313)는 재배선 구조물(140)을 통하여 그리고 몰딩 재료(130) 안으로 연장한다. 예를 들어, 개구(311 및 313)는 약 20 μm와 100 μm 사이 범위의 깊이만큼 몰딩 재료(130) 안으로 연장할 수 있다.
예시적인 실시예에서, 2개의 레이저 빔이 동시에 개구(311 및 313)를 형성하는 데에 사용된다. 다르게 말하자면, 개구(311 및 313)를 순차적으로 형성하는 대신에, 생산 처리량을 증가시키도록 개구(311 및 313)는 2개의 레이터 빔을 사용하여 동시에 형성되지만, 개구(311 및 313)를 예컨대 순차적으로 형성하도록 하나의 레이저 빔을 사용하는 것이 가능하다. 일부 실시예에서, 사용되는 레이저는 CO2 레이저, UV 레이저, 또는 녹색 광 레이저일 수 있다. 파이버 레이저 및 YAG(Yttrium-Aluminum-Garnet) 레이저와 같은 다른 유형의 레이저도 또한 본 개시의 범위 내에 있는 것으로 고려된다. 일부 실시예에서, 레이저의 평균 출력 전력은 약 0.5 와트와 약 8 와트 사이 범위이지만, 다른 출력 전력 범위도 또한 가능하고 이는 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 레이저의 평균 출력 전력은 재배선 구조물(140’)의 유전체 층의 재료, 개구(311/313)의 깊이, 및 요구되는 처리 속도와 같은 다양한 요인에 의해 결정된다.
도 7a에서, 2개의 개구(311/313)가 사전절단 프로세스에 의해 형성되며, 도 10에 관련하여 이하 보다 상세하게 설명되는 바와 같이, 각각의 개구는 후속 다이싱 프로세스에서 인접한 반도체 패키지에 대한 균열 및/또는 층간박리에 대항하는 보호를 제공한다. 구체적으로, 개구(311)는 반도체 패키지(1100A)의 재배선 구조물을 보호하고, 개구(313)는 반도체 패키지(1100B)의 재배선 구조물을 보호한다. 2개의 인접한 반도체 패키지 사이에 2개보다 더 많은 개구를 형성하는 것은 필요하지 않을 수 있는데, 추가의 개구(들)는, 만약 형성되는 경우, 다이싱 동안 재배선 구조물(140’)의 균열 및/또는 층간박리에 대항하여 더 추가의 보호를 제공하는 것이 아니기 때문이다. 반면에, 하나의 개구만 형성하는 것은, 예컨대 311만 또는 313만 형성하는 것은, 2개의 인접한 반도체 패키지 중의 하나에 대한 보호를 제공하지 않을 수 있다. 넓은 폭을 갖는 개구, 예컨대, 311E로부터 313E까지 연장하는 폭을 갖는 개구가 균열 및/또는 층간박리에 대항하는 보호를 제공하도록 2개의 인접한 반도체 패키지 사이에 형성될 수 있지만, 이러한 넓은 개구를 형성하는 것은 상당히 긴 시간이 걸릴 수 있고 그리고/또는 더 높은 출력 전력을 갖는 레이저를 요구할 수 있다. 따라서, 도 10에 관련하여 이하 설명되는 다이싱 프로세스와 결합하여, 사전절단 프로세스에 의해, 2개의 인접한 반도체 패키지 사이에 형성되는 2개의 개구(예컨대, 311 및 313)는 시일 링을 요구하지 않는 효율적이고(예컨대, 더 짧은 제조 시간 및 더 높은 생산성) 구현하기 쉬운 제조 프로세스를 제공하지만, 여전히 균열 및 층간 박리에 대항하는 보호를 제공한다.
일부 실시예에서, 도 7b는 도 7a의 반도체 구조물의 상부 평면도를 예시한다. 반도체 패키지(1100A 및 1100B) 외에도, 캐리어(101) 상에 형성된 추가의 반도체 패키지(예컨대, 1100C, 1100D, 1100E 및 1100F)가 또한 도 7b에 예시되어 있다. 단순화를 위해, 반도체 패키지의 모든 세부사항이 도 7b에 도시되는 것은 아니다. 도 7b에 예시된 바와 같이, 개구(예컨대, 311, 313, 311’, 및 313’)는 사전절단 프로세스에 의해 이웃하는 반도체 패키지 사이의 다이싱 영역에 형성된다. 도 7b의 상부 평면도에서, 2개의 이웃하는 반도체 패키지(예컨대, 1100A 및 1100B) 사이의 각각의 개구 쌍(예컨대, 311 및 313)은 2개의 병렬 트렌치를 형성할 수 있다. 사전절단 프로세스는 대응하는 반도체 패키지의 각각의 측부(예컨대, 측벽)를 따라 2개의 병렬 트렌치를 형성할 수 있다. 다르게 말하자면, 각각의 반도체 패키지는 예컨대 상부 평면도에서 4개의 개구 쌍에 의해 둘러싸일 수 있으며, 반도체 패키지의 각 측부는 반도체 패키지의 측부를 따라 연장하는 개구 쌍(예컨대, 2개의 병렬 트렌치)을 갖는다.
다음으로, 도 8에서, 도 7a에 도시된 반도체 구조물이 뒤집어질 수 있고, 외부 커넥터(155)가 프레임(157)에 의해 지지되는 테이프(159)(예컨대, 다이싱 테이프)에 부착된다. 다음으로, 캐리어(101)가 에칭, 그라인딩, 또는 기계적 필오프와 같은 적합한 프로세스에 의해 유전체 층(110)으로부터 본딩분리된다. 접착 층(예컨대, LTHC 필름)이 캐리어(101)와 유전체 층(110) 사이에 형성되는 실시예에서, 캐리어(101)는 캐리어(101)를 레이저 또는 UV 광에 노출시킴으로써 본딩분리된다. 레이저 또는 UV 광은 캐리어(101)에 결합하는 접착 층의 화학 결합을 깨며, 그러면 캐리어(101)가 쉽게 분리될 수 있다. 접착 층은, 만약 형성되는 경우, 캐리어 본딩분리 프로세스에 의해 제거될 수 있다. 접착층의 잔여물은, 만약 있다면, 캐리어 본딩분리 프로세스 후에 수행되는 세척 프로세스에 의해 제거될 수 있다.
캐리어(101)를 본딩분리한 후에, 전도성 필라(119)를 노출시키도록 유전체 층(110)에 개구(116)가 형성된다. 개구(116)를 형성하기 위해, 레이저 드릴링 프로세스, 에칭 프로세스 등이 사용될 수 있다. 일부 실시예에서, 에칭 프로세스는 플라즈마 에칭 프로세스이다. 도시되지 않았지만, 상부 패키지(도 9 참조)를 부착하기 위한 준비로 솔더 페이스트가 예컨대 솔더 페이스트 인쇄 프로세스를 사용하여 개구(116)에 형성될 수 있다.
유전체 층(110)이 생략되고 캐리어(101) 위에 퇴적되거나 적층된 접착 층(예컨대, LTHC 코팅) 위에 전도성 필라(119)가 형성되는 실시예에서, 캐리어 본딩분리 프로세스 후에, 전도성 필라(119)는 몰딩 재료(130)의 상부 표면에서 노출될 수 있다. 따라서, 전도성 필라(119)를 노출시키도록 사용되는 드릴링 프로세스 또는 에칭 프로세스가 생략될 수 있다. 도 8 내지 도 11은 유전체 층(110)이 형성되는 실시예를 예시한다. 당해 기술 분야에서의 숙련자는 본 개시를 읽으면 유전체 층(110)이 생략되는 실시예에 대하여 도 8 내지 도 11에 예시된 프로세싱을 수정할 수 있을 것이다.
다음으로 도 9를 참조하면, 도 9에서의 반도체 패키지(500A 및 500B)를 형성하도록 메모리 패키지와 같은 반도체 패키지(160A 및 160B)(상부 패키지로도 지칭됨)가 각각 반도체 패키지(1100A 및 1100B)(하부 패키지로도 지칭됨)에 부착되며, 그에 의해 PoP 구조를 갖는 복수의 반도체 패키지(500)(예컨대, 500A, 500B)를 형성한다.
도 9에 예시된 바와 같이, 반도체 패키지(160)의 각각(예컨대, 160A, 160B)은 기판(161) 및 기판(161)의 상부 표면에 부착된 하나 이상의 반도체 다이(162)(예컨대, 메모리 다이)를 갖는다. 일부 실시예에서, 기판(161)은 실리콘, 갈륨 비소, SOI(silicon on insulator), 또는 기타 유사한 재료를 포함한다. 일부 실시예에서, 기판(161)은 복수층 회로 보드이다. 일부 실시예에서, 기판(161)은 BT(bismaleimide triazine) 수지, FR-4(난연성인 에폭시 수지와 함께 유리섬유 직물로 구성된 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 기타 지지 재료를 포함한다. 기판(161)은 기판(161) 내에/상에 형성된 전도성 특징부(예컨대, 도시되지 않은 전도성 라인 및 비아)를 포함할 수 있다. 도 9에 예시된 바와 같이, 기판(161)은 기판(161)의 상부 표면 및 하부 표면 상에 형성된 전도성 패드(163)를 가지며, 전도성 패드(163)는 기판(161)의 전도성 특징부에 전기적으로 연결된다. 하나 이상의 반도체 다이(162)는 예컨대 본딩 와이어(167)에 의해 전도성 패드(163)에 전기적으로 연결된다. 에폭시, 유기 폴리머, 폴리머 등을 포함할 수 있는 몰딩 재료(165)가 기판(161) 위에 그리고 반도체 다이(162) 주변에 형성된다. 일부 실시예에서, 도 8에 예시된 바와 같이, 몰딩 재료(165)는 기판(161)과 공통 경계이다(conterminous).
일부 실시예에서, 반도체 패키지(160)의 전도성 패드(163)를 전도성 조인트(168)를 통해 전도성 필라(119)에 전기적으로 그리고 기계적으로 연결하도록 리플로우 프로세스가 수행된다. 일부 실시예에서, 전도성 조인트(168)는 솔더 영역, 전도성 필라(예컨대, 구리 필라의 적어도 단부 표면 상의 솔더 영역을 갖는 구리 필라), 또는 임의의 기타 적합한 재료(들)를 포함한다.
리플로우 프로세스 후에, 베이킹(baking) 프로세스가 수행될 수 있다. 베이킹 프로세스는 반도체 구조물 상의 습기를 제거할 수 있다. 다음으로, 상부 패키지(160)(예컨대, 160A, 160B)와 대응하는 하부 패키지(1100)(예컨대, 1100A, 1100B) 사이의 갭에 언더필 재료(169)가 형성된다. 언더필 재료(169)는 예컨대 니들 또는 제팅 디스펜서를 사용하여 상부 패키지(160)와 하부 패키지(1100) 사이의 갭에 디스펜싱될 수 있다. 언더필 재료(169)를 경화시키도록 경화 프로세스가 수행될 수 있다. 도시되지 않았지만, 언더필 재료(169)는 상부 패키지(160)의 측벽을 따라 연장할 수 있다.
다음으로, 도 10에서, PoP 패키지(500)(예컨대, 500A, 500B)를 복수의 개별 PoP 패키지로 분리하도록 다이싱 프로세스가 수행된다. 예시적인 실시예에서, W3의 폭을 갖는 블레이드(315)가 PoP 패키지를 다이싱하는 데에 사용된다. 일부 실시예에서, 폭(W3)은 개구(311)의 측벽(311E)과 개구(313)의 측벽(313E) 사이에 측정된 폭(W2)보다 더 작다. 예시된 실시예에서, 블레이드(315)는 측벽(311E)과 측벽(313E) 사이의 중심 영역에 위치되고, 따라서 다이싱 프로세스 동안 측벽(311E/313E)에 중첩되거나 접촉하지 않는다. 다르게 말하자면, 블레이드(315)는 측방으로 측벽(311E)과 측벽(313E) 사이에 있다. 일부 실시예에서, 블레이드(315)의 폭(W3)은 개구(311 및 313) 사이에 배치된 재배선 구조물(140’)의 남은 부분(140R)의 폭(W4)보다 더 넓다. 이는 블레이드(315)가 남은 부분(140R)을 한 번의 절단으로 제거할 수 있게 하여 다이싱 프로세스의 프로세싱 시간을 감소시킬 수 있다. 예를 들어, 재배선 구조물(140’)의 남은 부분(140R)은 측방으로 블레이드(315)의 대향하는 수직 측벽 사이에 있을 수 있고, 그리하여 블레이드(315)는 재배선 구조물(140’)을 향해 아래쪽으로 절단하며, 남은 부분(140R)은 한 번의 절단으로 제거된다.
도 10에 예시된 바와 같이, 블레이드(315)는 개구(311/313)에 대향하는 반도체 패키지(1100)의 측부로부터 다이싱 영역(300)으로 절단한다. 다르게 말하자면, 블레이드(315)는 다이(120)의 후면에 근접한 하부 패키지의 상부 표면으로부터 도 10에 도시된 반도체 구조물로의 절단을 시작한다. 블레이드(315)가 재배선 구조물(140’)을 향해 이동함에 따라, 재배선 구조물(140’)의 남은 부분(140R) 외에도, 블레이드(315)는 블레이드(315)를 재배선 구조물(140’)로부터 격리하는 개구(311/315)로 인해, 재배선 구조물(140’)에 접촉하지 않는다. 그 결과, 재배선 구조물(140’)의 균열 및/또는 층간박리가 피해지거나 감소된다.
도시되지 않았지만, 도 7 내지 도 10에 예시된 사전절단 프로세스 및 다이싱 프로세스는 다른 다이싱 영역, 예컨대 PoP 패키지(500A/500B)와 다른 이웃하는 PoP 패키지(도시되지 않음) 사이의 다이싱 영역에서 수행될 수 있다. 다이싱 프로세스가 완료된 후에, 도 11에 예시된 PoP 패키지(500)와 같은 복수의 개별 PoP 패키지가 형성된다.
도 11에 예시된 바와 같이, 개별 PoP 패키지(500)는 재배선 구조물(140)을 가지며, 다이(120) 및 전도성 필라(119)가 재배선 구조물(140)의 상부 표면에 전기적으로 연결된다. 몰딩 재료(130)는 재배선 구조물(140) 위에 다이(120) 주변에 그리고 전도성 필라(119) 주변에 형성된다. 도 11의 예에서, 몰딩 재료(130)는 재배선 구조물(140)의 측방 범위(lateral extents)를 넘어 연장한다. 다르게 말하자면, 몰딩 재료(130)는 재배선 구조물(140)보다 더 넓으며, 따라서 재배선 구조물과 공통 경계가 아니다. 예를 들어, 몰딩 재료(130)는 약 1 μm 내지 약 810 μm 범위일 수 있는 폭 W5 만큼 재배선 구조물(140)의 경계(예컨대, 측벽)를 넘어 측방으로 연장할 수 있다. 일부 실시예에서, 이는 블레이드(315)의 폭(W3)이 측벽(311E)과 측벽(313E) 사이의 폭(W2)보다 더 작음으로 인한 것이다.
도 11에 예시된 바와 같이, 몰딩 재료(130)의 상부 부분(예컨대, 재배선 구조물(140)에서 먼 부분)은 재배선 구조물(140)의 측방 범위를 넘어 연장하는 측벽(130S1)을 갖는다. 또한, 몰딩 재료(130)의 하부 부분(예컨대, 재배선 구조물(140)과 물리적으로 접촉하는 부분)은 재배선 구조물(140)의 측벽에 맞추어 정렬되는 측벽(130S2)을 가질 수 있으며, 예컨대, 몰딩 재료(130)의 하부 부분은 재배선 구조물(140)과 동일한 폭을 가질 수 있다.
계속해서 도 11을 참조하면, 재배선 구조물(140)의 측방 범위를 넘어 연장하는 몰딩 재료(130)의 상부 부분은, 재배선 구조물(140)의 측방 범위 내에 배치된 몰딩 재료(130)의 부분의 높이(H2)보다 더 작은 높이(H1)를 갖는다. 개구(311/313)는 몰딩 재료(130)(예컨대, 도 7a 참조) 안으로 연장할 수 있다는 것을 상기하자. 일부 실시예에서, 이는, 다이싱 영역(300) 내의 몰딩 재료(130)의 부분이 제거됨으로써 재배선 구조물(140)의 경계(예컨대, 측벽)를 넘어 배치된 몰딩 재료(130)의 상부 부분에 대하여 더 작은 높이(H1)를 야기함을 의미한다. 도 11에서, 몰딩 재료(130)의 상부 부분의 하부 표면(130L)은 평평한 표면으로서 도시되어 있다. 이는 단지 예일 뿐이다. 상기 설명된 바와 같이, 개구(311/313)를 형성하는 데에 사용된 프로세스에 따라, 하부 표면(130L)은 다른 형상(예컨대, 불규칙적 표면)을 가질 수 있다.
개시된 실시예의 변형이 가능하며, 이는 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 예를 들어, 각각의 PoP 패키지에서의 다이(120)의 갯수, 각각의 PoP 패키지에서의 전도성 필라(119)의 갯수 및/또는 위치가 수정될 수 있다. 다른 예로서, 유전체 층(110)은 PoP 패키지(500)로부터 완전히 제거될 수 있다. 또 다른 예로서, 언더필 재료(169)의 양 및/또는 형상이 수정될 수 있다. 예를 들어, 언더필 재료(169)는, 상부 패키지와 하부 패키지 사이의 갭을 채우며 또다른 전도성 조인트(168)에 의해 제1 전도성 조인트(168)로부터 연속적으로 연장하는 연속하는 체적의 유전체 재료일 수 있다. 대안으로서, 언더필 재료(169)는 언더필 재료(169)의 각각의 부분이 각자의 전도성 조인트(168)를 둘러싸는, 서로 물리적으로 분리되어 있는 복수의 부분들을 포함할 수 있다.
실시예는 이점을 달성할 수 있다. 재배선 구조물에서 시일 링을 생략함으로써, 반도체 패키지를 형성하기 위해 더 많은 공간이 이용가능하며, 그에 의해 더 높은 생산성을 달성한다. 개시된 사전절단 프로세스 및 다이싱 프로세스는 시일 링의 사용 없이 균열/층간박리를 피하거나 감소시키며, 따라서 균열/층간박리와 연관된 문제 없이 생산성의 이득을 가능하게 한다.
도 12는 일부 실시예에 따라 반도체 디바이스를 제조하는 방법(3000)의 흐름도를 예시한다. 도 12에 도시된 예시적인 방법은 단지 많은 가능한 실시예의 방법의 예일 뿐이라는 것을 이해하여야 한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 12에 예시된 바와 같은 다양한 단계들은 추가, 제거, 교체, 재배열 및 반복될 수 있다.
도 12를 참조하면, 단계 3010에서, 제1 다이 및 제2 다이가 캐리어에 부착된다. 단계 3020에서, 몰딩 재료가 제1 다이와 제2 다이 사이에 형성된다. 단계 3030에서, 재배선 구조물이 제1 다이, 제2 다이 및 몰딩 재료 위에 형성되며, 재배선 구조물은 제1 다이 위의 제1 재배선 영역, 제2 다이 위의 제2 재배선 영역, 및 제1 재배선 영역과 제2 재배선 영역 사이의 다이싱 영역을 포함한다. 단계 3040에서, 제1 개구 및 제2 개구가 다이싱 영역에 형성되며, 제1 개구 및 제2 개구는 재배선 구조물을 통해 연장하며 몰딩 재료의 제1 측부를 노출시킨다. 단계 3050에서, 제1 다이와 제2 다이는 다이싱 영역에 맞추어 정렬된 몰딩 재료의 부분을 관통 절단함으로써 분리되며, 여기에서 절단은 제1 측부에 대향하는 몰딩 재료의 제2 측부로부터 몰딩 재료의 제1 측부를 향해 수행된다.
실시예에서, 방법은 제1 다이 및 제2 다이를 캐리어에 부착하는 단계, 제1 다이와 제2 다이 사이에 몰딩 재료를 형성하는 단계, 및 제1 다이, 제2 다이 및 몰딩 재료 위에 재배선 구조물을 형성하는 단계를 포함하고, 재배선 구조물은 제1 다이 위의 제1 재배선 영역, 제2 다이 위의 제2 재배선 영역, 및 제1 재배선 영역과 제2 재배선 영역 사이의 다이싱 영역을 포함한다. 방법은, 다이싱 영역에, 재배선 구조물을 통해 연장하며 몰딩 재료의 제1 측부를 노출시키는 제1 개구 및 제2 개구를 형성하는 단계, 및 다이싱 영역에 맞추어 정렬된 몰딩 재료의 부분을 관통 절단함으로써 제1 다이와 제2 다이를 분리하는 단계를 더 포함하며, 절단은 제1 측부에 대향하는 몰딩 재료의 제2 측부로부터 몰딩 재료의 제1 측부를 향하여 수행된다. 실시예에서, 다이싱 영역은 전기 전도성 특징부가 없다. 실시예에서, 제1 개구 및 제2 개구는 서로 물리적으로 분리되어 있다. 실시예에서, 제1 개구 및 제2 개구는 몰딩 재료 안으로 연장한다. 실시예에서, 제1 개구 및 제2 개구를 형성하는 단계는, 각각 제1 개구 및 제2 개구를 형성하도록 제1 레이저 빔 및 제2 레이저 빔을 사용하여 다이싱 영역에서 재배선 구조물의 부분을 제거하는 단계를 포함한다. 실시예에서, 제1 레이저 빔 및 제2 레이저 빔은 동시에 다이싱 영역에 적용된다. 실시예에서, 절단은 블레이드를 사용하여 수행된다. 실시예에서, 제1 개구는 측방으로 제1 다이와 제2 개구 사이에 있으며, 블레이드의 제1 폭은 제1 다이에 가장 가까운 제1 개구의 제1 측벽과 제2 다이에 가장 가까운 제2 개구의 제2 측벽 사이의 제2 폭보다 더 작다. 실시예에서, 절단 동안, 블레이드는 측방으로 제1 개구의 제1 측벽과 제2 개구의 제2 측벽 사이에 있다. 실시예에서, 재배선 구조물은 시일 링이 없다. 실시예에서, 방법은, 제1 다이와 제2 다이를 분리하는 단계 전에, 제1 다이에 인접한 몰딩 재료에 제1 전도성 필라를 형성하는 단계, 제2 다이에 인접한 몰딩 재료에 제2 전도성 필라를 형성하는 단계, 및 제1 패키지 및 제2 패키지를 각각 제1 전도성 필라 및 제2 전도성 필라에 부착시키는 단계를 더 포함한다.
실시예에서, 방법은 캐리어의 제1 측부 위에 제1 전도성 필라 및 제2 전도성 필라를 형성하는 단계, 캐리어의 제1 측부에 각각 제1 전도성 필라 및 제2 전도성 필라와 인접한 제1 다이 및 제2 다이를 부착시키는 단계, 캐리어의 제1 측부 위에, 제1 다이의 측벽, 제2 다이의 측벽, 제1 전도성 필라의 측벽 및 제2 전도성 필라의 측벽을 따라 연장하는 몰딩 재료를 형성하는 단계, 제1 다이, 제2 다이 및 몰딩 재료 위에, 제1 다이 위의 제1 재배선 영역, 제2 다이 위의 제2 재배선 영역, 및 제1 재배선 영역과 제2 재배선 영역 사이의 다이싱 영역을 포함하는 재배선 구조물을 형성하는 단계, 제1 다이에 근접한 제1 개구 및 제2 다이에 근접한 제2 개구를 형성하도록 다이싱 영역에서 재배선 구조물의 부분을 제거하는 단계로서, 제1 개구는 다이싱 영역에서의 재배선 구조물의 남은 부분에 의해 제2 개구와 분리되는 것인, 단계, 캐리어를 본딩분리하는 단계, 제1 반도체 패키지를 제1 전도성 필라에 전기적으로 연결하는 단계, 제2 반도체 패키지를 제2 전도성 필라에 전기적으로 연결하는 단계, 및 제1 다이의 배면으로부터, 블레이드를 사용하여 몰딩 재료를 관통해 다이싱하는 단계를 포함하고, 다이싱은 제1 다이를 제2 다이와 분리한다. 실시예에서, 다이싱 영역에서 재배선 구조물의 부분을 제거하는 단계는, 제1 개구 및 제2 개구가 몰딩 재료 안으로 연장하도록 몰딩 재료의 부분을 더 제거한다. 실시예에서, 다이싱 영역에서 재배선 구조물의 부분을 제거하는 단계는 레이저를 사용하여 수행된다. 실시예에서, 블레이드는 제1 폭을 가지며, 제1 다이에 가장 가까운 제1 개구의 제1 측벽은 제2 다이에 가장 가까운 제2 개구의 제2 측벽으로부터 제2 폭만큼 이격되어 있고, 제1 폭은 제2 폭보다 더 작다. 실시예에서, 다이싱 동안, 블레이드는 측방으로 제1 개구의 제1 측벽과 제2 개구의 제2 측벽 사이에 있으며 접촉하지 않는다. 실시예에서, 재배선 구조물은 시일 링이 없다.
실시예에서, 반도체 패키지는 하부 패키지를 포함하고, 하부 패키지는, 재배선 구조물 위에 있는, 다이 및 다이에 근접한 전도성 필라, 및 재배선 구조물 위에 있고, 다이와 전도성 필라 사이에 끼여있으며 재배선 구조물의 측방 범위를 넘어 연장하는 몰딩 재료를 포함한다. 실시예에서, 재배선 구조물의 측방 범위를 넘어 연장하는 몰딩 재료의 제1 부분은 제1 높이를 갖고, 다이와 접촉하는 몰딩 재료의 제2 부분은 제2 높이를 가지며, 제1 높이는 제2 높이보다 더 작다. 실시예에서, 반도체 패키지는 전도성 필라에 전기적으로 연결된 상부 패키지를 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
제1 다이 및 제2 다이를 캐리어에 부착하는 단계;
상기 제1 다이와 상기 제2 다이 사이에 몰딩 재료를 형성하는 단계;
상기 제1 다이, 상기 제2 다이 및 상기 몰딩 재료 위에 재배선 구조물을 형성하는 단계로서, 상기 재배선 구조물은,
상기 제1 다이 위의 제1 재배선 영역;
* 상기 제2 다이 위의 제2 재배선 영역; 및
상기 제1 재배선 영역과 상기 제2 재배선 영역 사이의 다이싱 영역
을 포함하는 것인, 상기 재배선 구조물 형성 단계;
상기 다이싱 영역에, 상기 재배선 구조물을 통해 연장하며 상기 몰딩 재료의 제1 측부를 노출시키는 제1 개구 및 제2 개구를 형성하는 단계; 및
상기 다이싱 영역에 맞추어 정렬된 상기 몰딩 재료의 부분을 관통 절단함으로써 상기 제1 다이와 상기 제2 다이를 분리하는 단계를 포함하고,
상기 절단은 상기 제1 측부에 대향하는 상기 몰딩 재료의 제2 측부로부터 상기 몰딩 재료의 제1 측부를 향하여 수행되는 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 다이싱 영역은 전기 전도성 특징부가 없는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 개구 및 상기 제2 개구는 서로 물리적으로 분리되어 있는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 개구 및 상기 제2 개구는 상기 몰딩 재료 안으로 연장하는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 개구 및 상기 제2 개구를 형성하는 단계는, 각각 상기 제1 개구 및 상기 제2 개구를 형성하도록 제1 레이저 빔 및 제2 레이저 빔을 사용하여 상기 다이싱 영역에서 상기 재배선 구조물의 부분을 제거하는 단계를 포함하는 것인 방법.
실시예 6. 실시예 5에 있어서, 상기 제1 레이저 빔 및 상기 제2 레이저 빔은 동시에 상기 다이싱 영역에 적용되는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 절단은 블레이드를 사용하여 수행되는 것인 방법.
실시예 8. 실시예 7에 있어서, 상기 제1 개구는 측방으로 상기 제1 다이와 상기 제2 개구 사이에 있으며, 상기 블레이드의 제1 폭은 상기 제1 다이에 가장 가까운 상기 제1 개구의 제1 측벽과 상기 제2 다이에 가장 가까운 상기 제2 개구의 제2 측벽 사이의 제2 폭보다 더 작은 것인 방법.
실시예 9. 실시예 8에 있어서, 상기 절단 동안, 상기 블레이드는 측방으로 상기 제1 개구의 제1 측벽과 상기 제2 개구의 제2 측벽 사이에 있는 것인 방법.
실시예 10. 실시예 1에 있어서, 상기 재배선 구조물은 시일 링이 없는 것인 방법.
실시예 11. 실시예 1에 있어서, 상기 제1 다이와 상기 제2 다이를 분리하는 단계 전에,
상기 제1 다이에 인접한 상기 몰딩 재료에 제1 전도성 필라를 형성하는 단계;
상기 제2 다이에 인접한 상기 몰딩 재료에 제2 전도성 필라를 형성하는 단계; 및
제1 패키지 및 제2 패키지를 각각 상기 제1 전도성 필라 및 상기 제2 전도성 필라에 부착시키는 단계를 더 포함하는 방법.
실시예 12. 방법에 있어서,
캐리어의 제1 측부 위에 제1 전도성 필라 및 제2 전도성 필라를 형성하는 단계;
상기 캐리어의 제1 측부에 각각 상기 제1 전도성 필라 및 상기 제2 전도성 필라와 인접한 제1 다이 및 제2 다이를 부착시키는 단계;
상기 캐리어의 제1 측부 위에, 상기 제1 다이의 측벽, 상기 제2 다이의 측벽, 상기 제1 전도성 필라의 측벽 및 상기 제2 전도성 필라의 측벽을 따라 연장하는 몰딩 재료를 형성하는 단계;
상기 제1 다이, 상기 제2 다이 및 상기 몰딩 재료 위에, 상기 제1 다이 위의 제1 재배선 영역, 상기 제2 다이 위의 제2 재배선 영역, 및 상기 제1 재배선 영역과 상기 제2 재배선 영역 사이의 다이싱 영역을 포함하는 재배선 구조물을 형성하는 단계;
상기 제1 다이에 근접한 제1 개구 및 상기 제2 다이에 근접한 제2 개구를 형성하도록 상기 다이싱 영역에서 상기 재배선 구조물의 부분을 제거하는 단계로서, 상기 제1 개구는 상기 다이싱 영역에서의 상기 재배선 구조물의 남은 부분에 의해 상기 제2 개구와 분리되는 것인, 단계;
상기 캐리어를 본딩분리하는 단계;
제1 반도체 패키지를 상기 제1 전도성 필라에 전기적으로 연결하는 단계;
제2 반도체 패키지를 상기 제2 전도성 필라에 전기적으로 연결하는 단계; 및
상기 제1 다이의 배면으로부터, 블레이드를 사용하여 상기 몰딩 재료를 관통해 다이싱하는 단계를 포함하고,
상기 다이싱은 상기 제1 다이를 상기 제2 다이와 분리하는 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 다이싱 영역에서 상기 재배선 구조물의 부분을 제거하는 단계는, 상기 제1 개구 및 상기 제2 개구가 상기 몰딩 재료 안으로 연장하도록 상기 몰딩 재료의 부분을 더 제거하는 것인 방법.
실시예 14. 실시예 12에 있어서, 상기 다이싱 영역에서 상기 재배선 구조물의 부분을 제거하는 단계는 레이저를 사용하여 수행되는 것인 방법.
실시예 15. 실시예 12에 있어서, 상기 블레이드는 제1 폭을 가지며, 상기 제1 다이에 가장 가까운 상기 제1 개구의 제1 측벽은 상기 제2 다이에 가장 가까운 상기 제2 개구의 제2 측벽으로부터 제2 폭만큼 이격되어 있고, 상기 제1 폭은 상기 제2 폭보다 더 작은 것인 방법.
실시예 16. 실시예 15에 있어서, 상기 다이싱 동안, 상기 블레이드는 측방으로 상기 제1 개구의 제1 측벽과 상기 제2 개구의 제2 측벽 사이에 있으며 접촉하지 않는 것인 방법.
실시예 17. 실시예 12에 있어서, 상기 재배선 구조물은 시일 링이 없는 것인 방법.
실시예 18. 반도체 패키지에 있어서,
하부 패키지를 포함하고,
상기 하부 패키지는,
재배선 구조물 위에 있는, 다이 및 상기 다이에 근접한 전도성 필라; 및
상기 재배선 구조물 위에 있고, 상기 다이와 상기 전도성 필라 사이에 끼여있으며 상기 재배선 구조물의 측방 범위를 넘어 연장하는 몰딩 재료
를 포함하는 것인 반도체 패키지.
실시예 19. 실시예 18에 있어서, 상기 재배선 구조물의 측방 범위를 넘어 연장하는 상기 몰딩 재료의 제1 부분은 제1 높이를 갖고, 상기 다이와 접촉하는 상기 몰딩 재료의 제2 부분은 제2 높이를 가지며, 상기 제1 높이는 상기 제2 높이보다 더 작은 것인 반도체 패키지.
실시예 20. 실시예 19에 있어서, 상기 전도성 필라에 전기적으로 연결된 상부 패키지를 더 포함하는 반도체 패키지.

Claims (10)

  1. 방법에 있어서,
    제1 다이 및 제2 다이를 캐리어에 부착하는 단계;
    상기 제1 다이와 상기 제2 다이 사이에 몰딩 재료를 형성하는 단계;
    상기 제1 다이, 상기 제2 다이 및 상기 몰딩 재료 위에 재배선 구조물을 형성하는 단계로서, 상기 재배선 구조물은,
    상기 제1 다이 위의 제1 재배선 영역;
    상기 제2 다이 위의 제2 재배선 영역; 및
    상기 제1 재배선 영역과 상기 제2 재배선 영역 사이의 다이싱 영역
    을 포함하고, 상기 다이싱 영역의 폭은 40 μm이고, 상기 재배선 구조물은 시일 링(seal ring)이 없는 것인, 상기 재배선 구조물 형성 단계;
    제1 레이저 빔 및 제2 레이저 빔을 각각 사용하여 상기 다이싱 영역의 부분을 제거함으로써 상기 다이싱 영역 내에 제1 개구 및 제2 개구를 형성하는 단계로서, 상기 제1 개구 및 상기 제2 개구는 상기 재배선 구조물을 통해 연장하며 상기 몰딩 재료의 제1 측부(side)를 노출시키는 것인, 상기 제1 개구 및 제2 개구 형성 단계; 및
    블레이드를 사용하여 상기 다이싱 영역에 맞추어 정렬된 상기 몰딩 재료의 부분을 관통 절단함으로써 상기 제1 다이와 상기 제2 다이를 분리하는 단계
    를 포함하고,
    상기 절단은 상기 제1 측부에 대향하는 상기 몰딩 재료의 제2 측부로부터 상기 몰딩 재료의 상기 제1 측부를 향하여 수행되는 것인 방법.
  2. 제1항에 있어서, 상기 다이싱 영역은 전기 전도성 특징부가 없는 것인 방법.
  3. 제1항에 있어서, 상기 제1 개구 및 상기 제2 개구는 서로 물리적으로 분리되어 있는 것인 방법.
  4. 제1항에 있어서, 상기 제1 개구 및 상기 제2 개구는 20 μm와 100 μm 사이 범위의 깊이만큼 상기 몰딩 재료 안으로 연장하는 것인 방법.
  5. 제1항에 있어서, 상기 제1 레이저 빔 및 상기 제2 레이저 빔은 동시에 상기 다이싱 영역에 적용되는 것인 방법.
  6. 제1항에 있어서, 상기 제1 개구는 측방으로 상기 제1 다이와 상기 제2 개구 사이에 있으며, 상기 블레이드의 제1 폭은 상기 제1 다이에 가장 가까운 상기 제1 개구의 제1 측벽과 상기 제2 다이에 가장 가까운 상기 제2 개구의 제2 측벽 사이의 제2 폭보다 더 작은 것인 방법.
  7. 제6항에 있어서, 상기 절단 동안, 상기 블레이드는 측방으로 상기 제1 개구의 제1 측벽과 상기 제2 개구의 제2 측벽 사이에 있는 것인 방법.
  8. 제1항에 있어서, 상기 제1 다이와 상기 제2 다이를 분리하는 단계 전에,
    상기 제1 다이에 인접한 상기 몰딩 재료 내에 제1 전도성 필라(conductive pillar)를 형성하는 단계;
    상기 제2 다이에 인접한 상기 몰딩 재료 내에 제2 전도성 필라를 형성하는 단계; 및
    제1 패키지 및 제2 패키지를 각각 상기 제1 전도성 필라 및 상기 제2 전도성 필라에 부착시키는 단계
    를 더 포함하는 방법.
  9. 방법에 있어서,
    캐리어의 제1 측부 위에 제1 전도성 필라 및 제2 전도성 필라를 형성하는 단계;
    상기 캐리어의 제1 측부에, 각각 상기 제1 전도성 필라 및 상기 제2 전도성 필라와 인접한 제1 다이 및 제2 다이를 부착시키는 단계;
    상기 캐리어의 제1 측부 위에, 상기 제1 다이의 측벽, 상기 제2 다이의 측벽, 상기 제1 전도성 필라의 측벽 및 상기 제2 전도성 필라의 측벽을 따라 연장하는 몰딩 재료를 형성하는 단계;
    상기 제1 다이, 상기 제2 다이 및 상기 몰딩 재료 위에, 상기 제1 다이 위의 제1 재배선 영역, 상기 제2 다이 위의 제2 재배선 영역, 및 상기 제1 재배선 영역과 상기 제2 재배선 영역 사이의 다이싱 영역을 포함하는 재배선 구조물을 형성하는 단계로서, 상기 재배선 구조물은 시일 링이 없고, 상기 다이싱 영역의 폭은 40 μm인 것인, 상기 재배선 구조물 형성 단계;
    상기 제1 다이에 근접한 제1 개구 및 상기 제2 다이에 근접한 제2 개구를 형성하도록 레이저 빔을 사용하여 상기 다이싱 영역 내에서 상기 재배선 구조물의 부분을 제거하는 단계로서, 상기 제1 개구는 상기 다이싱 영역 내에서의 상기 재배선 구조물의 남은 부분에 의해 상기 제2 개구와 분리되는 것인, 상기 재배선 구조물의 부분 제거 단계;
    상기 캐리어를 본딩분리하는 단계;
    상기 제1 전도성 필라에 제1 반도체 패키지를 전기적으로 연결하는 단계;
    상기 제2 전도성 필라에 제2 반도체 패키지를 전기적으로 연결하는 단계; 및
    상기 제1 반도체 패키지를 전기적으로 연결하는 단계 및 상기 제2 반도체 패키지를 전기적으로 연결하는 단계 후에, 상기 제1 다이의 배면으로부터, 블레이드를 사용하여 상기 몰딩 재료를 관통해 다이싱하는 단계
    를 포함하고,
    상기 다이싱은 상기 제1 다이를 상기 제2 다이와 분리하고,
    상기 블레이드는, 상기 재배선 구조물의 남은 부분의 제2 폭보다 더 큰 제1 폭을 갖는 것인 방법.
  10. 방법에 있어서,
    캐리어의 제1 측부 상에 제1 전도성 필라 및 제2 전도성 필라를 형성하는 단계;
    상기 캐리어의 제1 측부에, 상기 제1 전도성 필라와 인접한 제1 다이 및 상기 제2 전도성 필라와 인접한 제2 다이를 부착시키는 단계;
    상기 제1 다이, 상기 제2 다이, 상기 제1 전도성 필라, 및 상기 제2 전도성 필라를 몰딩 재료 내에 매립하는 단계;
    상기 몰딩 재료 위에, 상기 제1 다이 위의 제1 재배선 영역, 상기 제2 다이 위의 제2 재배선 영역, 및 상기 제1 재배선 영역과 상기 제2 재배선 영역 사이의 다이싱 영역을 포함하는 재배선 구조물을 형성하는 단계로서, 상기 재배선 구조물은 시일 링이 없는 것인, 상기 재배선 구조물 형성 단계;
    레이저를 사용하여 상기 다이싱 영역의 적어도 부분을 제거함으로써 상기 캐리어로부터 먼 쪽의 상기 재배선 구조물의 제1 측부로부터 제1 리세스 및 제2 리세스를 형성하는 단계로서, 상기 제1 리세스 및 상기 제2 리세스는 상기 재배선 구조물을 통해 상기 몰딩 재료 안으로 연장하고, 상기 제1 리세스와 상기 제2 리세스는 상기 다이싱 영역의 남은 부분에 의해 분리되고, 상기 제1 리세스는, 상기 다이싱 영역의 남은 부분으로부터 먼 쪽의 제1 측벽, 상기 제1 측벽에 평행한 제2 측벽, 및 상기 제1 측벽과 상기 제2 측벽을 연결하는 제1 바닥면을 포함하고, 상기 제2 리세스는, 상기 다이싱 영역의 남은 부분으로부터 먼 쪽의 제3 측벽, 상기 제3 측벽에 평행한 제4 측벽, 및 상기 제3 측벽과 상기 제4 측벽을 연결하는 제2 바닥면을 포함하는 것인, 상기 제1 리세스 및 제2 리세스 형성 단계;
    상기 캐리어를 제거하는 단계;
    상기 제1 전도성 필라에 제1 패키지를 본딩하고, 상기 제2 전도성 필라에 제2 패키지를 본딩하는 단계; 및
    블레이드를 사용하여 상기 몰딩 재료를 절단함으로써 상기 다이싱 영역의 남은 부분에 맞추어 정렬된 상기 몰딩 재료의 부분을 제거하는 단계
    를 포함하고,
    상기 절단은, 상기 재배선 구조물로부터 먼 쪽의 상기 몰딩 재료의 제1 측부로부터 수행되고, 상기 블레이드의 폭은 상기 다이싱 영역의 남은 부분의 폭보다 더 넓고, 상기 절단 동안, 상기 블레이드는 상기 제2 측벽 및 상기 제4 측벽과는 접촉하지만 상기 제1 측벽이나 상기 제3 측벽과는 접촉하지 않는 것인 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220064314A (ko) * 2020-11-11 2022-05-18 주식회사 네패스 반도체 패키지 및 이의 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276506B2 (en) * 2016-07-21 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package
US10840227B2 (en) 2017-11-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device
US10930604B2 (en) * 2018-03-29 2021-02-23 Semiconductor Components Industries, Llc Ultra-thin multichip power devices
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
KR102513078B1 (ko) * 2018-10-12 2023-03-23 삼성전자주식회사 반도체 패키지
JP6978697B2 (ja) * 2018-11-15 2021-12-08 日亜化学工業株式会社 発光装置の製造方法
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US11387191B2 (en) 2019-07-18 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
DE102020108029B4 (de) * 2019-08-29 2023-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-package für hochgeschwindigkeitsdatenübertragung und herstellungsverfahren dafür
US11508677B2 (en) 2019-08-29 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package for high-speed data transmission and manufacturing method thereof
KR20210101574A (ko) * 2020-02-10 2021-08-19 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11508633B2 (en) * 2020-05-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having taper-shaped conductive pillar and method of forming thereof
KR20210152721A (ko) * 2020-06-09 2021-12-16 삼성전자주식회사 반도체 패키지
US11804441B2 (en) 2020-06-16 2023-10-31 Intel Corporation Microelectronic structures including bridges
US11923307B2 (en) 2020-06-16 2024-03-05 Intel Corporation Microelectronic structures including bridges
US11373972B2 (en) 2020-06-16 2022-06-28 Intel Corporation Microelectronic structures including bridges
US11887962B2 (en) 2020-06-16 2024-01-30 Intel Corporation Microelectronic structures including bridges
US11791274B2 (en) 2020-06-16 2023-10-17 Intel Corporation Multichip semiconductor package including a bridge die disposed in a cavity having non-planar interconnects
US11521931B2 (en) * 2020-06-16 2022-12-06 Intel Corporation Microelectronic structures including bridges
KR20220007410A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지
KR20220032261A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
CN118099107A (zh) * 2024-04-24 2024-05-28 甬矽半导体(宁波)有限公司 半导体封装结构及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7265034B2 (en) * 2005-02-18 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting integrated circuit chips from wafer by ablating with laser and cutting with saw blade
EP1779961B1 (en) * 2005-10-31 2011-06-15 Advanced Laser Separation International (ALSI) B.V. Method for forming one or more separated scores in a surface of a substrate
US7820543B2 (en) 2007-05-29 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced copper posts for wafer level chip scale packaging
US7838424B2 (en) 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US7863742B2 (en) 2007-11-01 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Back end integrated WLCSP structure without aluminum pads
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US8987058B2 (en) 2013-03-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer separation
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
US8865585B2 (en) 2012-07-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming post passivation interconnects
US8987884B2 (en) 2012-08-08 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and methods for forming the same
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US8754508B2 (en) 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8952530B2 (en) 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
US8772151B2 (en) 2012-09-27 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation scheme
US8884400B2 (en) 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
US8846548B2 (en) 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
US9773732B2 (en) 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9543170B2 (en) 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9443780B2 (en) 2014-09-05 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having recessed edges and method of manufacture
US9941207B2 (en) 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US9385268B2 (en) * 2014-11-10 2016-07-05 Fuji Xerox Co., Ltd. Method of manufacturing semiconductor chips
US10032651B2 (en) * 2015-02-12 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9484227B1 (en) * 2015-06-22 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing in wafer level package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220064314A (ko) * 2020-11-11 2022-05-18 주식회사 네패스 반도체 패키지 및 이의 제조 방법

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