CN113366628A - 封装基板及包括其的半导体装置 - Google Patents

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Abstract

本实施方式涉及封装基板和半导体装置，上述半导体装置包括：元件部包括半导体元件，及封装基板，与上述元件部电连接；通过将玻璃基板作为芯适用于上述封装基板，使半导体元件和母板更紧密地连接，从而以尽可能短的距离传输电信号。由此，提供显著改善信号传输速度等电特性，实质上防止寄生元件的产生，从而能够进一步简化绝缘膜处理工序，且提供可适用于高速电路的封装基板。

Description

封装基板及包括其的半导体装置
技术领域
本实施方式涉及一种具有空腔结构的封装基板及包括其的半导体装置。
与关联申请的相互参照
本申请要求于2019年3月12日提交的美国临时申请专利申请号62/816,984、于2019年3月12日提交的美国临时申请专利申请号62/817,003、于2019年3月12日提交的美国临时申请专利申请号62/817,027、于2019年3月28日提交的美国临时申请专利申请号62/825,216、于2019年3月29日提交的美国临时申请专利申请号62/826,122及于2019年3月29日提交的美国临时申请专利申请号62/826,144的优先权的权益，上述优先权的基础申请全文通过引用包含于本文。
背景技术
在制造电子部件时，在半导体晶片上实现电路被称为前段(FE：Front-End)工序，将晶片组装成能够在实际产品中使用的状态被称为后段(BE：Back-End)工序，在该后段工序中包括封装工序。
作为最近实现电子产品快速发展的半导体行业的四项核心技术，有半导体技术、半导体封装技术、制造工艺技术和软件技术。半导体技术正在以各种形式发展，例如，微米以下的纳米单位的线宽、一千万个以上单元(Cell)，高速运行以及释放大量热量等，但是还得不到相对完整封装上述半导体的技术支持。因此，半导体的电性能有时取决于封装技术和相应的电连接，而不是取决于半导体技术本身的性能。
陶瓷或树脂用作封装基板的材料。陶瓷基板由于其高电阻值或高介电常数而难以搭载高性能高频半导体元件。树脂基板可以搭载相对高性能高频的半导体元件，但是在减小布线的间距方面存在局限性。
近来，正在进行将硅或玻璃适用于高端封装基板的研究。通过在硅或玻璃基板上形成通孔并将导电材料适用于该通孔，从而缩短元件和母板之间的布线长度，并且可以获得优异的电特性。
并且，半导体封装在操作时会产生热量，有时额外地包括用于释放上述热量的散热装置。
作为相关现有技术文献，有韩国公开专利公报第10-2019-0008103号、韩国公开专利公报第10-2016-0114710号、韩国授权专利公报第10-1468680号等。
发明内容
发明要解决的问题
本实施方式的目的在于，通过适用玻璃基板来制造具有空腔结构的封装基板，以提供更集成化的半导体装置。
用于解决问题的手段
为了达到上述目的，根据一实施方式的封装基板包括芯层和位于上述芯层上的上部层，上述芯层包括玻璃基板和芯通孔，上述玻璃基板包括相向的第一表面和第二表面，上述玻璃基板包括：第一区域，具有第一厚度；及第二区域，与上述第一区域相邻，且具有第二厚度，上述第二厚度的厚度比上述第一厚度的厚度薄，上述芯通孔在厚度方向上贯穿上述玻璃基板，且上述芯通孔被设置为多个，上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，上述芯分配层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，上述封装基板还包括位于上述第二区域的上方或下方的空腔部，上述空腔部包括内部空间，与上述芯分配层电连接的空腔分配层和空腔元件可以位于上述内部空间中。
在一实施方式中，在上述空腔部的至少一面上还可包括向上述内部空间突出的支撑部。
在一实施方式中，上述支撑部可以具有连接上述空腔部的侧面的一端和另一端的弧形(arc)形状。
在一实施方式中，上述支撑部的至少一部分可以连接到第一区域的厚度方向上的一面，并且上述支撑部的其他一部分可以向上述内部空间突出，以固定插入的空腔元件的位置。
在一实施方式中，上述支撑部的至少一部分可以连接到第一区域的厚度方向上的一面，并且上述支撑部的其他一部分可以突出到向上述内部空间突出，以固定插入的空腔元件的位置。
在一实施方式中，上述支撑部可以包括与上述玻璃基板相同的材料。
在一实施方式中，上述空腔部的一侧面可以为空腔第一侧面，与上述空腔第一侧面不同的另一侧面可以为空腔第二侧面，在上述空腔第一侧面和上述空腔第二侧面分别可以布置有支撑部。
在一实施方式中，上述空腔分配层可以包括：空腔分配图案，该空腔分配图案为与空腔元件和上述芯分配层电连接的导电层，上述空腔元件的至少一部分位于上述内部空间中；及空腔绝缘层，该空腔绝缘层为包围上述空腔分配图案的绝缘层。
在一实施方式中，上述封装基板还可包括位于上述芯层和上述空腔部之间的散热部，上述散热部可以位于上述玻璃基板的第一区域和上述空腔部的内部区域相接的表面上。
在一实施方式中，上述散热部的至少一部分可以连接到上述芯分配层。
为了达到上述目的，根据一实施方式的半导体装置可以包括：半导体元件部，一个以上的半导体元件位于该半导体元件部；封装基板，与上述半导体元件电连接；及母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接。
发明的效果
本实施方式的封装基板及包括其的半导体装置通过使半导体元件和母板更紧密地连接，从而以尽可能短的距离传输电信号，因此能够显著改善信号传输速度等电特性。
另外，由于用作基板的芯的玻璃基板本身是绝缘体，因此与现有的硅芯相比几乎不存在产生寄生元件的可能性，从而可以更加简化绝缘膜处理工艺，并且可以适用于高速电路。
并且，与硅圆形晶片的制造相比，由于以大型面板的形式制造玻璃基板，因此相对容易批量生产，且可以进一步提高经济效率。
此外，通过使如晶体管等元件位于封装基板中，使得传输的电信号可以以更短的距离传输，且可以通过更薄膜化的基板实现出色的性能。
进而，可以通过空腔部中的支撑部将空腔元件固定在更精确的位置，进一步提高工作性。
附图说明
图1为说明根据一实施方式的半导体装置的截面结构的示意图。
图2为说明根据另一实施方式的封装基板的截面结构的示意图。
图3的(a)部分和(b)部分分别为以截面说明根据本实施方式的封装基板的一部分的示意图。
图4的(a)部分和(b)部分分别为以截面说明根据本实施方式的封装基板的一部分的示意图。
图5为说明根据本实施方式的封装基板的截面的一部分的详细示意图(圆圈示出从顶部或底部观察的形状)。
图6为说明根据本实施方式的封装基板的截面的一部分的详细示意图(圆圈示出从顶部或底部观察的形状)。
图7为以截面说明根据本实施方式的玻璃基板上形成的芯通孔的形状的示意图。
图8为以截面说明根据另一实施方式的封装基板的结构的示意图。
图9的(a)部分和(b)部分分别为以截面说明根据另一实施方式的封装基板的一部分的示意图。
图10的(a)部分和(b)部分分别为以截面说明根据另一实施方式的封装基板的一部分的示意图。
图11为说明根据本实施方式的具有适用支撑部的空腔部的玻璃基板上固定空腔元件的形状的示意图。
图12为说明从顶部观察根据本实施方式的具有适用支撑部的空腔部的玻璃基板时的形状的示意图。
图13为以截面说明根据本实施方式适用支撑部的空腔玻璃基板和芯分配图案的示意图，(a)部分为在图11的a-a’线观察的截面，(b)部分为在(a)部分中形成有芯分配图案的截面。
图14为以截面说明根据本实施方式适用支撑部的封装基板中芯部和空腔部的示意图。
图15为说明根据本实施方式适用支撑部的封装基板的截面的示意图。
具体实施方式
下面，参照附图来对本发明的实施例进行详细说明，以使本发明所属技术领域的普通技术人员轻松实现。本发明可通过多种不同的实施方式实现，并不限定于在本说明书中所说明的实施例。纵贯全文，相同的附图标记表示相同的部件。
在本说明书中，作为马库什型描述中包含的术语的“其组合”是指，从由马库什型描述的多个构成要素组成的组中选择的一个以上的混合或组合，从而表示包括从由上述多个构成要素组成的组中选择的一个以上。
在本说明书中，除非另有说明，如“第一”、“第二”或“A”、“B”等术语用于将相同的术语彼此区分。并且，除非与上下文迥然不同的含义，单数表示可以包括复数表示。
在本说明书中，“～”类可以是指在化合物内包括相当于“～”的化合物或“～”的衍生物。
在本说明书中，“B位于A上”是指B以与A直接接触的方式位于A上，或是指B以在A与B之间夹着其他层的状态下位于A上，而不限于B以与A的表面接触的方式位于A上的意思。
在本说明书中，A连接到B的含义是指A和B直接连接或通过A和B之间的其他构成要素连接，除非另有说明，否则解释不限于A和B直接连接。
在本说明书中，除非另有说明，单数的表示可解释为包括从文脉解读的单数或复数的含义。
发明人在开发更加集成化且能够以更薄的厚度表现出高性能的半导体装置的过程中认识到除了元件本身封装部分也是提高性能方面的重要因素，对此进行研究，在此过程中确认，与将两层以上的芯作为封装基板适用于母板上的如现有的中介层和有机基板(organic substrate)等不同地，通过将玻璃芯作为单层适用且采用空腔结构等方法，可以使封装基板更薄且有助于提高半导体装置的电特性，从而完成了本发明。
并且，确认到，通过适用可将由内部元件产生的热量传递到外部的散热部等的方法，用更薄的封装基板可以有助于提高半导体装置的电特性，从而完成了本发明。
进而，确认到，当将元件设置于上述空腔结构时，只有上述元件设置于预先设定的正确位置且保持其位置，才能够进一步提高半导体装置的性能，因此通过在空腔空间中进一步适用引导元件的位置且支撑元件的支撑部来可以进一步提高基板制造的工作性和封装基板的性能，从而完成了本发明。
图1为说明根据一实施方式的封装基板的截面结构的示意图，图2为以截面说明根据另一实施方式的封装基板的结构的示意图，图3的(a)部分和(b)部分分别为以截面说明根据本实施方式的封装基板的一部分的示意图。图4的(a)部分和(b)部分分别为以截面说明根据本实施方式的封装基板的一部分的示意图，图5为说明根据本实施方式的封装基板的截面的一部分的详细示意图(圆圈示出从顶部或底部观察的形状)，图6为说明根据本实施方式的封装基板的截面的一部分的详细示意图(圆圈示出从顶部或底部观察的形状)。并且，图7为以截面说明根据本实施方式的玻璃基板上形成的芯通孔的形状的示意图。图8为以截面说明根据另一实施方式的封装基板的结构的示意图，图9的(a)部分和(b)部分分别为以截面说明根据另一实施方式的封装基板的一部分的示意图。图10的(a)部分和(b)部分分别为以截面说明根据另一实施方式的封装基板的一部分的示意图，图11为说明根据本实施方式的具有适用支撑部的空腔部的玻璃基板上固定空腔元件的形状的示意图。图12为说明从顶部观察根据本实施方式的具有适用支撑部的空腔部的玻璃基板时的形状的示意图，图13为以截面说明根据本实施方式适用支撑部的空腔玻璃基板和芯分配图案的示意图，(a)部分为在图11的a-a’线观察的截面，(b)部分为在(a)部分中形成有芯分配图案的截面。图14为以截面说明根据本实施方式适用支撑部的封装基板中芯部和空腔部的示意图，图15为说明根据本实施方式适用支撑部的封装基板的截面的示意图。下面，参照上述附图更详细说明本发明。
为了达到上述目的，根据本实施方式的半导体装置100包括：半导体元件部30，设置有一个以上的半导体元件32、34、36；封装基板20，与上述半导体元件电连接；及母板10，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接。
根据另一实施方式的封装基板20包括：芯层22；上部层26，位于上述芯层的一面；及空腔部28，用于能够设置空腔元件40。
上述封装基板还包括：散热部H，位于上述芯层和上述空腔部之间；和/或支撑部285，在上述空腔部的至少一面上向上述内部空间突出。
上述半导体元件部30是指安装于半导体装置的元件，通过连接电极等安装于上述封装基板20上。具体而言，作为上述半导体元件部30，可以适用例如CPU、GPU等计算元件(第一元件：32，第二元件：34)、存储芯片等存储元件(第三元件：36)等，但是只要是安装在半导体装置的半导体元件，就可以不受限制地适用。
上述母板10可以为印刷电路板、印刷布线板等的母板。
上述封装基板20可以选择性地进一步包括位于芯层下方的下部层29。
上述芯层22包括：玻璃基板21，包括第二区域222，该第二区域222与具有第一厚度211的第一区域221相邻且具有厚度比上述第一厚度的厚度薄的第二厚度212；多个芯通孔23，在厚度方向上贯穿上述玻璃基板；及芯分配层24，位于上述玻璃基板或芯通孔的表面上，且通过上述芯通孔电连接上述玻璃基板的第一表面213和与上述第一表面相向的第二表面214。
上述芯层22包括：第一区域221，具有第一厚度211；及第二区域222，与上述第一区域221相邻且具有厚度比上述第一厚度的厚度薄的第二厚度212；上述第二区域可以起到空腔结构的作用。
在同一区域中，上述玻璃基板21具有相向的第一表面213和第二表面214，该两个表面大体上彼此平行，使得玻璃基板整体上具有一定的厚度。
上述玻璃基板21具有彼此相向的第一表面213和第二表面214，其一特征在于，第一区域的厚度即第一厚度211比第二区域的厚度即第二厚度212厚。因此，具有如下特征：在第一区域和第二区域相接的部分，在上述玻璃基板中除了芯通孔之外的部位，作为上述第一区域的厚度方向上的一面的侧面壁被暴露。此外，因第一区域和第二区域的厚度差异形成的内部空间281起到收容空腔元件的一部分或全部的作用。
向空腔的内部空间281突出的支撑部285可设置于暴露上述侧面壁的第一区域的厚度方向上的一面。上述支撑部285的至少一部分与第一区域的厚度方向上的一面连接，上述支撑部285的另一部分向上述内部空间281突出，以固定被插入的空腔元件40的位置。
这样的具有不同厚度的第一区域和第二区域相邻的玻璃基板21可以通过堆叠或结合具有不同尺寸的玻璃基板来制造，考虑耐久性和制造效率等，优选地，以在玻璃基板中去除第一厚度和第二厚度之间的差异部分的方式制造。此时，为了去除，可以采用通过与进行后述的用于形成芯通孔的过程同时或分开进行的蚀刻过程向其结合力减弱的部分施加机械力量来去除的方法等，但本发明不限于此。
在上述玻璃基板21中，与上述去除的同时，可以形成上述支撑部285。具体而言，在通过激光照射等方法在玻璃基板21上形成缺陷后，通过氢氟酸等强酸进行蚀刻来形成通孔或空腔部时，可以通过调节激光照射的间隔和强度，将支撑部形成在空腔部的侧部，但上述支撑部的制造方法不限于上述方法。
上述玻璃基板21可以具有贯穿上述第一表面和上述第二表面的芯通孔23。上述芯通孔23均可形成在上述第一区域和第二区域，且可以以期望的间隔和图案形成。
作为半导体装置的封装基板，以往适用硅基板和有机基板(organic substrate)层叠的形式。硅基板由于半导体的特性，当适用于高速电路时可能会产生寄生元件，并且存在功率损耗相对大的缺点。另外，有机基板需要大面积化，以便形成更复杂的分配图案，但这并不符合于制造超小型化的电子设备的趋势。为了在预定尺寸内形成复杂的分配图案，实质上需要图案微细化，但是由于如适用于有机基板上的聚合物等的材料的特性，图案微细化实际上存在局限性。
在本实施方式中，作为解决上述问题的方法，将玻璃基板21用作芯层22的支撑体。并且，与玻璃基板一起，还适用贯穿玻璃基板形成的芯通孔23，从而提供具有更缩短的电流长度、更小型化、更快响应、更少损耗特性的封装基板20。
玻璃基板21优选为适用于半导体的玻璃基板，例如，可以为硼硅酸盐玻璃基板、无碱玻璃基板等，但本发明不限于此。
在第一区域测定的上述玻璃基板21的厚度211(第一厚度)可以为1,500μm以下，或可以为300μm至1,200μm，或可以为350μm至900μm，或可以为350μm至700μm。形成更薄的封装基板，可以在使电信号传输更加有效的方面有利，但是由于封装基板还需要起到支撑体的作用，因此优选适用具有上述厚度的玻璃基板21。
上述玻璃基板21的第二部分的厚度212(第二厚度)可以为上述第一厚度的80％以下，或可以为20％至80％，或可以为30％至70％。具体而言，在第二区域测定的上述玻璃基板21的厚度212(第二厚度)可以为1,000μm以下，或可以为700μm以下，或可以为500μm以下。并且，上述第二厚度212可以为100μm至500μm，或可以为100μm至350μm。并且，第一区域和第二区域的厚度差可以大于空腔元件的厚度。当适用具有上述厚度的第二部分的玻璃基板时，可以更有效且稳定地形成空腔结构。
其中，玻璃基板的厚度是指，减掉位于玻璃基板上的导电层的厚度的玻璃基板本身的厚度。
上述玻璃基板21的第二厚度和上述第一厚度之差可以小于或大于上述空腔元件的厚度。当上述差小于上述空腔元件的厚度时，整个上述空腔元件难以设置于上述内部区域，在此情况下，封装基板的结构可能会更复杂。因此，为了简化封装基板的结构，优选上述差大于上述空腔元件的厚度。
上述内部区域的高度可以为50μm至500μm，或可以为150μm至450μm，或可以为250μm至400μm。
上述芯通孔23贯穿上述玻璃基板21。上述芯通孔可以通过去除上述玻璃基板21的预定区域来形成，具体而言，可以通过利用物理和/或化学方法蚀刻板状玻璃来形成。
具体而言，在形成芯通孔23时，可以采用在通过激光等方法在玻璃基板的表面上形成缺陷(瑕疵)之后进行化学蚀刻的方法、激光蚀刻方法等，但是本发明不限于此。
上述芯通孔23包括：第一开口部233，与上述第一表面相接；第二开口部234，与第二表面相接；及最小内径部235，该最小内径部235为连接上述第一开口部和上述第二开口部的整个芯通孔中内径最窄的区域。
上述第一开口部的直径即第一开口部直径CV1和上述第二开口部的直径即第二开口部直径CV2可以实质上不同，或上述第一开口部直径和上述第二开口部直径可以实质上相同。
在具有实质上不同直径的前者的情况下，从截面观察的上述芯通孔23的形状实质上呈四边形，是整体上呈圆柱形形状的芯通孔，或可以是以玻璃基板的厚度为基准芯通孔的内径在中央部分稍微变窄的整体上呈桶形形状的芯通孔(参照图7的(b)部分)。
在具有实质上相同直径的后者的情况下，可以是两个开口部CV1、CV2中的一个的直径小于另一个的直径，且实质上其截面呈梯形的截锥形状的芯通孔(参照图7的(a)部分)。
上述第一开口部直径CV1和第二开口部直径CV2分别可以为150μm以下，或可以为40μm至200μm，或可以为70μm至120μm。
上述最小内径部可以位于第一开口部或第二开口部，此时，芯通孔可以是圆柱形或(裁剪的)三角锥形芯通孔。在这种情况下，上述最小内径部的直径CV3对应于第一开口部和第二开口部中小的直径。
上述最小内径部可以位于上述第一开口部和上述第二开口部之间，此时，芯通孔可以是桶形芯通孔。在此情况下，最小内径部的直径CV3可以小于上述第一开口部的直径和上述第二开口的直径中大的直径。
当上述芯通孔23具有在通孔的至少一部分变窄的区域时，变窄的最小内径CV3的大小可以为第一开口部直径CV1和第二开口部直径CV2中大的直径的50％至99％，或可以为70％至95％。当具有以上述范围变窄的内径的大小时，可以更顺利地形成导电层等。
具体而言，上述最小内径部的平均直径可以为50μm至95μm。
上述最小内径部可以满足下式1的条件。
[式1]
0.83×D90≤D50≤1.25×D10
在上述式1中，D50为相当于在最小内径部的直径分布中50％的值，D90为相当于在最小内径部的直径分布中90％的值，D10为相当于在最小内径部的直径分布中10％的值。
上述最小内径部的平均直径可以为55μm至85μm，或可以为60μm至70μm。
更具体而言，上述最小内径部可以满足下式1-1的条件。
[式1-1]
0.88×D90≤D50≤1.18×D10
在上述式1-1中，D50为相当于在最小内径部的直径分布中50％的值，D90为相当于在最小内径部的直径分布中90％的值，D10为相当于在最小内径部的直径分布中10％的值。
具体而言，作为上述第一开口部直径和上述第二开口部直径中大的直径的对象开口部的平均直径可以为70μm至120μm。
具体而言，作为上述第一开口部直径和上述第二开口部直径中大的对象开口部可以满足下述式2的条件。
[式2]
0.9×D90≤D50≤1.1×D10
在上述式2中，D50为相当于在对象开口部的直径分布中50％的值，D90为相当于在对象开口部的直径分布中90％的值，D10为相当于在对象开口部的直径分布中10％的值。
具体而言，作为上述第一开口部直径和上述第二开口部直径中大的对象开口部的平均直径可以为80μm至105μm。
具体而言，作为上述第一开口部直径和上述第二开口部直径中大的对象开口部可以满足下述式2-1的条件。
[式2-1]
0.92×D90≤D50≤1.08×D10
在上述式2-1中，D50为相当于在对象开口部的直径分布中50％的值，D90为相当于在对象开口部的直径分布中90％的值，D10为相当于在对象开口部的直径分布中10％的值。
在上述芯通孔中，与上述第一表面相接的开口部的直径即第一开口部直径和与第二表面相接的开口部的直径即第二开口部直径中大的对象开口部的平均直径可以具有比相当于对象开口部的直径分布中50％的值即D50更大的值。
至于在上面说明的直径分布，将所制备的样品分成9个区划(3×3)，并在左上、左下、中心、右上及右下的5个区域中取样，进行切断处理，用显微镜观察截面来测定直径，以该直径为基准评价上述直径分布。
当将上述芯通孔的总长度定义为100％时，以上述第一开口部为基准，上述最小内径部所在的位置可以位于该基准的40％至60％的位置，或可以位于该基准的45％至55％的位置。如上，以芯通孔的总长度为基准，上述最小内径部位于如上所述的位置时，可以更容易实现封装基板的导电层设计和导电层形成过程。
在上述第一开口部直径CV1和上述第二开口部直径CV2中的大的直径上测定的导电层的厚度可以等于或大于在芯通孔中具有最小内径的部分CV3上形成的导电层的厚度。
以上述玻璃基板21的单位面积(1cm×1cm)为基准，可以设置100个至3000个上述芯通孔23，或可以设置100个至2500个上述芯通孔23，或可以设置225个至1024个上述芯通孔23。当满足上述间距条件时，更有利于形成导电层等，且可以改善封装基板的性能。
上述芯通孔23可以在上述玻璃基板21上以1.2mm以下的间距设置，或可以以0.12mm至1.2mm的间距设置，或可以以0.3mm至0.9mm的间距设置。在此情况下，有利于将玻璃基板的机械性维持在规定水平以上的同时，形成导电层等。
在上述玻璃基板21中，在作为在上述玻璃基板21的第一表面213上连接没有形成上述芯通孔23的位置的直线的空白线上测定应力，且在作为连接形成有上述芯通孔23的位置的直线的通孔线上测定应力，设P为在同一玻璃基板上测定的应力差值，则应力差值P为基于下式(1)的值，上述玻璃基板21可以满足应力差值P为1.5MPa以下的条件。
式(1)P＝Vp-Np
在式(1)中，上述Vp为通孔线上测定的应力的最大值和最小值之差，上述Np为空白线上测定的应力的最大值和最小值之差。
上述P值可以为1.35MPa以下，上述P值可以为1.2MPa以下，或可以为1.1MPa以下。并且，上述P值可以为0.01MPa以上，或可以为0.1MPa以上。
当将具有上述范围的应力差值P的形成有芯通孔的玻璃基板适用于半导体封装基板时，可以制造具有更稳定的机械物理性能的封装基板。
上述Vp值可以为2.5MPa以下，或可以为2.3MPa以下，上述Vp值可以为2.0MPa以下，或可以为1.8MPa以下。并且，上述Vp值可以为0.2MPa以上，或可以为0.4MPa以上。
当通孔线上测定的应力的最大值和最小值之差Vp在上述范围内时，将形成有芯通孔的玻璃基板适用于半导体封装基板时，可以制造具有更稳定的机械物理性能的封装基板。
上述Np值可以为1.0MPa以下，或可以为0.9MPa以下，或可以为0.8MPa以下。并且，上述Np值可以为0.1MPa以上，或可以为0.2MPa以上。
当空白线上测定的应力的最大值和最小值之差Np在上述范围内时，将形成有芯通孔的玻璃基板适用于半导体封装基板时，可以制造具有更稳定的机械物理性能的封装基板。
设K为在同一玻璃基板的同一表面上测定的应力差比率，上述应力差比率K为基于下式(2)的值，在上述玻璃基板可以满足上述应力差比率K为6以下的条件。
式(2)：K＝Lp/La
在式(2)中，上述Lp为选自作为连接没有形成芯通孔的位置的直线的空白线或作为连接形成芯通孔的位置的直线的通孔线中的对象线上测定的应力的最大值和最小值之差，上述La为上述对象线上测定的应力的平均值。
具体而言，上述K值可以为5以下，或可以为4.5以下，或可以为4以下。当上述K值在该范围时，将形成有芯通孔的玻璃基板适用于半导体封装基板时，可以制造具有更稳定的机械物理性能的封装基板。
上述应力差比率K是上述空白线上测定的，可以具有2以下的值。具体而言，空白线的应力差比率Kn可以为1.8以下，或大于0.3，或大于0.5。
上述应力差比率K是上述通孔线上测定的，可以具有6以下的值，或可以具有5以下的值。通孔线的应力差比率Kv可以为4.5以下，或可以为3以下。并且，通孔线的应力差比率Kv可以为0.5以上，或可以为1.0以上，或可以为1.5以上。
当具有上述应力差比率K时，将形成有芯通孔的玻璃基板适用于半导体封装基板时，可以制造具有更稳定的机械物理性能的封装基板。
通过适用双折射二维评价装置来分析上述应力。具体而言，作为双折射二维分布评价装置，可以适用NPM公司(Nippon Pulse Korea Co.,LTD)的WPA-200装置。具体而言，当用探头沿着图2中所示的应力测定路径在玻璃基板上读取数据时，双折射值等测定值被输入到上述装置，然后通过预定的演算过程在测定路径中的应力以压力单位(例如，MPa)表示。此时，可以通过输入光弹性系数和测定对象的厚度来测定应力，在本发明中，适用2.4的光弹性系数值。
提供具体的测定实例。
改变四次以上的位置，以上面说明的设定测定四个玻璃基板样品的空白线和通孔线的应力(Stress)，并利用其平均值，将Vp、Np、P值分别示于下表1中，上述玻璃基板样品的开口部的平均直径为100μm，最小内径部的平均直径为75μm，平均厚度为约300μm。
表1
Figure BDA0003184018010000151
上述芯分配层24包括芯分配图案241和芯绝缘层223，上述芯分配图案241为通过通孔电连接上述玻璃基板的第一表面和第二表面的导电层，上述芯绝缘层223包围上述芯分配图案。上述芯层22的内部通过芯通孔形成有导电层，以用作横跨玻璃基板21的电气路径，从而以相对短的距离连接玻璃基板的上部和下部，可以具有更快的电信号传输和低损耗的特性。
上述芯分配图案241为通过芯通孔23使上述玻璃基板的第一表面213和第二表面214电连接的图案，具体而言，包括：第一表面分配图案241a，上述第一表面分配图案241a为位于上述第一表面213的至少一部分的导电层；第二表面分配图案241c，上述第二表面分配图案241c为位于上述第二表面214的至少一部分的导电层；及芯通孔分配图案241b，上述芯通孔分配图案241b为通过上述芯通孔23使上述第一表面分配图案和上述第二表面分配图案相互电连接的导电层。例如，上述导电层可以为铜镀层，但本发明不限于此。
上述玻璃基板21起到将半导体元件30和母板10分别连接到上部和下部的中间作用、中介作用，上述芯通孔23用作传输它们的电信号的路径，因此实现顺畅的传输信号。
在上述第一开口部直径和上述第二开口部直径中大的直径上测定的导电层的厚度可以等于或大于在芯通孔中具有最小内径的部分形成的导电层的厚度。
上述芯分配层24为形成在玻璃基板上的导电层，其根据ASTM D3359的附着力测试(Cross Cut Adhesion Test，划格法附着力测试)值可以满足4B以上，具体而言，可以满足5B以上。并且，作为芯分配层24的导电层可以与上述玻璃基板具有3N/cm以上的粘合力，或可以具有4.5N/cm以上的粘合力。当满足上述粘合力程度时，具有足够用作封装基板的基板-导电层之间的粘合力。
上部层26位于上述第一表面213上。
上述上部层26包括上部分配层25和位于上述上部分配层上的上面连接层27，上述上部层26的最上面可以被形成有可以使半导体元件部的连接电极直接接触的开口部的覆盖层60保护。
上述上部分配层25包括：上部绝缘层253，位于上述第一表面上；及上部分配图案251，作为具有预定的图案且其至少一部分与上述芯分配层24电连接的导电层，上述上部分配图案251内嵌于上述上部绝缘层中。
作为上述上部绝缘层253，只要其作为绝缘体层适用于半导体元件或封装基板即可，例如，可以适用包括填料的环氧树脂等，但本发明不限于此。
上述绝缘体层可以通过形成涂层并固化的方式形成，或者可以通过将以未固化或半固化状态成膜的绝缘体薄膜层压在上述芯层上并固化的方法形成。此时，若采用减压层压方法等，则上述绝缘体被嵌入至芯通孔内部的空间中，从而能够有效地进行工序。另外，即使堆叠多个绝缘体层来适用，也可能实质上难以区分绝缘体层之间，并且多个绝缘体层被统称为上部绝缘层。并且，芯绝缘层223和上部绝缘层253可以采用同一绝缘材料，在这种情况下，可能实质上无法区分其边界。
上述上部分配图案251是指以预定形状位于上述上部绝缘层253内的导电层，例如，可以以堆积层(Build-Up Layer)法形成。具体而言，在形成绝缘体层之后，去除绝缘体层中不必要的部分，然后通过如镀铜等方法形成导电层，选择性地去除导电层中不必要的部分，然后在导电层上再次形成绝缘体层，再次去除不必要的部分，然后通过镀覆等方法形成导电层，反复如上的方式，从而可以形成以所需的图案在垂直或水平方向上形成有导电层的上部分配图案251。
上述上部分配图案251位于芯层22和半导体元件部30之间，因此形成为在其至少一部分包括微细图案，以便在与半导体元件部30之间顺畅传输电信号并充分容纳所需的复杂图案。此时，微细图案是指宽度和间隔分别小于4μm的图案，或是指宽度和间隔分别小于3.5μm的图案，或是指宽度和间隔分别小于3μm的图案，或是指宽度和间隔分别小于2.5μm的图案，或是指宽度和间隔分别为1μm至2.3μm的图案(下面，关于微细图案的说明相同)。
为了形成为使上部分配图案251包括微细图案，在本实施方式中适用至少两种以上的方法。
作为其中一种方法，将玻璃基板21用作封装基板的玻璃基板21。上述玻璃基板21可以具有表面粗糙度Ra为10埃以下的相当平坦的表面特性，因此，可以使支撑体基板的表面形态对微细图案的形成的影响最小。
另一种方法在于上述绝缘体的特性。上述绝缘体通常与树脂一起适用填料成分，上述填料可以为如二氧化硅颗粒等的无机颗粒。当将无机颗粒作为填料适用于绝缘体时，该无机颗粒的尺寸可能会影响可否形成微细图案，在本实施方式中适用的绝缘体为具有150nm以下的平均直径的颗粒状填料，具体而言，包括具有1nm至100nm的平均直径的颗粒状填料。上述特征使绝缘体所需的物理性能保持在规定水平以上，且使绝缘体本身对形成宽度为微米单位的导电层的影响最小，还有助于以微细表面形态在其表面上形成具有优异附着力的微细图案。
上述上面连接层27包括：上面连接图案272，其至少一部分与上述上部分配图案251电连接，位于上述上部绝缘层253；及上面连接电极271，使上述半导体元件部30和上述上面连接图案272电连接。上述上面连接图案272可以位于上部绝缘层253的一面上，或也可以以其至少一部分暴露于上部绝缘层上的方式嵌入(embedded)。例如，在上述上面连接图案位于上述上部绝缘层的一面上的情况下，可以通过镀覆等方法形成上述上部绝缘层，在以上述上面连接图案的一部分暴露于上部绝缘层的方式嵌入的情况下，在形成铜镀层等之后，可以通过表面抛光、表面蚀刻等方法去除绝缘层或导电层的一部分。
与如上所述的上部分配图案251相同地，在上述上面连接图案272的至少一部分可以包括微细图案。如上包括微细图案的上面连接图案272即使在狭窄的面积时也使更多元件电连接，从而使在元件之间或与外部之间的电信号连接更加顺畅，并且能够实现更集成化的封装。
上述上面连接电极271可以通过端子等直接连接到上述半导体元件部30，或可以经由如焊球等元件连接部51进行连接。
上述空腔部28包括内部空间281，上述内部空间281位于上述第二区域的上方和/或下方，且与上述芯分配层电连接的空腔分配层282和空腔元件40设置于上述内部空间281中。
具体而言，与上述第一区域相比，玻璃基板的上述第二区域的厚度更薄，可在基于其厚度差异形成的内部空间281中设置空腔元件40。并且，形成在玻璃基板的芯通孔和芯分配层起到连接空腔元件和外部元件的电连接结构的作用。
上述空腔部28大致呈圆形、三角形、四边形、六边形、八边形、十字形等，其形状不受限制，但在本发明中，以四边形为例进行说明。
在上述空腔部28的一侧面还可包括向上述内部空间突出的支撑部285。
将上述空腔部28的一侧面称为空腔第一侧面281a，且将与上述空腔第一侧面不同的另一面称为空腔第二侧面281b时，上述支撑部285可以位于上述空腔第一侧面281a和上述空腔第二侧面281b中的至少一个。
并且，第一侧面支撑部285a和第二侧面支撑部285b可以分别设置于相邻的空腔第一侧面281a和空腔第二侧面281b。
上述第一侧面支撑部285a和上述第二侧面支撑部285b起到支撑上述空腔元件40并固定其位置的作用。与仅适用一个上述支撑部的情况相比，当适用两个以上的相邻的上述支撑部时，可以更牢固地固定空腔元件的位置。
上述支撑部285可以为如弹簧等的具有弹性的部件，具体而言，上述支撑部285可以为玻璃弹簧支撑部，所述玻璃弹簧支撑部由与上述玻璃基板21相同的材料形成，并且具有与通过上述空腔元件40向上述支撑部施加的力量的方向相反的方向的弹性。
上述空腔元件40的形状大致可以为圆柱形、长方体形状或多边形形状。
上述空腔第一侧面281a和空腔第二侧面281b相接的地点的角度可以为45度至135度，或可以为75度至105度，或实质上可以为90度。通过分别设置在上述空腔第一侧面281a和空腔第二侧面281b的侧面支撑部，即使空腔第一侧面281a和空腔第一侧面281a本身相接的地点的角度为在上述范围内的任意角度，也有利于稳定地支撑上述空腔元件40。
在具有弧形的上述第一侧面支撑部285a与空腔元件相遇的地点的接线(第一接线)和具有弧形的第二侧面支撑部285b与空腔元件相遇的地点的接线(第二接线)相遇的地点(第一接线和第二接线的接点)的第一接线和第二接线之间的角度可以为45度至135度，或可以为75度至105度，或实质上可以为90度。此时，空腔元件的外形有棱角的情况下，或者空腔元件的外形不是带棱角形状的情况下，都更有利于固定其位置。
当将上述空腔第一侧面长度C1设定为100％时，到上述第一侧面支撑部285a的最大突出部为止的长度即第一侧面支撑部长度CS1可以为15％以下，或可以为10％以下。并且，当将上述空腔第一侧面长度C1设定为100％时，上述第一侧面支撑部长度CS1可以为1％以上，或可以为3％以上。
当将上述空腔第一侧面长度C2设定为100％时，到上述第二侧面支撑部285b的最大突出部为止的长度即第二侧面支撑部长度CS2可以为15％以下，或可以为10％以下。并且，当将上述空腔第一侧面长度C2设定为100％时，上述第二侧面支撑部长度CS2可以为1％以上，或可以为3％以上。
上述支撑部285可以与上述玻璃基板21直接连接以形成一体。在此情况下，可以通过蚀刻玻璃基板形成上述支撑部285，因此能够更简化玻璃基板的制造过程，具有弹性的支撑部的物理特性大致与玻璃基板类似，因此可以更有利于控制封装基板的物理性能。
上述支撑部285只要在上述空腔部的侧面突出以起到对插入的空腔元件进行支撑的作用就足够，具体而言，可以具有从空腔部的侧面的一个地点连接另一个地点的弧(arc)形状，或可以具有从侧面的一个末端连接另一末端的弧(arc)形状。当上述支撑部具有弧形形状时，可以在上述弧形形状的支撑部的中间部分测定上述支撑部长度CS1、CS2。
从上述第一侧面支撑部285a的最突出的位置到相对的上述空腔部的侧面的长度和从上述第二侧面支撑部285b的最突出的位置到相对的上述空腔部的侧面的长度，分别可以与插入到上述空腔部的空腔元件的对应位置的长度相同，或比上述对应位置的长度小10％以内，优选地，比上述相对应的位置的长度小0.1％至8％。在此情况下，更有利于上述支撑部稳定固定空腔元件。
上述空腔部28可以包括作为电连接上述空腔元件40和上述芯分配层24的导电层的空腔分配图案283，上述空腔分配图案283可以包括在上述第一区域和上述第二区域的边界位于玻璃基板21的厚度方向表面上的导电层的侧壁面图案283a。然而，上述侧壁面图案优选形成在除了形成有上述支撑部的侧面之外的表面上。
除了传输电信号的作用之外，上述侧壁面图案283a还可以起到将空腔部28中由空腔元件等产生的热传递到外部的散热层的作用。
具体而言，上述空腔分配层282可以包括：空腔分配图案283，作为与至少一部分位于上述内部空间中的空腔元件40、上述芯分配层电连接的导电层；和/或空腔绝缘层284，作为包围侧壁面图案283a的绝缘层。
上述空腔分配图案可以形成在上述封装基板上，或可以以空腔元件40的电极42(连接电极)等端子形式被提供。
上述空腔元件40可以包括晶体管。作为上述空腔元件40，适用将母板和半导体元件之间的电信号转换为适当电平的如晶体管等的元件时，晶体管等应用于封装元件20的路径，因此，可以提供具有更高效且高速的半导体装置100。
上述空腔元件40可以具有单独插入电容器等无源元件的形式，或可以以嵌入(embedded)于绝缘体层(空腔元件绝缘层46)之间的形式形成为使得包括多个无源元件的元件组的电极暴露，然后插入到空腔元件中。在后者的情况下，可以更顺利地提高制造封装基板的工作性，并且更有利地将绝缘层充分且可靠地设置于复杂的元件之间的空间中。
并且，与上述空腔元件40的电极相接的第二区域芯通孔232可以具有形成为填充通孔283c形式的芯分配图案。例如，作为形成在第一区域芯通孔231上的芯分配图案的芯通孔分配图案241b可以具有内部由芯绝缘层填充的形式，当从如金属层等的导电层的侧面观察时，内部可以形成有空间，当与上述空腔元件40连接的芯通孔的情况下，与此不同地，可以具有内部由导电层填充的填充通孔283c的形式。在此情况下，布置有电容器等的空腔元件的电力传输可以更加顺畅，并且可以进一步改善封装基板的特性。
具体而言，空腔元件40可以设置于位于上述第二区域222的下方的空腔部28。并且，上述空腔元件可以通过形成在其下面的连接电极直接或经由下部层电连接于母板10。
具体而言，空腔元件40可以设置于位于上述第二区域222的上方的空腔部28。并且，上述空腔元件可以通过形成在其上面的连接电极直接或经由上部层电连接到半导体元件部30。
如上，在上述空腔部布置在上述第二区域的上方或下方时，可以将存在于空腔元件的两侧的连接电极中至少一个的连接电极直接连接到上述玻璃基板的上部层或下部层，或直接连接到半导体元件或母板，因此可以提供更简单的结构的半导体装置。
上述散热部H可以位于上述玻璃基板的第一区域221和上述空腔部的内部区域281相接的表面上。
上述散热部H可以位于上述玻璃基板的第一区域221和第二区域222之间，且可以位于上述玻璃基板的第一区域221和上述空腔部的内部区域281之间。
上述散热部H的至少一部分可以连接到上述芯分配层24。具体而言，当上述内部区域281位于上述第二区域上时，上述散热部H可以连接到上述第二区域的第一表面分配图案241a中的至少一部分。具体而言，当上述内部区域281位于上述第二区域下方时，上述散热部H可以连接到上述第二区域的第二表面芯图案241b中的至少一部分。
上述散热部H可以将在上述空腔部28产生的热量传递到上述封装基板外部。并且，与上述芯图案层相连的散热部H可以与芯分配层连接或与上部层和/或下部层的导电层、散热层等连接，从而将由所连接的元件等产生的热量散热到半导体封装外部。
上述散热部H和上述空腔分配层282可以被包围上述空腔分配层的绝缘层即空腔绝缘层284电绝缘。
上述散热部可以由单独的散热材料形成，可以由同时具有导电性和散热特性的金属层形成。在此情况下，为了与分配层连接，尤其，与易于相邻的空腔分配层连接，需要除了预定的区域之外进行绝缘处理。可以与如上所述的形成绝缘层的方法类似地进行上述绝缘处理。
如上所述，上述空腔部28可以包括作为电连接上述空腔元件40和上述芯分配层24的导电层的空腔分配图案283，上述空腔分配图案283可以包括侧壁面图案(图中未示出)，上述侧壁面图案是在上述第一区域和上述第二区域的边界位于玻璃基板21的厚度方向表面上的导电层。上述侧壁面图案可以起到上述散热部H的作用，尤其，当上述侧壁面图案为具有相对高热导率的导电层时，可以同时起到侧壁面图案和散热部的作用。
上述散热部H可具有300W/mK至450W/mK的热导率。
上述散热部H可以由与上述导电层相同的材料形成。
当形成上述导电层时，可以一起形成上述散热部H。
上述散热部H可以是具有4μm以上的厚度的导电金属层。
上述散热部H为形成在玻璃基板上的导热层，其根据ASTM D3359的附着力测试(Cross Cut Adhesion Test，划格法附着力测试)值可以满足4B以上，具体而言，可以满足5B以上。并且，散热部H可以与上述玻璃基板具有3N/cm以上的粘合力，或可以具有4.5N/cm以上的粘合力。当满足上述粘合力程度时，具有足够用作封装基板的基板-散热部之间的粘合力。
上述封装基板20还可包括位于上述芯层22下方的下部层29。
上述下部层29可以包括与上述芯分配层电连接的下部分配层291和提供与外部的母板连接的下面连接电极292a的下面连接层292。此时，上述散热部H可以与上述下部分配层291连接。
具体而言，上述空腔部28起到通过作为导电层的侧壁面图案283a传输电信号的通道作用和传热的通道作用。封装基板需要具有将封装内部产生或从外部元件产生并传递到封装基板的热量释放到外部的散热功能。当上述空腔部的侧壁面等为由如铜等金属等的具有优良导热性的材料形成的导电层时，可以同时获得散热和电信号传输的两种效果。并且，由于在形成芯分配图案等的过程中可以一起形成上述侧壁面图案，因此在制造工序上的效率也优异。
上述封装基板20还与母板10连接。上述母板10的端子可以与位于上述芯层22的上述第二表面214的至少一部分上的芯分配层即第二表面分配图案241c直接连接，上述母板10可以经由如焊球等的板连接部进行电连接。并且，上述第二表面分配图案241c可以经由位于上述芯层22的下部的下部层29连接到上述母板10。
上述下部层29包括下部分配层291和下面连接层292。
下部分配层291包括：i)下部绝缘层291b，其至少一部分与上述第二表面214相接；及ii)下部分配图案291a，内嵌(埋设)于上述下部绝缘层，具有预定的图案，上述下部分配图案291a的至少一部分与上述芯分配层电连接。
下面连接层292还可包括：i)下面连接电极292a，与上述下面连接图案电连接；及ii)下面连接图案292b，其至少一部分与上述下部分配图案电连接，该下面连接图案292b的至少一部分暴露于上述下部绝缘层的一面上。
上述下面连接图案292b是连接到母板10的部分，与上述上面连接图案272不同地，上述下面连接图案292b可以形成为宽度大于微细图案的宽度的非微细图案，以便更有效地传输电信号。
本发明的特征之一在于，除了上述玻璃基板21之外，在位于上述半导体元件部30与上述母板10之间的封装基板20实质上不适用额外的其他基板。
以往，在连接元件和母板的中间，一起层叠中介层和有机基板(organicsubstrate)来适用。这是出于至少两种理由适用如上的多级形式的考虑，其中之一的理由是，在将元件的微细图案直接粘合到母板时会出现尺寸问题，另一个理由是，在粘合过程中或半导体装置的驱动过程中由于热膨胀系数的差异而会出现布线损坏的问题。在本实施方式中，适用热膨胀系数与半导体元件的热膨胀系数相似的玻璃基板，在玻璃基板的第一表面和其上部层形成以足够安装元件的程度具有微细尺寸的微细图案，从而解决上述问题。
在本实施方式中，从上述芯通孔23的内径面到上述芯分配图案241的表面的距离定义为整体距离时，构成上述芯分配图案241的导电层的厚度可以为90％以上，或可以为93％至100％，或可以为95％至100％。并且，从上述芯通孔23的内径面到上述芯分配图案241的表面的距离定义为整体距离时，构成上述芯分配图案241的导电层的厚度可以为97％至100％，或可以为96％至100％。
靠近上述芯通孔的内径面的上述芯通孔图案的表面和上述芯通孔的内径面之间的距离可以为1μm以下，在内径面和导电层之间实质上不会额外形成具有1μm以上的厚度的粘合层等。
具体而言，当在第一开口部直径CV1和第二开口部直径CV2中大直径的开口部，从上述芯通孔23的内径面到上述芯分配图案241的表面的距离整体定义为100％时，上述导电层的厚度可以为90％以上，或可以为93％至100％，或可以为95％至100％，或可以为98％至99.9％。
具体而言，在最小内径CV3的位置，从上述芯通孔23的内径面到上述芯分配图案241的表面的距离整体定义为100％时，上述导电层的厚度可以为90％以上，或可以为93％至100％，或可以为95％至100％，或可以为95.5％至99％。
如上所述，当芯分配图案241以靠近上述芯通孔23的内径面的方式形成，实质上直接形成在上述内径面上时，通过进一步简化处理工序，不仅能够提高工序效率，而且，相比于芯通孔的尺寸，作为导电层的芯通孔图案可以更厚，因此可以进一步改善空间效率，可以在预定的空间内进一步提高封装基板的电特性。
在本实施方式中，上述芯分配层24的导电层中薄的导电层的厚度可以等于或大于上述上部层26的导电层中薄的导电层的厚度Tus。如上所述芯分配层24的导电层中薄的导电层的厚度等于或大于上述上部层26的导电层中薄的导电层的厚度时，可以在元件和母板之间更有效地传输电信号。
在上述芯通孔23的最小内径的导电层的厚度可以等于或大于上述上部层26的导电层中薄的导电层的厚度。如上在芯通孔的最小内径的导电层的厚度等于或大于上述上部层的导电层中薄的导电层的厚度时，可以在元件和母板之间更有效地传输电信号。
在本实施方式中，芯分配图案241的平均厚度可以为上述上面连接图案272中薄的厚度Tus的0.7倍至12倍的厚度Tcv，或可以为1.0倍至10倍的厚度Tcv。并且，芯分配图案241可以具有上述上面连接图案272中薄的厚度Tus的1.1倍至8倍的厚度Tcv，或1.1倍至6倍的厚度Tcv，或1.1倍至3倍的厚度Tcv。具有上述厚度比率的芯分配图案241，可使将来自高度集成化的元件的电信号连接到母板的过程更加高效。
如图所示，上述芯分配图案241可以是通过在芯通孔的内径以规定的厚度形成导电层且在其剩余部分由绝缘层填充而成的，根据需要，可以用导电层填充芯通孔的空间，而没有多余的空间。当如上所述芯通孔的空间由导电层填充时，芯通孔图案的宽度为从靠近内径面的芯通孔图案的一侧到导电层中央的距离(以下相同)。
在本实施方式中，第二表面分配图案241c中厚的厚度可以具有上述上面连接图案272中薄的厚度Tus的0.7倍至20倍的布线厚度Tsc，或0.7倍至15倍的布线厚度Tsc。并且，第二表面分配图案241c可以具有上述上面连接图案272中薄的厚度Tus的1倍至12倍的布线厚度Tsc，或1.1倍至5倍的布线厚度Tsc。当第二表面分配图案241c具有上述布线厚度时，可以使来自高度集成化的元件的电信号连接到母板的过程更加高效。
在本实施方式中，上述下面连接图案292b的至少一部分可以具有上述上面连接图案272中薄的厚度Tus的0.7倍至30倍的厚度Tds，可以具有1倍至25倍的厚度Tds，可以具有1.5倍至20倍的厚度Tds。适用具有上述比率的下面连接电极292a时，可以使来自高度集成化的元件的电信号连接到母板的过程更加高效。
上述半导体装置100具有厚度相当薄的封装基板30，从而可以使上述半导体装置的整体厚度变薄，并且通过适用精细图案，即使在更窄的面积中也可以布置所意图的电连接图案。具体而言，上述封装基板30的厚度可以为2000μm或更小、1800μm或更小或1500μm。并且，上述封装基板30的厚度可以为350μm以上，或可以为550μm以上。通过如上所述的特征，即使具有较薄的厚度，上述封装基板也能在电学和结构上稳定地连接元件和母板，且可以进一步有助于半导体设备的小型化和薄膜化。
本实施方式的封装基板的制备方法包括如下步骤，从而制备如上所述的封装基板：准备步骤，在玻璃基板的第一表面和第二表面的预定位置形成缺陷；蚀刻步骤，通过向形成有上述缺陷的玻璃基板涂布蚀刻液，以制备形成有芯通孔的玻璃基板；芯层制备步骤，通过对形成有上述芯通孔的玻璃基板的表面进行镀覆而形成作为导电层的芯分配层，从而制备芯层；及上部层制备步骤，在上述芯层的一面上形成作为被绝缘层包围的导电层的上部分配层。
上述芯层制备步骤可以包括：预处理过程，在形成有上述芯通孔的玻璃基板的表面上形成包括具有胺基的纳米颗粒的有机无机复合底漆层，以制备预处理的玻璃基板；及镀覆过程，在上述预处理的玻璃基板上镀敷金属层。
上述芯层制备步骤可以包括：预处理过程，通过在形成有上述芯通孔的玻璃基板的表面上通过溅射形成含金属的底漆层来制备预处理的玻璃基板；及镀覆过程，在上述预处理的玻璃基板上镀敷金属层。
在上述芯层制备步骤和上述上部层制备步骤之间还可包括绝缘层形成步骤。
上述绝缘层形成步骤可以是在将绝缘体薄膜设于上述芯层上之后进行减压层压来形成芯绝缘层的步骤。
将对封装基板的制备方法进行更详细的说明。
1)准备步骤(玻璃缺陷形成过程)：准备具有平坦的第一表面和第二表面的玻璃基板，为了形成芯通孔而在玻璃表面上的预定位置形成缺陷(凹槽)。上述玻璃可以为适用于电子设备的基板等的玻璃基板，例如，可以为无碱玻璃基板、硼硅酸盐玻璃等，但是本发明不限于此。作为市场销售品，可以适用康宁公司、肖特公司、AGC公司等制造商制造的产品。此时，可以适用通过去除玻璃基板的一部分的方式形成有空腔部的玻璃基板，或可以适用通过接合平坦的玻璃基板来具有空腔部的玻璃基板，或在平坦的玻璃基板上的空腔部形成下面将描述的缺陷来同时制备芯通孔和空腔部。并且，可以与上述空腔部的制备同时或独立地形成支撑部。可以通过机械蚀刻、激光照射等方法形成上述缺陷(凹槽)。
2-1)蚀刻步骤(芯通孔形成步骤)：形成有缺陷(凹槽)的玻璃基板通过物理或化学蚀刻过程形成芯通孔。在蚀刻过程中，在玻璃基板的缺陷部分中形成通孔的同时，可以同时蚀刻玻璃基板的表面。为了防止这种玻璃表面的蚀刻，可以适用掩模薄膜等，但是考虑到适用和去除掩模薄膜的过程的麻烦等，可以蚀刻带缺陷的玻璃基板本身，在此情况下，具有芯通孔的玻璃基板的厚度可以比最初玻璃基板的厚度稍薄。
可以通过将形成有凹槽的玻璃基板置于含有氢氟酸和/或硝酸的浴中并施加超声波处理等来进行化学蚀刻。此时，上述氢氟酸浓度可以为0.5M以上，或可以为1.1M以上。上述氢氟酸浓度可以为3M以下，或可以为2M以下。上述硝酸浓度可以为0.5M以上，或可以为1M以上。上述硝酸浓度可以为2M以下。上述超声波处理可以以40Hz至120Hz的频率进行，或可以以60Hz至100Hz的频率进行。
2-2)形成空腔部的步骤：通过与上述蚀刻过程同时或单独地去除上述玻璃基板的一部分来形成空腔部。具体而言，除了用于形成芯通孔的缺陷之外，单独形成用于形成空腔部的缺陷。之后，通过与用于形成上述芯通孔的蚀刻同时或单独地经过蚀刻过程，以制备具有比第一区域的厚度薄的厚度的第二区域的玻璃基板。此外，通过设定使得所照射的激光不去除空腔部的内部的一部分的方式，在上述蚀刻过程中，与形成芯通孔和空腔部的同时，还可以一起形成支撑部。
3-1)芯层制备步骤：在玻璃基板上形成导电层。具代表性地，上述导电层可以是包括铜金属的金属层，但本发明不限于此。
玻璃的表面(包括玻璃基板的表面和芯通孔的表面)和铜金属的表面具有不同的性质，因此附着力差。在本实施方式中，通过干式法和湿式法这两种方法来提高玻璃表面与金属之间的附着力。
干式法是适用溅射的方法，即通过金属溅射在玻璃表面和芯通孔的内径形成籽晶层的方法。在形成上述籽晶层时，可以将如钛、铬、镍等的异种金属与铜等一起溅射，在这种情况下，认为通过玻璃的表面形态和金属颗粒相互作用的锚固效应等提高玻璃-金属之间的附着力。
湿式法是进行底漆处理的方法，是通过用具有如胺等的官能团的化合物质进行预处理来形成底漆层的方法。根据所需的附着力程度，在用硅烷偶联剂进行预处理之后，可以用具有胺官能团的化合物或颗粒进行底漆处理。同样如上所述，本实施方式的支撑体基板需要具有足以形成微细图案的程度的高性能，即使在底漆处理之后也需要保持这种状态。因此，当这种底漆包含纳米颗粒时，优选适用平均直径为150nm以下的纳米颗粒，例如，具有胺基的颗粒优选用作纳米颗粒。例如，上述底漆层可以通过适用由MEC公司的CZ系列等制造的粘合改进剂来形成。
在上述籽晶层/底漆层中，导电层可以以去除或不去除无需形成导电层的部分的状态选择性地形成金属层。另外，上述籽晶层/底漆层21c将需要形成导电层的部分或不需要形成导电层的部分选择性地处理成对于金属镀覆活化的状态或非活化的状态来进行随后的工序。例如，上述活化或非活化处理可以使用具有预定波长的激光等的光照射处理或化学处理等。在形成金属层时可以采用适用于制造半导体元件的铜镀覆方法等，但本发明不限于此。
在上述金属镀覆时，可以通过调节镀覆溶液的浓度、镀覆时间、适用的添加剂的类型等各种变量来控制所形成的导电层的厚度。
在不需要上述芯分配层的一部分时，可以去除，或在部分去除或非活化处理籽晶层之后进行金属镀覆来以预定的图案形成导电层，从而可以形成芯分配层的蚀刻层。
在形成上述芯分配层的同时，通过适用作为导电层的具有优良的导热性的铜等来形成散热部。散热部可以与芯分配层的形成分开地形成，但也可以通过镀覆工序等同时形成芯分配层和散热部，因此可以提高工序的效率。
在形成上述芯分配层的过程中，可以调节成在上述支撑部形成或不形成额外的导电层。
并且，为了更有效的电力传输等，与上述空腔元件的电极连接的芯通孔(第二区域芯通孔232)的至少一部分可以制成具有填充通孔283c的形式，通过与上述镀层形成步骤同时或单独进行填充通孔形成步骤，用形成导电层的铜等金属填充上述第二区域芯通孔，从而可以形成能够更有效地传输信号的填充通孔。
另外，在随后的形成绝缘层的步骤之前可以插入上述空腔元件。
3-2)绝缘层形成步骤：在形成作为上述导电层的芯分配层之后，芯通孔可以经过用绝缘层填充空白空间的绝缘层形成步骤。此时，所适用的绝缘层可以是以薄膜形式制备的绝缘层，例如，可以通过减压层压薄膜形式的绝缘层的方法等来适用。以这种方式进行减压层压时，绝缘层被充分地嵌入上述芯通孔内部的空白空间中，以形成没有空隙形成的芯绝缘层。
4)上部层制备步骤：该步骤是在芯层上形成包括上部绝缘层和上部分配图案的上部分配层的步骤。可以通过涂覆用于形成绝缘层的树脂组合物或堆叠绝缘薄膜的方式形成上部绝缘层，简单地，优选采用堆叠绝缘薄膜的方式。可以通过层压绝缘薄膜并固化来执行绝缘薄膜的堆叠，此时，若采用减压层压方法，则绝缘树脂可以充分地嵌入至在芯通孔内部没有形成导电层的层等中。上述上部绝缘层的至少一部分也与玻璃基板直接接触，因此适用具有充分附着力的层。具体而言，上述玻璃基板和上述上部绝缘层优选具有根据ASTMD3359的附着力测试值满足4B以上的特性。
上部分配图案可以通过反复进行形成上述绝缘层，以预定的图案形成导电层并蚀刻不必要的部分，以形成导电层的蚀刻层的过程来形成，隔着绝缘层相邻形成的导电层，通过在绝缘层形成盲孔之后进行镀覆工序的方式形成。可以通过激光刻蚀、等离子刻蚀等干刻蚀方法、使用掩膜层和刻蚀溶液的湿刻蚀方法等形成盲孔。
5)上面连接层和覆盖层形成步骤：上面连接图案和上面连接电极也可以通过与形成上部分配层的过程类似的过程形成。具体而言，可以通过在绝缘层形成绝缘层的蚀刻层，并在其上再形成导电层，然后形成导电层的蚀刻层的方法等形成，但也可以通过仅选择性地形成导电层而不采用蚀刻方式的方法形成。覆盖层可以形成为开口部形成在与上面连接电极相对应的位置，以使上面连接电极暴露并与元件连接部或元件的端子等直接连接。
6)下面连接层和覆盖层形成步骤：可以通过与如上所述的上面连接层和覆盖层形成步骤类似的方法形成下部分配层和/或下面连接层，且可以选择性地形成覆盖层。
如上所述，虽然对本发明的优选实施例进行了详细说明，但应当理解为，本发明的范围不限于上述实施例，而是使用在权利要求书中定义的本发明的基本概念的本领域技术人员的各种变更或变形均属于本发明的范围。
附图标记说明
100：半导体装置 10：母板
30：半导体元件部 32：第一半导体元件
34：第二半导体元件 36：第三半导体元件
20：封装基板 22：芯层
223：芯绝缘层 21、21a：玻璃基板
213：第一表面 214：第二表面
23：芯通孔 233：第一开口部
234：第二开口部 235：最小内径部
24：芯分配层 241：芯分配图案
241a：第一表面分配图案 241b：芯通孔分配图案
241c：第二表面分配图案 26：上部层
25：上部分配层 251：上部分配图案
252：盲孔 253：上部绝缘层
27：上面连接层 271：上面连接电极
272：上面连接图案 28：空腔部
281a：空腔第一侧面 281b：空腔第二侧面
282：空腔分配层 283：空腔分配图案
283a：侧壁面图案
282b：芯空腔连接图案或空腔元件连接电极
283c：填充通孔 284：空腔绝缘层
285：支撑部 29：下部层
291：下部分配层 291a：下部分配图案
291b：下部绝缘层 292：下面连接层
292a：下面连接电极 292b：下面连接图案
40：空腔元件 42：空腔元件电极
46：空腔元件绝缘层 50：连接部
51：元件连接部 52：板连接部
60：覆盖层 H：散热部

Claims (10)

1.一种封装基板，其特征在于，
包括芯层和位于上述芯层上的上部层，
上述芯层包括玻璃基板和芯通孔，
上述玻璃基板包括相向的第一表面和第二表面，
上述玻璃基板包括具有第一厚度的第一区域和具有第二厚度的第二区域，上述第二区域与上述第一区域相邻，上述第二厚度比上述第一厚度薄，
上述芯通孔在厚度方向上贯穿上述玻璃基板，且上述芯通孔被设置为多个，
上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
上述芯分配层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
上述封装基板还包括位于上述第二区域的上方或下方的空腔部，
上述空腔部包括内部空间，
与上述芯分配层电连接的空腔分配层和空腔元件位于上述内部空间中。
2.根据权利要求1所述的封装基板，其特征在于，
在上述空腔部的至少一面上还包括向上述内部空间突出的支撑部。
3.根据权利要求2所述的封装基板，其特征在于，上述支撑部具有连接上述空腔部的侧面的一端和另一端的弧形形状。
4.根据权利要求2所述的封装基板，其特征在于，
上述支撑部的至少一部分连接到第一区域的厚度方向上的一面，并且上述支撑部的其他一部分向上述内部空间突出，以固定插入的空腔元件的位置。
5.根据权利要求2所述的封装基板，其特征在于，
上述支撑部包括与上述玻璃基板相同的材料。
6.根据权利要求2所述的封装基板，其特征在于，
上述空腔部的一侧面为空腔第一侧面，
与上述空腔第一侧面不同的另一侧面为空腔第二侧面，
在上述空腔第一侧面和上述空腔第二侧面分别布置有支撑部。
7.根据权利要求1或2所述的封装基板，其特征在于，
上述空腔分配层包括：空腔分配图案，该空腔分配图案为与空腔元件和上述芯分配层电连接的导电层，上述空腔元件的至少一部分位于上述内部空间中；及空腔绝缘层，该空腔绝缘层为包围上述空腔分配图案的绝缘层。
8.根据权利要求1或2所述的封装基板，其特征在于，
包括位于上述芯层和上述空腔部之间的散热部，
上述散热部位于上述玻璃基板的第一区域和上述空腔部的内部区域相接的表面上。
9.根据权利要求8所述的封装基板，其特征在于，
上述散热部的至少一部分连接到上述芯分配层。
10.一种半导体装置，其特征在于，包括：
半导体元件部，一个以上的半导体元件位于该半导体元件部，
封装基板，与上述半导体元件电连接，及
母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接；
上述封装基板为权利要求1所述的封装基板。
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WO (1) WO2020185016A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022000191A1 (zh) * 2020-06-29 2022-01-06 庆鼎精密电子（淮安）有限公司 内埋式电路板及其制作方法
CN112867243A (zh) * 2021-01-06 2021-05-28 英韧科技(上海)有限公司 多层电路板
KR102515303B1 (ko) * 2021-04-30 2023-03-29 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
US11854922B2 (en) * 2021-06-21 2023-12-26 Texas Instruments Incorporated Semicondutor package substrate with die cavity and redistribution layer
KR102613002B1 (ko) * 2021-09-30 2023-12-13 한국전자기술연구원 반도체 패키지 및 그 제조방법
US20230197697A1 (en) * 2021-12-16 2023-06-22 Intel Corporation Microelectronic assemblies with glass substrates and thin film capacitors
US20230197646A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Low loss microstrip and stripline routing with blind trench vias for high speed signaling on a glass core

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020093120A1 (en) * 2000-12-28 2002-07-18 Stmicroelectronics S.R.I. Manufacturing method of an electronic device package
CN102106198A (zh) * 2008-07-23 2011-06-22 日本电气株式会社 半导体装置及其制造方法
JP2017050315A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2017216398A (ja) * 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板
US20180240778A1 (en) * 2017-02-22 2018-08-23 Intel Corporation Embedded multi-die interconnect bridge with improved power delivery

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835598A (en) 1985-06-13 1989-05-30 Matsushita Electric Works, Ltd. Wiring board
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5304743A (en) 1992-05-12 1994-04-19 Lsi Logic Corporation Multilayer IC semiconductor package
JP3173250B2 (ja) 1993-10-25 2001-06-04 ソニー株式会社 樹脂封止型半導体装置の製造方法
KR0184043B1 (ko) 1995-08-01 1999-05-01 구자홍 브이오디용 멀티인터페이스 시스템
KR0150124B1 (ko) 1995-12-13 1998-10-15 김광호 액정표시장치 글래스 적재용 카세트 및 지그
ES2281188T3 (es) 1998-09-10 2007-09-16 Viasystems Group, Inc. Micro-via no circular.
JP3878663B2 (ja) 1999-06-18 2007-02-07 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
JP4605184B2 (ja) 1999-08-25 2011-01-05 日立化成工業株式会社 配線接続材料及びそれを用いた配線板製造方法
KR100361464B1 (ko) 2000-05-24 2002-11-18 엘지.필립스 엘시디 주식회사 기판 수납용 카세트
KR20020008574A (ko) 2000-07-24 2002-01-31 김영민 멀티 포크형 엔드 이펙터 및 유리기판의 반송방법
KR100720090B1 (ko) 2000-08-29 2007-05-18 삼성전자주식회사 액정 표시 장치용 글래스 적재 카세트
JP4012375B2 (ja) 2001-05-31 2007-11-21 株式会社ルネサステクノロジ 配線基板およびその製造方法
KR200266536Y1 (ko) 2001-07-12 2002-02-28 (주)상아프론테크 액정표시장치 글래스 적재용 카세트의 사이드 프레임
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
KR100447323B1 (ko) 2002-03-22 2004-09-07 주식회사 하이닉스반도체 반도체 소자의 물리기상 증착 방법
US20040107569A1 (en) 2002-12-05 2004-06-10 John Guzek Metal core substrate packaging
EP1435651B1 (en) 2003-01-02 2012-11-07 E.I. Du Pont De Nemours And Company Process for the constrained sintering of asymetrically configured dielectric layers
JP4771808B2 (ja) 2003-09-24 2011-09-14 イビデン株式会社 半導体装置
JP3951055B2 (ja) 2004-02-18 2007-08-01 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置及び電子機器
US7416789B2 (en) 2004-11-01 2008-08-26 H.C. Starck Inc. Refractory metal substrate with improved thermal conductivity
CN101189921A (zh) 2005-06-01 2008-05-28 松下电器产业株式会社 电路基板和其制造方法以及使用该电路基板的电子部件
KR100687557B1 (ko) 2005-12-07 2007-02-27 삼성전기주식회사 뒤틀림이 개선된 기판 및 기판형성방법
TWI433626B (zh) 2006-03-17 2014-04-01 Ngk Spark Plug Co 配線基板之製造方法及印刷用遮罩
JP2007281252A (ja) 2006-04-07 2007-10-25 E I Du Pont De Nemours & Co 基板カセット
KR100794961B1 (ko) 2006-07-04 2008-01-16 주식회사제4기한국 인쇄회로기판 제조용 ｐｓａｐ 방법
US20080017407A1 (en) 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
WO2008105496A1 (ja) 2007-03-01 2008-09-04 Nec Corporation キャパシタ搭載インターポーザ及びその製造方法
US20080217761A1 (en) 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
KR100859206B1 (ko) 2007-03-15 2008-09-18 주식회사제4기한국 플라즈마를 이용한 ｌｖｈ 제조방법
JP2009295862A (ja) 2008-06-06 2009-12-17 Mitsubishi Electric Corp 高周波樹脂パッケージ
JP2010080679A (ja) 2008-09-26 2010-04-08 Kyocera Corp 半導体装置の製造方法
KR100993220B1 (ko) 2008-10-22 2010-11-10 주식회사 디이엔티 노광장비용 카세트의 위치 정렬장치
KR101058685B1 (ko) 2009-02-26 2011-08-22 삼성전기주식회사 패키지 기판 및 이의 제조 방법
EP2447989B1 (en) 2009-06-22 2016-05-04 Mitsubishi Electric Corporation Semiconductor package and semiconductor package mounting structure
US8774580B2 (en) * 2009-12-02 2014-07-08 Alcatel Lucent Turning mirror for photonic integrated circuits
CN102097330B (zh) 2009-12-11 2013-01-02 日月光半导体（上海）股份有限公司 封装基板的导通结构及其制造方法
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP5904556B2 (ja) 2010-03-03 2016-04-13 ジョージア テック リサーチ コーポレイション 無機インターポーザ上のパッケージ貫通ビア（ｔｐｖ）構造およびその製造方法
KR101179386B1 (ko) 2010-04-08 2012-09-03 성균관대학교산학협력단 패키지 기판의 제조방법
CN102844857A (zh) 2010-04-20 2012-12-26 旭硝子株式会社 半导体器件贯通电极用的玻璃基板
US8846451B2 (en) 2010-07-30 2014-09-30 Applied Materials, Inc. Methods for depositing metal in high aspect ratio features
US8584354B2 (en) 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
US9167694B2 (en) 2010-11-02 2015-10-20 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
KR20120051992A (ko) 2010-11-15 2012-05-23 삼성전기주식회사 방열 기판 및 그 제조 방법, 그리고 상기 방열 기판을 구비하는 패키지 구조체
CN102122691B (zh) 2011-01-18 2015-06-10 王楚雯 Led外延片、led结构及led结构的形成方法
JP5855905B2 (ja) 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
US9420708B2 (en) 2011-03-29 2016-08-16 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
KR101160120B1 (ko) 2011-04-01 2012-06-26 한밭대학교 산학협력단 유리기판의 금속 배선 방법 및 이를 이용한 유리기판
US20130050227A1 (en) 2011-08-30 2013-02-28 Qualcomm Mems Technologies, Inc. Glass as a substrate material and a final package for mems and ic devices
JP5820673B2 (ja) 2011-09-15 2015-11-24 新光電気工業株式会社 半導体装置及びその製造方法
TWI437672B (zh) 2011-12-16 2014-05-11 利用氣體充壓以抑制載板翹曲的載板固定方法
US20130293482A1 (en) 2012-05-04 2013-11-07 Qualcomm Mems Technologies, Inc. Transparent through-glass via
US8816218B2 (en) 2012-05-29 2014-08-26 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with vias having different dimensions
JP6083152B2 (ja) 2012-08-24 2017-02-22 ソニー株式会社 配線基板及び配線基板の製造方法
JP6007044B2 (ja) 2012-09-27 2016-10-12 新光電気工業株式会社 配線基板
JP6114527B2 (ja) 2012-10-05 2017-04-12 新光電気工業株式会社 配線基板及びその製造方法
JP2015038912A (ja) * 2012-10-25 2015-02-26 イビデン株式会社 電子部品内蔵配線板およびその製造方法
US9113574B2 (en) * 2012-10-25 2015-08-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2014127701A (ja) 2012-12-27 2014-07-07 Ibiden Co Ltd 配線板及びその製造方法
JP2014139963A (ja) * 2013-01-21 2014-07-31 Ngk Spark Plug Co Ltd ガラス基板の製造方法
KR101825276B1 (ko) 2013-03-15 2018-02-02 쇼오트 글라스 테크놀로지스 (쑤저우) 코퍼레이션 리미티드. 화학 강인화 가요성 초박형 유리
KR101468680B1 (ko) 2013-05-09 2014-12-04 (주)옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
KR20150014167A (ko) 2013-07-29 2015-02-06 삼성전기주식회사 유리 코어가 구비된 인쇄회로기판
KR101531097B1 (ko) 2013-08-22 2015-06-23 삼성전기주식회사 인터포저 기판 및 이의 제조방법
US9296646B2 (en) 2013-08-29 2016-03-29 Corning Incorporated Methods for forming vias in glass substrates
US9263370B2 (en) 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9517963B2 (en) 2013-12-17 2016-12-13 Corning Incorporated Method for rapid laser drilling of holes in glass and products made therefrom
KR20160114710A (ko) 2014-01-31 2016-10-05 코닝 인코포레이티드 반도체칩을 상호연결하기 위한 인터포저를 제공하기 위한 방법 및 장치
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) * 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) * 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
KR102155740B1 (ko) 2014-02-21 2020-09-14 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
JP6466252B2 (ja) 2014-06-19 2019-02-06 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
JP2016009844A (ja) 2014-06-26 2016-01-18 ソニー株式会社 半導体装置および半導体装置の製造方法
JP5994958B2 (ja) 2014-09-30 2016-09-21 株式会社村田製作所 半導体パッケージおよびその実装構造
WO2016073549A1 (en) 2014-11-05 2016-05-12 Corning Incorporated Glass articles with non-planar features and alkali-free glass elements
JP2016111221A (ja) 2014-12-08 2016-06-20 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
KR102380304B1 (ko) 2015-01-23 2022-03-30 삼성전기주식회사 전자부품 내장 기판 및 그 제조방법
KR101696705B1 (ko) 2015-01-30 2017-01-17 주식회사 심텍 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
US9585257B2 (en) 2015-03-25 2017-02-28 Globalfoundries Inc. Method of forming a glass interposer with thermal vias
KR102172630B1 (ko) 2015-04-16 2020-11-04 삼성전기주식회사 반도체 소자 패키지 및 그 제조방법
JP6596906B2 (ja) 2015-04-30 2019-10-30 大日本印刷株式会社 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
TWI544580B (zh) 2015-05-01 2016-08-01 頎邦科技股份有限公司 具中空腔室之半導體封裝製程
US9984979B2 (en) 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102425753B1 (ko) 2015-06-01 2022-07-28 삼성전기주식회사 인쇄회로기판, 인쇄회로기판의 제조 방법 및 이를 포함하는 반도체 패키지
US20170103249A1 (en) 2015-10-09 2017-04-13 Corning Incorporated Glass-based substrate with vias and process of forming the same
JP6690929B2 (ja) 2015-12-16 2020-04-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR102450599B1 (ko) 2016-01-12 2022-10-07 삼성전기주식회사 패키지기판
US10330874B2 (en) 2016-02-02 2019-06-25 Georgia Tech Research Corporation Mixed-signal substrate with integrated through-substrate vias
KR20190003461A (ko) 2016-04-28 2019-01-09 에이지씨 가부시키가이샤 유리 적층체 및 그 제조 방법
KR102325873B1 (ko) 2016-04-29 2021-11-12 쇼오트 글라스 테크놀로지스 (쑤저우) 코퍼레이션 리미티드. 고강도 초박형 유리 및 이의 제조 방법
TWI559410B (zh) 2016-05-09 2016-11-21 以壓差法抑制材料翹曲的方法
KR102377183B1 (ko) 2016-05-24 2022-03-21 이매진 코퍼레이션 고정밀 섀도 마스크 증착 시스템 및 그 방법
US10366904B2 (en) 2016-09-08 2019-07-30 Corning Incorporated Articles having holes with morphology attributes and methods for fabricating the same
CN206541281U (zh) 2016-10-12 2017-10-03 肖特玻璃科技(苏州)有限公司 一种电子器件结构及其使用的超薄玻璃板
CN106449574B (zh) 2016-12-05 2019-04-30 中国科学院微电子研究所 同轴式差分对硅通孔结构
JP6810617B2 (ja) 2017-01-16 2021-01-06 富士通インターコネクトテクノロジーズ株式会社 回路基板、回路基板の製造方法及び電子装置
JP7021854B2 (ja) 2017-01-24 2022-02-17 ゼネラル・エレクトリック・カンパニイ 電力用電子回路パッケージおよびその製造方法
DE102018100299A1 (de) 2017-01-27 2018-08-02 Schott Ag Strukturiertes plattenförmiges Glaselement und Verfahren zu dessen Herstellung
KR20180116733A (ko) 2017-04-14 2018-10-25 한국전자통신연구원 반도체 패키지
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
JP2018199605A (ja) 2017-05-29 2018-12-20 Ａｇｃ株式会社 ガラス基板の製造方法およびガラス基板
JP6928896B2 (ja) 2017-07-05 2021-09-01 大日本印刷株式会社 実装基板及び実装基板の製造方法
JP6871095B2 (ja) 2017-07-14 2021-05-12 株式会社ディスコ ガラスインターポーザの製造方法
CN109411432B (zh) 2017-08-18 2020-09-18 财团法人工业技术研究院 半导体封装重布线层结构
KR102028715B1 (ko) 2017-12-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR101903485B1 (ko) 2018-03-27 2018-10-02 (주)상아프론테크 기판 적재용 카세트
CN108878343B (zh) 2018-06-29 2022-05-03 信利半导体有限公司 一种柔性显示装置的制造方法
KR101944718B1 (ko) 2018-07-05 2019-02-01 (주)상아프론테크 인서트 구조체 및 이를 구비한 기판 적재용 카세트

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020093120A1 (en) * 2000-12-28 2002-07-18 Stmicroelectronics S.R.I. Manufacturing method of an electronic device package
CN102106198A (zh) * 2008-07-23 2011-06-22 日本电气株式会社 半导体装置及其制造方法
JP2017050315A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2017216398A (ja) * 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板
US20180240778A1 (en) * 2017-02-22 2018-08-23 Intel Corporation Embedded multi-die interconnect bridge with improved power delivery

Also Published As

Publication number Publication date
KR102396184B1 (ko) 2022-05-10
EP3916771A1 (en) 2021-12-01
KR102653023B1 (ko) 2024-03-28
US11652039B2 (en) 2023-05-16
EP3916771A4 (en) 2023-01-11
JP2023052130A (ja) 2023-04-11
WO2020185016A1 (ko) 2020-09-17
CN113366628B (zh) 2022-09-30
KR20210068579A (ko) 2021-06-09
JP7228697B2 (ja) 2023-02-24
CN115440697A (zh) 2022-12-06
US20220051972A1 (en) 2022-02-17
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