KR20230035258A - 패키징용 기판, 반도체 패키지, 패키징용 기판의 제조방법 및 반도체 패키지의 제조방법 - Google Patents

패키징용 기판, 반도체 패키지, 패키징용 기판의 제조방법 및 반도체 패키지의 제조방법 Download PDF

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Abstract

일 패키징 기판이 제공된다. 상기 패키징 기판은 캐비티를 포함하지 않는 제1영역과 케비티를 포함하는 제2영역을 포함한다. 상기 제1영역은 서로 마주보는 제1면과 제2면을 포함하고, 상기 제2영역의 캐비티 구조는 캐비티공간; 접촉면; 및 측벽을 포함한다. 상기 접촉면은 캐비티 구조의 오프닝에 대향되어 배치된다. 접촉면의 표면 조도 값은 상기 제1영역의 상기 제1면의 표면 조도 값의 약 3배이다.

Description

패키징용 기판, 반도체 패키지, 패키징용 기판의 제조방법 및 반도체 패키지의 제조방법
[관련출원의 상호참조]
본 출원은 2021년 8월 30일 출원된 미국 가출원번호 63/238,308를 우선권 주장하고 있으며, 상기 특허 문헌의 내용은 참조를 위해 본 발명에 모두 포함된다.
아래의 내용은 패키징용 기판, 반도체 패키지, 패키징용 기판의 제조방법 및 반도체 패키지의 제조방법 등에 관한 것이다.
전자부품을 제작하는데 있어 반도체 웨이퍼에 회로를 구현하는 것을 전 공정 (FE:Front-End)이라 하고, 웨이퍼를 실제 제품에서 사용할 수 있는 상태로 조립하는 것을 후 공정(BE:Back-End) 이라 한다. 이 후 공정 중에 패키징 공정이 포함된다.
최근 전자제품의 급속한 발전을 가능하게 한 반도체 산업의 4가지 핵심기술로는 반도체 기술, 반도체 패키징 기술, 제조공정 기술, 소프트웨어 기술이 있다. 반도체 기술은 마이크로 이하 나노 단위의 선폭, 천만 개 이상의 셀(Cell), 고속 동작, 많은 열 방출 등 다양한 형태로 발전하고 있으나, 패키징 기술이 이를 완벽하게 뒷받침하지 못하고 있다. 이에, 패키징된 반도체의 전기적 성능이 반도체 자체의 성능보다는 패키징 기술과 이에 따른 전기적 접속에 의해 결정되기도 한다.
패키징용 기판의 재료로는 세라믹 또는 수지가 적용된다. 실리콘 기판과 같은 세라믹 기판의 경우, 저항값이 높거나 유전율이 높아 고성능 고주파의 반도체 소자를 탑재하기에 쉽지 않다. 수지 기판의 경우 상대적으로 고성능 고주파의 반도차체 소자를 탑재할 수는 있다. 하지만, 배선의 피치 축소에 한계가 있다.
최근, 하이엔드용 패키징용 기판으로 실리콘이나 유리를 적용할 수 있다. 실리콘이나 유리 기판에 관통구멍을 형성하고 도전성 물질을 이 관통구멍에 적용해서 소자와 마더보드 사이의 배선길이가 짧아지고 우수한 전기적 특징을 가질 수 있다.
또한, 반도체 패키지는 동작 시에 열이 발생할 수 있고, 이러한 열을 방출하기 위한 방열수단이 추가로 포함되기도 한다.
이 요약은 아래에 상세히 설명되는 발명의 상세한 설명을 간단한 개념으로 소개하기 위해 제시된다. 이 요약은 권리로 청구되는 것의 주요 특징 또는 필수적인 특징을 식별하기 위한 것이 아니며, 권리로 청구되는 것의 범위를 결정하는데 도움이 되는 것을 의도하지도 않는다.
일 구현예에서, 패키징용 기판은 제1영역 및 제2영역을 포함하고, 상기 제1영역은 캐비티 구조가 배치되지 않은 영역이고, 상기 제2영역은 캐비티 구조가 배치된 영역이고, 상기 제1영역은, 서로 마주보는 제1면과 제2면을 갖고, 상기 캐비티 구조는 캐비티공간, 접촉면 및 측벽을 포함하고, 상기 캐비티 공간은 상기 캐비티 구조의 함몰된 공간이고, 상기 캐비티 공간은 상기 캐비티 구조의 상부 또는 하부에 배치된 오프닝을 포함하고, 상기 접촉면은 상기 캐비티 공간의 상기 오프닝과 대향되게 배치되는 면이고, 상기 측벽은 상기 접촉면을 둘러싸는 벽이고, 상기 접촉면의 표면 조도 값은 상기 제1영역의 상기 제1면의 표면 조도 값의 약 3배이다.
상기 제1영역과 상기 제2영역은 서로 이웃하게 배치될 수 있다.
상기 접촉면의 상기 표면 조도는 20 nm 이하일 수 있다.
상기 측벽은 상기 제1영역의 상기 제1면과 상기 접촉면을 연결할 수 있고, 상기 제1영역의 상기 제2면과 평행한 선을 기준으로 75 도 내지 100 도의 각도를 가질 수 있다.
상기 제1영역의 기판은 유리기판을 포함할 수 있고, 상기 제2영역의 기판은 유리기판을 포함하며, 상기 제1영역의 상기 유리기판과 상기 제2영역의 상기 유리기판은 서로 연결된다.
상기 제2영역은 서로 마주보는 제1면과 제2면을 가질 수 있고, 상기 제2영역의 상기 제1면과 상기 제2영역의 상기 제2면 사이의 거리인 제1거리는 상기 제1영역의 상기 제1면과 상기 제1영역의 상기 제2면 사이의 거리인 제2거리의 0.3 내지 0.7배이다.
상기 제1거리는 100 ㎛ 이상일 수 있다.
상기 제2영역은 프레임을 포함할 수 있고, 상기 프레임은 상기 캐비티 공간을 2 이상의 구역으로 구분할 수 있다.
상기 제2영역은 상기 패키징 기판을 관통하는 캐비티비아를 더 포함할 수 있다.
반도체 패키지는 패키징용 기판; 상기 제1영역의 상기 제1면 상에 배치되는 상부 재배선층; 및 상기 제1영역의 상기 제2면 하에 배치되는 연결부;를 포함할 수 있다.
상기 캐비티공간에는 수동소자가 배치될 수 있다.
기타 특징과 측면들은 후술하는 상세한 설명, 도면 및 청구항에 의해 명백해질 것이다.
도 1은 일 이상의 구현예를 따라, 패키징용 기판의 일 예를 설명하는 사시도.
도 2는 도 1의 A-A' 단면을 설명하는 개념도.
도 3은 도 1의 A-A' 단면을 설명하는 다른 개념도.
도 4는 일 이상의 구현예를 따라, 패키징용 기판의 일 예를 설명하는 사시도.
도 5는 도 4의 B-B' 단면을 설명하는 개념도.
도 6은 일 이상의 구현예를 따라, 패키징용 기판의 일 예를 설명하는 사시도.
도 7은 도 6의 X-X' 단면을 설명하는 개념도.
도 8은 일 구현예에 따라 제조된 패키징용 기판을 사선으로 내려다본 모습.
도 9는 일 이상의 구현예에 따라 제조되는 패키징용 기판으로 제조되는 유리기판의 1차에칭하기 전의 표면을 AFM 분석한 결과.
도 10은 일 이상의 구현예에 따라, 도 9의 유리기판의 1차에칭 후의 표면을 AFM 분석한 결과.
도 11은 일 이상의 구현예에 따라, 유리소재의 기판에 레이저를 조사한 후 식각처리를 한 표면을 관찰한 사진.
도면과 상세한 설명 전반에서, 동일한 도면부호는 동일하거나 유사한 구성을 나타낸다. 도면은 축적에 따라 제시되지 않을 수 있고, 명확성, 묘사성 및 편의성을 위해, 도면 내의 요소들의 상대적인 크기, 비율 및 이에 대한 묘사는 과장될 수 있다.
본 명세서에 설명된 방법, 장치 및/또는 시스템에 대한 포괄적인 이해를 돕기 위해, 다음과 같은 상세한 설명을 제공한다. 그러나, 본 명세서에 설명된 방법, 장치 및/또는 시스템의 다양한 변경, 수정 및 등가물은 본 출원이 제시하는 내용을 이해한 후에 명백해질 것이다. 예를 들어, 본 명세서에 설명된 동작의 순서는 단지 예시에 불과하며, 본 명세서에 기재된 동작들에 한정되는 것은 아니고, 반드시 일정한 순서로 진행되는 단계들을 제외하고, 본 출원이 제시하는 내용의 이해에 따라 동작의 순서가 변경될 수 있다. 또한, 이미 알려진 특징들에 대한 설명은, 본 출원의 개시 내용을 이해한 후 명확성과 간결성을 높이기 위해 생략될 수 있고, 다만 그 특징 및 그 설명의 생략은 일반 지식으로 인정하는 것을 의도하지 않는다.
본 명세서에 설명된 특징들은 상이한 형태로 구현될 수 있으며, 본 명세서에 설명된 예들에 한정되는 것으로 해석되지 않는다. 오히려, 본 명세서에 설명된 실시예들은 본 출원의 공시를 이해한 후에 명백해질 본 명세서에 설명된 많은 가능한 방법들, 장치들 및/또는 시스템들의 구현 방법들 중 일부를 설명하기 위해 제공되었다.
본 명세서에서 "제1", "제2", "제3" 등의 용어는 다양한 부재, 구성요소, 영역, 층 또는 단면을 설명하기 위해 사용될 수 있지만, 이들 부재, 구성요소, 영역, 층 또는 단면을 이들 단어로 한정하는 것은 아니다. 대신, 이러한 용어들은 한 멤버, 구성 요소, 영역, 계층 또는 섹션을 다른 멤버, 구성 요소, 영역, 계층 또는 섹션과 구별하는 목적으로 사용된다. 따라서, 본 명세서에 기재된 실시예에서 언급된 제1 부재, 구성요소, 영역, 층 또는 구간은, 실시예들의 가르침에서 벗어나지 않고 제2 부재, 구성요소, 영역, 층 또는 구간이라고도 할 수 있다.
명세서 전반에 걸쳐서, 층, 영역 또는 기판과 같은 원소가 다른 원소에 "의 상에", "에 연결된" 또는 "에 결합된"으로 설명되는 경우, 다른 원소에 직접 "상에", "연결된" 또는 "결합된"으로 설명되거나, 또는 이들 사이에 하나 이상의 다른 원소가 개재될 수 있다. 대조적으로, 어떤 요소가 "직접 위에", "직접 연결된" 또는 "직접 결합된"으로 묘사될 때, 그 사이에 다른 요소들이 개입할 수 없다. 마찬가지로, 예를 들어, "의 사이에"와 "직접 사이에," 그리고 "접하는"과 "직접 접하는"와 같은 표현도 전술한 바와 같이 해석될 수 있다.
본 명세서에서 사용되는 용어는 특정 예를 설명하기 위한 것일 뿐, 개시를 제한하기 위해 사용되는 것은 아니다. 본 명세서에서 사용되는 단수형식은 문맥이 명확하게 다르게 나타내지 않는 한 복수형식도 포함하도록 의도된다. 본 명세서에서 사용되는 용어 "및/또는"은 관련 목록 항목 중 어느 하나 또는 둘 이상의 조합을 포함한다. 본 명세서에서 사용되는 용어 "포함한다", "구성한다" 및 "보유한다"는 명시된 특징, 숫자, 동작, 요소, 구성요소 및/또는 이들의 조합의 존재를 명시하지만, 하나 이상의 다른 특징, 숫자, 동작, 요소, 구성요소 및/또는 이들의 조합의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 예시 또는 실시예(예를 들어, 예시 또는 실시예가 무엇을 포함하거나 구현할 수 있는지에 대하여)와 관련하여 "할 수 있다"라는 용어를 사용하는 것은 이러한 특징이 포함되거나 구현되는 적어도 하나의 예시 또는 실시예가 존재함을 의미하지만, 모든 예가 이에 한정되는 것은 아니다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 기술적, 과학적 용어를 포함하는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 기술 중 하나에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에서 정의되는 용어들과 같은 용어들은 종래기술 및 구현예의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기서 명시적으로 정의되지 않는 한 이상화되거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
상기 일 이상의 예에서, “~”계는, 화합물 내에 “~”에 해당하는 화합물 또는 “~”의 유도체를 포함하는 것을 의미하는 것일 수 있다.
상기 일 이상의 예에서, A 상에 B가 위치한다는 의미는 A 상에 직접 맞닿게 B가 위치하거나 그 사이에 다른 층이 위치하면서 A 상에 B가 위치하는 것을 의미하며 A의 표면에 맞닿게 B가 위치하는 것으로 한정되어 해석되지 않는다.
상기 일 이상의 예에서, A에 B가 연결된다는 것은 A와 B가 직접 연결되거나 A와 B 사이에 다른 구성요소를 통해서 연결되는 것을 의미하며, 특별한 언급이 없는 한 A와 B가 직접 연결되는 것으로 한정하여 해석되지 않는다.
상기 일 이상의 예에서, 단수 형태는 특별한 언급이 없는 한, 단수 형태뿐만 아니라 복수의 형태를 포함하는 것으로 문맥적으로 해석된다.
상기 일 이상의 예에서, 도면의 상기 길이, 두께, 각도, 비율 등은 과장되어 표현될 수 있고, 상기 일 이상의 예는 상기 과장으로 인해 권리가 제한되어 해석될 수 없다.
상기 일 이상의 예는 단순화된 제조 공정으로 집적화될 수 있고, 고주파수, 고성능 패키지에 적용할 수 있다.
일 이상의 예는 패키징용 기판, 반도체 패키지, 패키징용 기판 제조방법 및 반도체 패지지의 제조방법을 제공하여, 단순화된 제조 공정에 의해 우수하게 집적될 수 있고, 고주파수, 고성능 패키지에 적용할 수 있다.
구현예의 패키징용 기판 및 반도체 패키지는 우수하게 집적될 수 있고, 고주파수 및 고성능 패키지에 적용할 수 있다.
패키징용 기판 제조방법 및 반도체 패키지 제조방법은 상대적으로 단순화된 제조 공정을 실행하여 복잡한 구조로 형성된 비아나 넓은 영역으로 형성된 캐비티를 상당히 축소된 시간 내에 제조할 수 있다.
이하, 구현예에 대해 더욱 상세히 설명될 것이다.
패키징용 기판
도 1은 패키징용 기판의 일 예를 설명하는 사시도이고, 도 2는 도 1의 A-A' 단면을 설명하는 개념도이고, 도 3은 도 1의 A-A' 단면을 설명하는 다른 개념도이다. 이하, 도 1 내지 도 3을 참고하여 패키징용 기판을 상세히 설명한다.
일 이상의 예에 따른 패키징용 기판(200)은 서로 구분되는 G 영역 및 C 영역을 포함한다. C 영역은 캐비티 구조가 배치된 영역이고, G 영역은 캐비티 구조가 배치되지 않은 영역이다. G 영역과 상기 C 영역은 서로 이웃하게 배치될 수 있다. 패키징용 기판(200)은 1개의 C 영역을 포함할 수 있고, 2 개 이상의 C 영역을 포함할 수 있다.
G 영역은, 제1-1면(211)과 제1-2면(212)을 갖고, 상기 제1-1면(211)과 상기 제1-2면(212)은 서로 마주본다. 상기 G 영역은 상기 제1-1면(211)과 상기 제1-2면(212)은 평평하게 서로 나란히 배치되고, 예시적으로 상기 제1-1면(211)과 상기 제1-2면(212)은 실질적으로 평행할 수 있다. 비제한적인 예에서, G 영역은 유리기판을 포함할 수 있다.
G 영역은 일 이상의 관통비아(23)를 포함할 수 있다. 상기 관통비아(23)는 상기 제1-1면(211)에서 상기 제1-2면(212)을 관통하는 것으로 개구부(미도시)가 대체로 원형인 것이 적용될 수 있다. 다만, 상기 관통비아는 상기 개구부가 원형인 것에 한정하지 않고, 원형, 타원형, 사각형 등일 수 있다.
일 예로, C 영역은 캐비티 구조를 포함할 수 있다.
상기 캐비티 구조는 실질적으로 패키징용 기판(200)의 내부에 소자를 배치할 수 있도록 하는 함몰부를 패키징용 기판(200) 일부에 포함하는 구조를 지칭한다. 함몰부에 의해 형성된 공간을 캐비티공간이라 칭한다.
캐비티 구조는 캐비티공간(25); 접촉면(255); 및 측벽(253);을 포함한다.
캐비티공간(25)은 함몰에 의해 형성된 공간으로, 상부 또는 하부에 오프닝을 갖는다.
접촉면(255)은 소자가 캐비티 내에 배치될 때 소자와 직접 또는 다른 층을 매개로 접촉된다. 접촉면(255)은 상기 오프닝과 대향되게 배치된다.
측벽(253)은 상기 접촉면(255)을 둘러싸는 벽이다. 접촉면(255)이 사각형 형태를 갖는 경우, 측벽(253)은 네 개의 면을 포함할 수 있다. 접촉면(255)이 원형인 경우, 측벽(253)은 예시적으로, 대체로 원통형, 잘린원뿔형, 또는 모래시계 형상을 가질 수 있다.
측벽(253)은 상기 제1-1면(211)과 상기 접촉면(255)을 연결한다.
비제한적인 예로서, C 영역 내에는 캐비티 구조가 1 개 또는 2 개 이상 배치될 수 있다. 2 개 이상의 캐비티 구조가 C 영역 내에 2 개 이상 배치되는 경우, 일 이상의 프레임(257)을 통해서 캐비티공간이 구분될 수 있다.
즉, 상기 C 영역에는 프레임(257)이 더 배치될 수 있고, 상기 프레임(257)은 상기 캐비티공간(25)을 2개 이상의 캐비티로 구분할 수 있다.
측벽(253)은 서로 이웃하는 접촉면(255)과 프레임(257)을 연결할 수 있다.
도 3을 참고하면, C 영역은 서로 마주보는 제2-1면(251)과 제2-2면(252)을 갖는다. 다수의 캐비티 구조를 포함하는 C 영역에서, 각각의 캐비티 구조는 각각의 접촉면(255)을 포함하며, 이 접촉면(255)이 제2-1면(251) 또는 제2-2면(252)이 된다.
프레임(257)은 유리를 포함할 수 있다. 예시적으로, 프레임으로 바 형태의 유리가 적용될 수 있다.
프레임의 상면은 제1-1면과 실질적으로 동일하게 배치될 수 있다. 프레임의 상면은 제1-2면과 실질적으로 동일하게 배치될 수 있다. 이러한 예에서, 프레임의 상면 상에 재분배층을 형성하기 보다 용이하다.
캐비티 공간은 패키징용 기판의 중심을 기준으로 상부에 배치될 수 있다(도 2 참고). 캐비티 공간은 패키징용 기판의 중심을 기준으로 하부에 배치될 수 있다(미도시). 캐비티 공간은 패키징용 기판의 중심을 기준으로 상부와 하부에 모두 배치될 수 있다(도 3 참고).
패키징용 기판 중, 상면을 제2-1면(251), 하면이 제2-2면(252)이라고 하면, 접촉면은 캐비티 공간이 상부에 위치할 때 제2-1면(251)이고, 상기 캐비티 공간이 하부에 위치할 때 제2-2면(252)이 된다.
상기 제2-1면(251)과 상기 제2-2면(252)은 서로 마주볼 수 있다. 상기 제2-1면(251)과 상기 제2-2면(252)은 평평하게 서로 나란히 배치되고, 예시적으로 실질적으로 평행할 수 있다. C 영역은 유리기판을 포함할 수 있다.
G 영역 및 C 영역에서, 패키징용 기판은 실질적으로 동일한 재료인 유리기판(21)으로 마련될 수 있다. 비제한적인 예로서, G 영역 및 C 영역은 일체로 형성될 수 있다.
상기 유리는 패키징용 기판에 적용되는 유리라면 적용 가능하며, 보로실리케이트 유리, 무알카리 유리 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
패키징용 기판(200)은 유리기판이 위와 같은 형태로 가공하여 적용할 수 있다. 1장의 판 유리를 마스킹하거나 결함을 형성하는 등의 가공을 한 후 에칭처리하여 관통비아, 캐비티 구조 등을 갖는 패키징용 기판을 얻을 수 있다. 구체적인 가공 방법은 후술한다.
CRa는 접촉면(255)에서의 표면조도 Ra(Arithmetic mean　roughness　value)이고, GRa는 제1-1면(211)에서의 표면조도 Ra이다. 패키징용 기판(200)은 CRa가 GRa의 약 3배 이하인 특징을 갖는다.
제1-1면(211)과 접촉면(255)은 소자와 직접 또는 다른 층을 매개로 접촉이 허용된다. 소자는 재분배선이라 불리는 전기전도성층과 연결되어 신호를 전달받거나 전달할 수 있어야 한다. 소자와 면이 직접 접촉하는 예뿐만이 아니라, 다른 층을 매개로 소자가 접촉하는 예에도, 표면조도는 소자와 직접 맞닿는 면의 물성에 영향을 줄 수 있다. 재분배선의 폭과 간격이 미세화됨에 따라서, 위에서 언급한 표면조도가 재분배선의 형성에 영향을 미칠 수 있다는 점이 확인되었다. 따라서, 재분배선이 배치되는 표면들의 표면 조도가 제어될 필요가 있다.
일 이상의 예에서, CRa는 GRa의 약 2.5 배 이하일 수 있고, 약 2 배 이하일 수 있다. CRa는 GRa의 약 1.8 배 이하일 수 있고, 약 1.7 배 이하일 수 있다. CRa는 GRa의 약 0.1 배 이상일 수 있고, 약 0.3배 이상일 수 있다. 이러한 범위로 표면조도가 제어되는 경우 세선인 재분배선 형성에 보다 유리해지며, 보다 얇은 반도체 패키지의 제조가 가능해진다.
CRa는 GRa보다 작은 값일 수 있다. 일 이상의 예에서, 캐비티 공간에 배치되는 소자는 통상 패키징용 기판 상에 실장되는 소자와 비교해서 두께가 얇거나, 두께와 크기가 모두 작은 소자일 수 있다. 따라서, 접촉면(255)의 표면조도는 상당히 작은 수준으로 제어되는 것이 좋은데, 예시적으로 CRa는 약 20 nm 이하일 수 있고, 약 10 nm 이하일 수 있고, 약 5 nm 이하일 수 있다. CRa는 약 0.1 nm 이상일 수 있다.
CRq는 접촉면(255)에서의 표면조도 Rq(Root mean squared roughness)이고, GRq는 제1-1면(211)에서의 표면조도 Rq이다. 패키징용 기판(200)은 CRq가 GRq의 약 2배 이하인 특징을 갖는다.
일 이상의 예에서, CRq는 GRq의 약 1.8 배 이하일 수 있고, 약 1.7 배 이하일 수 있다. CRq는 GRq의 약 0.1 배 이상일 수 있고, 약 0.3배 이상일 수 있다. 이러한 범위로 표면조도가 제어되는 경우 세선인 재분배선 형성에 보다 유리해지며, 보다 얇은 반도체 패키지의 제조가 가능할 수 있다.
프리플레그를 인터포저로 적용하는 패키징용 기판의 예에서, 유리섬유와 고분자 자체가 갖는 특성에 의해서 표면조도를 낮추기가 실질적으로 어렵다. 또한, 캐비티 구조를 형성하기 위해 프리플레그 자체를 함몰시키는 경우도 드물다. 펀칭 등을 적용하여 캐비티 구조를 형성할 수도 있으나, 구현예와 같은 캐비티 구조를 형성시키기 보다는 실질적으로 위-아래로 관통하는 형태의 캐비티 구조를 형성할 수 있다.
유리기판의 예에서, 결함이 없는 부분보다 결함이 형성된 부분이 더 빨리 식각되는 특성을 활용해 비아 등의 입체 구조를 형성한다. 예시적으로, 레이저 등을 조사하여 부분적으로 유리에 결함을 형성하고, 에칭하여 결함 부위에 비아가 형성되도록 한다.
유리기판에 캐비티를 형성하는 경우에도, 캐비티의 함몰부가 될 부분에 일정한 간격을 두고 레이저를 촘촘히 조사하여 유리에 결함을 다수 형성할 수 있다. 식각과정에서 결함들이 서로 연결되어, 캐비티의 함몰부를 제조한다.
레이저의 조사는 통상 점이나 선 형태로 진행되므로, 결함이 면이 아니라 점이나 선의 형태로 형성되고, 결함이 형성된 부분과 그 주변의 식각 정도의 차이에 의해, 식각면(캐비티의 저면 또는 상면)은 상당히 울퉁불퉁한 표면을 갖게 된다. 통상, 약 10 ㎛ 이상의 Ra 표면조도를 갖기도 한다 (도 11 참고, 캐비티 저면에서 표면조도 Ra는 약 16 ㎛).
구현예는, G 영역과 C 영역 중 캐비티공간(25)을 형성할 위치를 제외한 표면을 마스킹하고, 식각(1차식각) 등의 방법으로 캐비티의 함몰부를 먼저 형성한 후에, 비아 등의 형성을 위한 레이저 조사 등을 진행할 수 있다. 이후, 추가적인 식각(2차식각) 등의 방법을 적용할 수 있다. 구체적인 방법은 후술한다.
이렇게 별도의 점 형태 또는 선 형태의 결함 형성 없이 캐비티 공간 형성하면, 식각면(캐비티의 저면 또는 상면)의 표면 형태 제어가 비교적 용이하며, G 영역의 표면 조도와 크게 차이 나지 않는 식각면 제공이 가능하다 (도 8 내지 도 10 참고, 도 9의 가공 전 표면조도 Rq: 1.041 nm, Ra: 0.796 nm, 도 10의 가공 전 표면조도 Rq: 1.730 nm, Ra: 1.306 nm).
캐비티의 저면 또는 상면의 제어된 표면 조도는, 캐비티 공간에 정교한 전기전도성층 형성할 수 있는 기반이 되며, 이는 캐비티 공간에 소자 배치를 보다 원활하게 돕는다.
캐비티 저면 또는 상면에 표면 조도가 큰 경우, 절연층을 통해 표면을 평평하게 만드는 방법도 생각할 수 있으나, 이는 불필요하게 패키징용 기판을 두껍게 하고, 공정을 복잡하게 할 수 있으며, 캐비티 저면 또는 상면에 관통비아(캐비티비아, 255a) 형성을 실질적으로 어렵게 할 수 있다.
측벽(253)은 제1-1면(211)과 접촉면(255)을 연결할 수 있고, 예시적으로 제1-2면(212)과 평행한 선을 기준으로 약 75 도 내지 약 100 도의 각도를 가질 수 있다. 예시적으로, 상기 각도는 약 80 도 내지 약 95 도일 수 있고, 약 85 도 내지 약 92 도일 수 있다. 이러한 각도를 갖는 측벽은, 반도체 패키징 제조과정에서 캐비티 공간에 배치되는 소자와 측벽 사이에 보이드 형성 가능성을 낮출 수 있다.
Dg는 캐비티 구조가 형성되지 않은 영역에서 패키징용 기판의 두께이고, Dc는 캐비티 공간에서 패키징용 기판의 두께이다. 즉, Dg는 상기 제1-1면(211)과 상기 제1-2면(212) 사이의 거리이고, Dc는 상기 제2-1면(251)과 상기 제2-2면(252) 사이의 거리이다.
일 예로서, 상기 길이 Dc는 상기 길이 Dg의 0.3 내지 0.7배일 수 있다.
일 예로서, 상기 길이 Dc는 상기 길이 Dg의 0.3 내지 0.55배일 수 있다.
이러한 두께 비율을 가질 때, 패키징용 기판의 지지 성능을 충분히 수행하면서 내구성 있는 패키징용 기판을 제공할 수 있다.
예로서, 상기 길이 Dc는 약 100 ㎛일 수 있고, 약 150 ㎛일 수 있고, 약 200 ㎛일 수 있고, 약 300 ㎛일 수 있다. 이러한 Dc 값은 비교적 얇은 기판 두께를 갖는 캐비티 영역에서도 소자의 지지 성능, 내구성 등을 갖도록 할 수 있다.
상기 길이 Dg는 약 300 ㎛ 이상일 수 있고, 약 400 ㎛ 이상일 수 있고, 약 500 ㎛ 이상일 수 있다. 상기 길이 Dg는 약 3000 ㎛ 이하일 수 있고, 약 2500 ㎛ 이하일 수 있고, 약 2000 ㎛ 이하일 수 있고, 약 1000 ㎛ 이하일 수 있다.
패키징용 기판은 유리기판일 수 있다. G 영역과 C 영역은 각각 유리기판으로, 서로 연결되어 일체를 이룰 수 있다. 프레임은 유리 재질일 수 있고, C 영역의 유리기판과 상기 유리 재질의 프레임은 서로 연결되어 일체를 이룰 수 있다.
패키징용 기판의 골격은 유리기판일 수 있다. 패키징용 기판의 골격은 전기전도성층 또는 절연층을 형성하기 전에 마련되는 기판을 의미한다.
패키징 골격은 1 개의 유리기판에서 유래한 G 영역과 C 영역을 가질 수 있다. 패키징 골격은 1 개의 유리기판에서 유래한 캐비티 구조 및 프레임을 가질 수 있다.
도 4는 패키징용 기판의 다른 일 예를 설명하는 사시도이고, 도 5는 도 4의 B-B' 단면을 설명하는 개념도이다. 도 6은 패키징용 기판의 일 예를 설명하는 사시도이고, 도 7은 도 6의 X-X' 단면을 설명하는 개념도이다. 도 4 내지 도 7을 참조하여 일 이상의 구현예에 따른 패키징용 기판을 상세히 설명한다.
일 이상의 구현예에 따른 패키징용 기판은, G 영역 및 C 영역을 포함하는 패키징용 기판이고, 각 영역과 캐비티 구조, 접촉면, 조도 등의 위에서 한 모든 설명은 이 구현예에도 적용된다.
일 예로서, C 영역은 관통비아를 포함할 수 있다.
예시적으로 C 영역에는 접촉면을 관통하는 관통비아가 배치될 수 있다. 이러한 관통비아는 G 영역의 관통비아와 구별하기 위해 캐비티비아(255a)로 칭한다. 캐비티비아(255a)는 상기 제2-1면(251)에서 상기 제2-2면(252)까지 캐비티 기판을 관통한다.
캐비티비아(255a)의 비아 내에는 전기전도성층이 배치될 수 있다. 상기 전기전도성층은 캐비티공간(25)에 배치되는 소자와 패키징용 기판 상에 배치되는 다른 소자 또는 패키징용 기판 하에 배치되는 마더보드(미도시)를 연결할 수 있다.
캐비티비아는, 상기 패키징용 기판을 관통하여 캐비티 공간과 패키징용 기판의 일면을 짧은 거리로 연결하는 것을 허용한다. 연결이라 함은, 구리와 같은 전기전도성층을 통해, 전기적 신호 전달이 가능하게 하는 연결부를 의미한다. 예시적으로 상기 연결부는 재분배선에 의한 연결일 수 있다.
예시적으로 C 영역에는 프레임을 관통하는 관통비아가 배치될 수 있다. 이러한 관통비아를 G 영역의 관통비아와 구별하기 위해 프레임비아(257a)로 칭한다.
도 4를 참고하면, 프레임비아(257a)는 프레임의 일 면을 관통한다.
C 영역이 기판 하부에 배치되는 캐비티 공간을 포함하는 경우, 프레임비아(257a)는 프레임의 일 면에서 제2-1면(251)까지 캐비티 기판을 관통할 수 있다.
C 영역이 기판 상부에 배치되는 캐비티 공간을 포함하는 경우, 프레임비아(257a)는 프레임의 일 면에서 제2-2면(252)까지 캐비티 기판을 관통할 수 있다.
C 영역이 상하로 캐비티 공간을 포함하는 경우, 프레임비아(257a)는 상부에 배치된 프레임의 일 면에서 하부에 배치된 프레임의 일 면까지 패키징용 기판을 관통할 수 있다.
프레임비아(257a)는, 상기 패키징용 기판을 관통하여 C 영역이 상면과 하면을 짧은 거리로 연결하는 것을 허용한다. 이 때, 연결이라 함은, 구리 등 전기전도성층을 통해, 전기적 신호 전달이 가능하게 하는 연결부를 의미한다. 예시적으로 연결부는 재분배선에 의한 연결일 수 있다.
반도체 패키지는 캐비티 공간 내에 소자(캐비티 소자)를 위치시키고, 패키징용 기판의 일 면에 반도체 소자를 실장하는 형식으로 구성될 수 있다. 이 때, 프레임비아는 패키징용 기판의 일면과 타면을 짧은 거리로 연결하는 것을 허용한다.
반도체 패키지는 제1면 상에 연산 소자(또는 기억 소자)를 배치할 수 있고, 제2면 하에 마더보드 등을 배치할 수 있고, 캐비티 공간에 전력전달소자를 배치할 수 있다. 캐비티비아(255a)는 연산소자(또는 기억소자)와 마더보드 등을 짧은 거리로 연결하는 것을 허용한다. 캐비티비아(255a)는 전력전달소자와 연산 소자(또는 기억 소자), 그리고 전력전달소자와 마더보드 등을 짧은 거리로 연결하는 것을 허용한다.
이러한 짧은 거리로의 연결은, 신호의 빠른 전달을 허용하며, 특히 고주파수의 고성능 소자를 패키징하는 것에 유리하다.
캐비티비아(255a)와 프레임비아(257a)는 대체로 원형인 개구부(미도시)를 포함할 수 있다. 다만, 상기 개구부가 원형인 것에 한정하지 않고, 원형, 타원형, 사각형 등 다양한 형태가 적용될 수 있다는 점은 위에서 설명한 관통비아에 대한 설명과 같다.
또한, 패키징용 기판의 재료나 골격에 대한 설명도 위와 같다. 패키징용 기판의 골격은 1 개의 유리기판에서 유래한 관통비아 및 캐비티비아를 가질 수 있다. 패키징용 기판의 골격은 1 개의 유리기판에서 유래한 관통비아 및 프레임비아를 가질 수 있다. 패키징용 기판의 골격은 1 개의 유리기판에서 유래한 관통비아, 캐비티비아, 및 프레임비아를 가질 수 있다.
반도체 패키지
일 이상의 구현예에 따른 반도체 패키지는 위에서 설명한 패키징용 기판, 상기 제1-1면(211) 상에 배치되는 상부 재배선층; 및 상기 제1-2면(212) 하에 배치되는 연결부;를 포함한다.
반도체 패키지는 상기 상부 재배선층 상에 실장되는 연산소자 또는 기억소자를 패키징용 기판에 의해 안정적으로 지지하고, 상기 상부 재배선층이 세선인 전기전도성층을 가질 수 있도록 도우며, 고주파수 고성능 반도체 소자의 패키징에 유용하다.
상기 캐비티 공간에는 수동소자가 배치될 수 있고, 예시적으로 커패시터 등전력전달소자가 배치될 수 있다.
패키징용 기판의 제조방법
일 이상의 구현예에 따른 패키징용 기판의 제조방법은, 내식각 특성의 마스킹 처리가 적용된 마스킹 영역과 상기 마스킹 처리가 적용되지 않은 비마스킹 영역을 포함하는 대상기판을 마련하는 단계; 상기 대상기판을 제1차에칭하여 1차식각기판을 마련하는 단계; 상기 1차식각기판을 준비하고, 상기 1차식각기판의 미리 정해진 위치에 결함을 형성하여 전처리된 기판을 마련하는 단계; 및 상기 전처리된 기판을 제2차에칭하여 패키징용 기판을 마련하는 단계;를 포함한다.
상기 패키징용 기판은 위에서 설명한 패키징용 기판이다.
상기 대상기판의 마스킹 영역은 상기 패키징용 기판의 G 영역에 대응되는 영역을 포함한다.
상기 대상기판의 마스킹 영역은 상기 패키징용 기판의 C 영역에 프레임과 대응되는 영역을 포함한다.
상기 대상기판의 비마스킹 영역은 상기 패키징용 기판의 C 영역의 캐비티공간과 대응되는 영역을 포함한다.
패키징용 기판은 관통비아를 더 포함할 수 있다. 관통비아는 상기 G 영역 배치되며 기판을 관통하는 비아라는 등의 위에서 설명한 바와 동일한 특징을 갖는다.
관통비아는 실질적으로 상기 제2차에칭을 통해 형성될 수 있다.
패키징용 기판은 캐비티비아를 더 포함할 수 있다. 캐비티비아는 상기 C 영역 배치되며 기판을 관통하는 비아라는 등의 위에서 설명한 바와 동일한 특징을 갖는다.
캐비티비아는 실질적으로 상기 제2차에칭을 통해 형성될 수 있다.
패키징용 기판은 프레임비아를 더 포함할 수 있다. 프레임비아는 상기 프레임에 배치되며 기판을 관통하는 비아라는 등의 위에서 설명한 바와 동일한 특징을 갖는다.
프레임비아는 실질적으로 상기 제2차에칭을 통해 형성될 수 있다.
관통비아와 캐비티공간이 실질적으로 동시에 형성될 수 있다.
캐비티공간과 프레임비아가 실질적으로 동시에 형성될 수 있다.
캐비티공간과 프레임비아가 실질적으로 동시에 형성될 수 있다.
이는 공정의 효율성을 높이면서 캐비티 공간 저면 또는 상면의 표면조도의 제어가 용이하고 패키징용 기판의 여러 위치에 비아 또는 관통비아를 효율적이며 높은 정밀도로 형성할 수 있다.
반도체 패키지의 제조방법
일 이상의 일 구현예에 따른 반도체 패키지의 제조방법은, 패키징용 기판을 마련하는 단계; 상기 패키징용 기판의 비아 및 표면의 미리 정해진 위치에 전기전도성층과 절연층을 형성하고, 상기 캐비티공간에 소자를 배치하여 코어기판을 마련하는 단계; 상기 코어기판의 일면 상에 상부분배층 형성하여 재분배선을 포함하는 기판을 마련하는 단계; 그리고 상기 재분배선을 포함하는 기판에 반도체 소자를 실장하는 단계;를 포함한다.
상기 패키징용 기판은 위에서 설명한 특징을 갖는 것일 수 있다.
상기 패키징용 기판은 위에서 설명한 방법으로 제조된 것일 수 있다.
상기 캐비티공간에 배치되는 소자는 수동소자일 수 있다.
상기 재분배선은 적어도 그 일부에 세선을 포함한다.
상기 세선은 폭이 5 ㎛ 이하의 전기전도성층일 수 있고, 4 ㎛ 이하의 전기전도성층일 수 있다. 상기 세선은 폭이 1 ㎛ 초과의 전기전도성층일 수 있다.
전기전도성층은 매끈한 표면을 갖는 것일 수 있다. 예시적으로, 전기전도성층은 표면조도 Ry가 약 200 nm 이하일 수 있고, 약 0 nm 초과 180 nm 이하일 수 있고, 약 2 nm 내지 약 150 nm일 수 있고, 약 5 nm 내지 약 100 nm일 수 있다.
상기 반도체 패키지는, 패키징용 기판을 활용하여 세선을 구현 가능하고, 고성능 반도체 패키지를 작은 크기로 구현 가능하다. 또한, 유리기판을 패키징용 기판으로 적용하여 기존 실리콘과 구별되는 공정상, 성능상의 장점(예시: 세선의 구현, 고주파수에서 기생소자 발생 억제 등)을 가질 수 있고, 캐비티 공간 형성을 위한 공정의 단순화가 가능하다.
본 개시는 구체적인 예시들을 포함하지만, 당 기술분야의 통상적인 기술자에게 있어서, 본 출원의 개시를 이해한 후 청구항과 그 등가물의 의미 및 범위로부터 벗어나지 않고 이들 예에서 다양한 형태 및 세부 사항이 변경될 수 있음을 분명히 할 것이다. 본 명세서에 설명된 예들은 제한의 목적이 아닌 설명적인 의미에서만 고려되어야 한다. 각 사례의 특징 또는 측면에 대한 설명은 다른 사례의 유사한 특징 또는 측면에 적용할 수 있는 것으로 간주된다. 설명된 기술들이 다른 순서로 수행되는 경우, 및/또는 설명된 시스템, 구조, 장치 또는 회로의 구성 요소들이 다른 방식으로 결합되고, 및/또는 다른 구성 요소들 또는 이들의 등가물에 의해 대체 또는 보완되는 경우에도, 적절한 결과가 달성될 수 있다.
따라서 공시의 범위는 상세한 설명이 아니라 청구항과 그 등가물에 의하여 정의되며, 청구항과 그 등가물에 속하는 모든 변형은 공시에 포함되는 것으로 해석되어야 한다.

Claims (11)

  1. 제1영역 및 제2영역을 포함하는 패키징용 기판이고,
    상기 제1영역은 캐비티 구조가 배치되지 않은 영역이고,
    상기 제2영역은 캐비티 구조가 배치된 영역이고,
    상기 제1영역은, 서로 마주보는 제1면과 제2면을 갖고,
    상기 캐비티 구조는 캐비티공간; 접촉면; 및 측벽;을 포함하고,
    상기 캐비티공간은, 상기 캐비티 구조의 함몰된 공간이고, 상기 캐비티 구조의 상부 또는 하부에 배치되는 오프닝을 포함하고,
    상기 접촉면은 상기 캐비티공간의 상기 오프닝과 대향되게 배치되는 면이고,
    상기 측벽은 상기 접촉면을 둘러싸는 벽이고,
    상기 접촉면의 표면 조도 값은 상기 제1영역의 상기 제1면의 표면조도 값의 약 3배인, 패키징용 기판.
  2. 제1항에 있어서,
    상기 제1영역과 상기 제2영역은 서로 이웃하게 배치되는,
    패키징용 기판.
  3. 제1항에 있어서,
    상기 접촉면의 표면 조도는 20nm 이하인,
    패키징용 기판.
  4. 제1항에 있어서,
    상기 측벽은 상기 제1영역의 상기 제1면과 상기 접촉면을 연결하고,
    상기 측벽은 상기 제1영역의 상기 제2면과 평행한 선을 기준으로 75 도 내지 100 도의 각도를 갖는,
    패키징용 기판.
  5. 제1항에 있어서,
    상기 제1영역의 기판은 유리기판을 포함하고,
    상기 제2영역의 기판은 유리기판을 포함하며,
    상기 제1영역의 상기 유리기판과 상기 제2영역의 상기 유리기판은 서로 연결되는,
    패키징용 기판.
  6. 제1항에 있어서,
    상기 제2영역은 서로 마주보는 제1면과 제2면을 갖고,
    상기 제2영역의 상기 제1면과 상기 제2면 사이의 거리인 제1거리는 상기 제1영역의 상기 제1면과 상기 제2면 사이의 거리인 제2거리의 0.3 내지 0.7배인,
    패키징용 기판.
  7. 제6항에 있어서,
    상기 제1거리는 100 ㎛ 이상인,
    패키징용 기판.
  8. 제1항에 있어서,
    상기 제2영역은 프레임을 포함하고,
    상기 프레임은 상기 캐비티공간을 2개 이상의 구역으로 구분하는,
    패키징용 기판.
  9. 제1항에 있어서,
    상기 제2영역은 상기 패키징 기판을 관통하는 캐비티비아를 더 포함하는,
    패키징용 기판.
  10. 제1항에 따른 패키징용 기판; 상기 제1영역의 상기 제1면 상에 배치되는 상부 재배선층; 및 상기 제1영역의 상기 제2면 하에 배치되는 연결부;를 포함하는,
    반도체 패키지.
  11. 제10항에 있어서,
    상기 캐비티공간에는 수동소자가 배치되는,
    반도체 패키지.
KR1020227045721A 2021-08-30 2022-08-30 패키징용 기판, 반도체 패키지, 패키징용 기판의 제조방법 및 반도체 패키지의 제조방법 KR20230035258A (ko)

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