TW202145483A - 具有輸入/輸出(i/o)片體之分解晶粒 - Google Patents

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馬赫什 Ｋ 庫瑪西卡
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Abstract

實施例可係關於一種具有一處理器之晶粒。該晶粒可包括鄰近該處理器之一第一側的一第一輸入/輸出(I/O)片體及鄰近該處理器之一第二側的一第二I/O片體。該第一I/O片體或該第二I/O片體可與該處理器通訊式耦接。可描述或主張其他實施例。

Description

具有輸入/輸出(I/O)片體之分解晶粒
本發明係有關於具有輸入/輸出(I/O)片體之分解晶粒。
發明背景
通常，在舊版晶粒中，晶粒大小可基於支撐核心邏輯所需之面積。受到此限制之晶粒可被稱為受核心限制之晶粒。替代地，晶粒大小可基於支撐晶粒之輸入/輸出(I/O)的分支所必需之晶粒周長。受到此限制之晶粒可被稱作受I/O限制之晶粒。在舊版晶粒中，晶粒大小通常可基於由核心限制或I/O限制產生之較大晶粒大小。
然而，受I/O限制之晶粒可由於晶粒之I/O而具有增加的面積。此增加的面積可導致核心邏輯之區處或附近的未充分利用的電晶體面積。晶粒大小的此增加可能會不利地影響每一晶圓可製造的晶粒之數目，且亦可顯著地增加使用所得晶粒之產品的成本。
依據本發明之一實施例，係特地提出一種晶粒，其包含：一處理器；一第一輸入/輸出(I/O)片體，其鄰近該處理器之一第一側，其中該第一I/O片體與該處理器通訊式耦接；以及一第二I/O片體，其鄰近該處理器之一第二側，其中該第二I/O片體與該處理器通訊式耦接。
較佳實施例之詳細說明
在以下詳細描述中，參考形成此處一部分的隨附圖式，其中通篇類似數字指代類似部分，且其中藉助於說明來展示可供實踐本揭露內容之主題之實施例。應理解，在不脫離本揭露內容之範疇的情況下，可利用其他實施例，且可進行結構或邏輯變化。因此，以下詳細描述不應被視為具限制意義。
出於本揭露內容之目的，片語「A或B」意謂(A)、(B)或(A及B)。出於本揭露內容之目的，片語「A、B或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
描述可使用基於視角之描述，諸如頂部/底部、內/外、上方/下方及類似者。此類描述僅用以有助於論述且不欲將本文中所描述的實施例之應用限於任何特定定向。
描述可使用片語「在一實施例中」或「在實施例中」，該等片語各自可指相同或不同實施例中之一或多者。此外，如關於本揭露內容之實施例而使用，術語「包含」、「包括」、「具有」及其類似者為同義的。
術語「與耦接」以及其派生詞可在本文中使用。「耦接」可意謂以下一或多者。「耦接」可意謂二個或多於二個元件直接實體或電接觸。然而，「耦接」亦可意謂二個或多於二個元件彼此間接地接觸，但又仍彼此協作或相互作用，且可意謂一或多個其他元件在稱為彼此耦接之元件之間耦接或連接。術語「直接耦接」可意謂二個或元件直接接觸。
在各種實施例中，片語「在第二特徵上[[形成/沈積/安置等]]第一特徵」可意謂第一特徵在特徵層上方形成/沈積/安置等，且第一特徵之至少一部分可與第二特徵之至少一部分直接接觸(例如，直接實體或電接觸)或間接接觸(例如，在第一特徵與第二特徵之間具有一或多個其他特徵)。
各種操作以最有助於理解所主張之主題的方式可描述為依次排列之多個離散操作。然而，所描述之次序不應被解釋為暗示此等操作必須依賴於次序。
可關於各種圖描述本文中之實施例。除非明確地陳述，否則諸圖之尺寸意欲簡化例示性實例，而非描繪相對尺寸。舉例而言，除非另外規定，否則諸圖中之元件之各種長度/寬度/高度可能不按比例繪製。另外，本文中所描述的各種裝置及總成之實例結構的一些示意性說明可用精確直角及直線來展示，但應理解，此類示意性說明可能不反映現實生活的製程限制，此可能導致當例如使用掃描電子顯微法(SEM)影像或穿透式電子顯微鏡(TEM)影像檢查本文中所描述的結構中之任一者時特徵看起來並非如此「理想」。在真實結構之此類影像中，亦可見可能的處理缺陷，例如材料之非完全筆直邊緣、錐形通孔或其他開口、拐角之無意圓化或不同材料層之厚度變化、結晶區內之偶發性螺釘、邊緣或組合位錯，及/或單原子或原子叢集之偶發性位錯缺陷。可存在此處未列舉但裝置製造領域內共同的其他缺陷。
如上文所提及，舊版晶粒大小通常可被稱作受核心限制或受I/O限制。然而，受I/O限制之晶粒可由於晶粒之I/O而具有增加的晶粒面積，此可導致核心邏輯之區處或附近之未充分利用的電晶體面積。新的矽製程通常使得能夠對核心區域進行大程度縮放，但I/O縮放通常不以相同速率來進行縮放。此關係可能會對保持受核心限制或受I/O限制之晶粒大小最佳化的良好平衡產生問題。
本文中之實施例係關於使用晶粒分解技術以藉由創建I/O可延伸超出主要晶粒之佔據面積的晶粒複合體而使核心晶粒面積與I/O周長要求分離。具體言之，用於I/O擴展之晶粒周長可不受矩形形狀約束。在一些實施例中，此分解技術可包括使用橋接器，諸如嵌入式多晶粒互連橋接器(EMIB)，矽內插件、基體上之整合式扇出件，或基體上之具有記憶體之扇出件等，以創建或啟用偏移I/O片體晶粒複合體。應理解，此等裝置為此類橋接器之實例，並且其他類型或種類之橋接器可用於其他實施例中。
實施例可提供數個優點。舉例而言，偏移I/O片體概念可使得能夠針對原本在舊版組態中受I/O限制之晶粒複合體縮減主動晶粒面積。藉由分解晶粒上之I/O，可多次具現化I/O片體，並且橫跨多個程式利用該等I/O片體。偏移片體組態可進一步將I/O片體周長要求與主要晶粒上可用的周長分離，此可擴展重新使用橫跨不同晶粒複合體之彼片體的能力。
圖1描繪根據各種實施例之具有多個I/O片體之晶粒組態的實例。具體言之，圖1描繪可類似於舊版組態之晶粒組態100a。具體言之，I/O結構105通常可環繞處理器110。在各種實施例中，處理器110可為獨立處理器、中央處理單元(CPU)、通用處理單元(GPU)、單核或多核處理器的核心、邏輯電路，或某一其他類型之處理器。I/O結構105可藉由諸如橋接器、內插件等之一或多個物理或電子耦接件(圖中未示)與處理器110通訊式耦接。通常，I/O結構105及處理器110可被視為單個晶粒之元件。然而，如可見，I/O結構105可顯著地大於處理器110，此係因為可期望I/O結構105包括額外輸入或輸出接腳或埠，此可指示I/O結構105之大小。處理器110與I/O結構105之間的大小之差異可產生如上文所描述的I/O結構105與處理器110之間的未充分利用的面積103。
然而，I/O結構105可分離成多個I/O片體並且經重新配置以形成如晶粒組態100b中所展示之經分解晶粒複合體。具體言之，I/O結構105可沿著虛線拆分以形成四個I/O片體105a、105b、105c及105d (在本文中被共同地稱作「I/O片體105a至105d」)。I/O片體105a至105d可圍繞處理器110重新配置，如晶粒組態100b中所展示。應注意，儘管I/O片體105a至105d可具有與I/O結構105相同的總I/O分支面積，但可在晶粒組態100b中去除未充分利用的面積103。因而，晶粒組態100b可被視為比晶粒組態100a更緊湊並且佔據更少的總體空間，此可為添加或包括其他元件提供更多空間，該等其他元件原本會因存在未充分利用的面積103而被禁止。
圖2描繪根據各種實施例之具有多個I/O片體之實例晶粒200的自上而下視圖。晶粒200可包括處理器210，該處理器可類似於處理器110且與其共用一或多個特性。晶粒200可進一步包括數個I/O片體205a/205b/205c/205d (在本文中被共同地稱作「I/O片體205a至205d」)，該等I/O片體可類似於I/O片體105a至105d並與其共用一或多個特性。
I/O片體205a至205d可實施為單獨的物理元件，諸如晶粒200上之晶片或片體。具體言之，晶粒200可包括基體220，其可由基體材料形成，該基體材料諸如有機或無機材料、矽或包括矽之材料或某一其他類型之基體材料。基體220可包括一或多層基體材料且可為有核心或無核心的。在一些實施例中，基體220可包括一或多個導電元件，諸如跡線、帶狀線、通孔、襯墊等，其可啟用、促進晶粒200之二個元件之間的或晶粒200之一元件與電子裝置之另一元件的電氣或通訊路徑或另外為該電氣或通訊路徑之一部分，其中該晶粒200為該電子裝置之一部分。在一些實施例中，基體220可被視為被動內插件、主動內插件，或某一其他類型之基體或元件。
處理器210及I/O片體205a至205d可例如藉由焊料凸塊、接腳或某一其他類型之互連元件與基體220耦接。基體220可進一步包括一或多個橋接器215a/215b/215c/215d (在本文中被共同地稱作「橋接器215a至215d」)。在一些實施例中，橋接器215a至215d中之一或多者可為諸如主動或被動EMIB之橋接器。另外或替代地，橋接器215a至215d中之一或多者可為矽橋接器、諸如跡線之導電跡線、微帶，或帶狀線、基體220上之整合式扇出件、基體220上之具有記憶體之扇出件，或某一其他類型之橋接器。
圖3描繪根據各種實施例之圖2的實例晶粒200之剖視圖。具體言之，圖3描繪圖2之晶粒200的沿著線A-A'之剖視圖。如可見，橋接器215a至215d中之一或多者可嵌入基體220內，如圖3中相對於橋接器215b所展示。在其他實施例中，橋接器215a至215d中之一或多者可耦接至基體220之同一面，可僅部分地嵌入基體220內，可嵌入在基體220之較深層處，且與處理器210或I/O片體藉由一或多個通孔等等耦接。
如可在圖2及圖3中所見，處理器210及I/O片體205a至205d可與橋接器215a至215d中之一或多者重疊。此重疊可能因為橋接器215a至215d可以通訊方式將處理器210耦接至I/O片體205a至205d。因而，去往或來自處理器210之信號可穿過I/O片體205a至205d及橋接器215a至215d，藉此允許晶粒200上之I/O分支。
圖4至圖6描繪根據各種實施例之具有多個I/O片體之晶粒組態的替代性實例。通常，諸圖經描繪為處理器及I/O片體之組態的經簡化實例。出於避免冗餘起見而未在圖4至圖6中描繪諸如基體220之基體。另外，出於避免冗餘起見而未在圖4及圖5中描繪諸如橋接器215a至215d之橋接器。
具體言之，圖4可包括晶粒組態400，其可描繪處理器410及I/O片體405a、405b、405c及405d (在本文中被共同地稱作「I/O片體405a至405d」)。處理器410可類似於處理器110，並且與其共用一或多個特性。I/O片體405a至405d通常可類似於I/O片體105a至105d，並且與其共用一或多個特性。然而，如在圖4中可見，I/O片體105a至105d中之一或多者可與I/O片體105a至105d中之另一者具有不同大小。具體言之，如可見，I/O片體405b及405d可大於I/O片體405a及405c。本文中之實施例的I/O片體中之各別I/O片體之特定大小或組態可基於多種因素，諸如製造考量、若干I/O分支是否需要彼此鄰近、處理器或晶粒基體之特定組態，或其他因素。
在一些實施例中，晶粒可包括多個處理器，且處理器及I/O片體可經圖案化在晶粒上。圖5描繪此類圖案化之實例。具體言之，圖5描繪晶粒組態500，其包括多個處理器510a、510b、510c及510d (在本文中被共同地稱作「處理器510a至510d」)。處理器510a至510d中之各別處理器可類似於處理器110，且並且與其共用一或多個特性。晶粒組態500可進一步包括多個I/O片體505a、505b、505c、505d (在本文中被共同地稱作「I/O片體505a至505d」)。I/O片體505a至505d可類似於I/O片體205a至205d，並且與其共用一或多個特性。應理解，出於避免圖式之雜亂起見，可不專門列舉圖5中之I/O片體中之各者。
一般而言，可看到，晶粒組態500可為晶粒組態100b之重複圖案。將認識到，儘管該圖案僅被重複四次，但在其他實施例中，相比於所描繪，可將該圖案重複更多或更少次。在一些實施例中，該圖案可涉及重複不同晶粒組態之例項(例如圖4之晶粒組態可與晶粒組態100b重複等等)。
在一些實施例中，I/O片體可與多個處理器通訊式耦接。圖6之晶粒組態600中展示此實施例。具體言之，圖6描繪根據各種實施例之具有多個I/O片體之晶粒組態600的替代實例。
晶粒組態600可包括多個處理器610a及610b，其可分別類似於處理器110，並且與其共用一或多個特性。晶粒組態600可進一步包括多個I/O片體605a、605b、605c、605d、605e及605f (共同地稱為「I/O片體605a至605f」)，其可分別類似於I/O片體105a至105d中之一或多者並且與其共用一或多個特性。晶粒組態600可進一步包括橋接器615a及615b，其可分別類似於橋接器215a至215d中之一者，並且與其共用一或多個特性。
如可看出，橋接器615a及615b可分別與處理器610a及610b耦接。另外，橋接器615a及615b可均與I/O片體605f耦接。以此方式，I/O片體605f可充當用於處理器610a及610b二者之I/O分支。
在一些實施例中，多個處理器可存在於晶粒上，且處理器可彼此耦接並且共用I/O分支。圖11之晶粒組態1100中展示此實施例。具體言之，圖11描繪根據各種實施例之具有多個I/O片體之晶粒組態1100的替代實例。
晶粒組態1100可包括多個處理器1110a、1110b及1110c，其可分別類似於處理器110，並且與其共用一或多個特性。晶粒組態1100可進一步包括多個I/O片體1105a、1105b、1105c、1105d、1105e、1105f、1105g及1105h (共同地稱為「I/O片體1105a至1105h」)，其可分別類似於I/O片體105a至105d中之一或多者，並且與其共用一或多個特性。晶粒組態1100可進一步包括橋接器1115a、1115b、1115c及1115d (共同地稱為「橋接器1115a至1115d」)，其可分別類似於橋接器215a至215d中之一者，並且與其共用一或多個特性。
如可看出，橋接器1115b可與處理器1110b及1110a二者通訊式耦接。類似地，橋接器1115c可與處理器1110b及1110c二者通訊式耦接。處理器1110a可與I/O片體1105a藉由橋接器1115a通訊式耦接。類似地，處理器1110c可與I/O片體1105e藉由橋接器1115d通訊式耦接。在一些實施例中，橋接器1115a至1115d中之各者彼此可具有相同大小或類型，而在其他實施例中，橋接器1115a至1115d中之一或多者可與橋接器1115a至1115d中之另一者具有不同大小或類型。
如圖11中所展示，處理器1110b可不藉由橋接器與I/O片體直接耦接。實情為，處理器1110b可藉由包括另一處理器及各種橋接器之通訊路徑與諸如I/O片體1105a或1105e之I/O片體通訊式耦接。舉例而言，處理器1110b可藉由包括處理器1110a及橋接器1115a/1115b之通訊路徑與I/O片體1105a通訊式耦接。另外或替代地，處理器1110b可藉由包括處理器1110c及橋接器1115c/1115d之通訊路徑與I/O片體1105e通訊式耦接。然而，將認識到，在其他實施例中，處理器1110b可進一步藉由諸如橋接器1115a至1115d中之一者的橋接器或本文中所論述的某一其他類型之橋接器與I/O片體1105a至1105h中之一者耦接。
應注意，在晶粒組態400/500/600中，各種I/O片體經描繪為直接鄰近各種處理器，與例如圖1或圖2或圖11中所展示之間隔開相反。應理解，I/O片體與各個實施例中之處理器的間距可基於諸如可用的晶粒面積、所使用之特定元件或材料、處理器與I/O片體耦接之方式等之因素。
另外，應理解，經描繪組態旨在作為實例實施例以說明各種概念，並且其他實施例可不同。舉例而言，元件之特定大小、形狀、定向或數目在不同實施例中可不同。一些實施例之態樣可彼此組合。在一些實施例中，經描繪為相同之某些元件可彼此不同。舉例而言，在具有多個橋接器(例如橋接器615a及615b)之實施例中，橋接器可彼此具有不同類型、大小、頻寬、組態等。類似地，在具有多個處理器(例如處理器610a及610b)之實施例中，該等處理器可彼此具有不同類型或大小(例如一個可為邏輯，而另一個為記憶體，或某一其他組態)。其他變化可存在於其他實施例中。
圖7描繪根據各種實施例之用於製造具有多個I/O片體之晶粒的實例技術。可在本文中相對於圖2及圖3之元件描述該技術，然而，應理解，該技術無論是否進行修改均可整體或部分地適用於本揭露內容之其他實施例。
該技術可包括在705處將處理器與基體耦接。該基體可類似於例如基體220。該處理器可類似於例如處理器210。將處理器與基體耦接可使用互連件來進行，該等互連件諸如焊料凸塊、球狀柵格陣列(BGA)之焊球、接腳柵格陣列(PGA)之接腳或某一其他類型之互連件。在一些實施例中，互連件可與基體或處理器之導電元件耦接，該導電元件諸如襯墊或某一其他導電元件。
該技術可進一步包括在710處將第一I/O片體與基體耦接。I/O片體可鄰近處理器之第一側與基體耦接。I/O片體可類似於例如I/O片體205a至205d中之一者。類似於要素705，I/O片體可使用互連件與基體耦接，該互連件諸如BGA、PGA或某一其他類型之互連件。
該技術可進一步包括在715處使第二I/O片體鄰近處理器之第二側與基體耦接。第二I/O片體可類似於例如I/O片體205a至205d中之一者。類似於要素705或710，第二I/O片體可使用互連件與基體耦接，該互連件諸如BGA、PGA或某一其他類型之互連件。
該技術可進一步包括在720處以通訊方式將第一I/O片體與處理器耦接。具體言之，I/O片體及處理器可藉由諸如橋接器215a至215d中之一者的橋接器通訊式耦接，該等橋接器可為例如EMIB、導電跡線、矽橋接器或某一其他類型之橋接器。
該技術可進一步包括在725處將第二I/O片體與處理器耦接。類似於要素720，第二I/O片體與處理器可藉由諸如如上文所描述之橋接器215a至215d中之一者的橋接器通訊式耦接。
應理解，圖7之技術旨在作為高度簡化的實例技術，並且其他實施例可包括圖7中所描述之技術的一或多個變化。舉例而言，在一些實施例中，可以與所描繪不同的次序或彼此同時地執行某些要素。舉例而言，可同時執行要素710及715或720及725。在一些實施例中，某些要素(諸如要素705)可能不存在，而在其他實施例中，該技術可包括額外要素。其他變化可存在於其他實施例中。
圖8為根據各種實施例之晶圓1500及晶粒1502之俯視圖，該等晶粒可包括一或多個I/O片體，或可包括在IC封裝中，該IC封裝包括具有一或多個I/O片體之一或多個晶粒。晶圓1500可由半導體材料構成，且可包括一或多個晶粒1502，該等晶粒具有形成於晶圓1500之表面上的IC結構。晶粒1502中之各者可為包括合適IC之半導體產品的重複單元。在半導體產品製造完成之後，晶圓1500可經歷其中晶粒1502彼此分離以提供半導體產品之離散「晶片」的單體化製程。晶粒1502可包括一或多個I/O片體、一或多個電晶體或用以將電信號路由至電晶體之支援電路系統，或某一其他IC組件。在一些實施例中，晶圓1500或晶粒1502可包括記憶體裝置(例如隨機存取記憶體(RAM)裝置，諸如靜態RAM (SRAM)裝置、磁性RAM (MRAM)裝置、電阻RAM (RRAM)裝置、導電-橋接RAM (CBRAM)裝置等)、邏輯裝置(例如AND閘、OR閘、NAND閘，或NOR閘)，或任何其他合適之電路元件。此等裝置中之多者可組合於單一晶粒1502上。舉例而言，藉由多個記憶體裝置形成之記憶體陣列可與處理裝置(例如圖10之處理裝置1802)或其他邏輯形成於同一晶粒1502上，該處理裝置或其他邏輯經組配以將資訊儲存在記憶體裝置中或執行儲存於記憶體陣列中之指令。
圖9為根據本文中所揭露之實施例中之任一者之IC裝置總成1700的橫截面側視圖，該IC裝置總成可包括一或多個IC封裝或其他電子組件(例如晶粒)，該等IC封裝或其他電子組件包括一或多個I/O片體。IC裝置總成1700包括安置於電路板1702 (其可為例如母板)上的數個組件。IC裝置總成1700包括安置於電路板1702之第一面1740及電路板1702之相對第二面1742上的組件；通常，組件可安置於面1740及1742中之一者或二者上。
在一些實施例中，電路板1702可為印刷電路板(PCB)，其包括彼此藉由介電材料層分離並且藉由導電通孔互連之多個金屬層。該等金屬層中之任何一或多者可以所要電路圖案形成以在耦接至電路板1702之組件之間路由電信號(任擇地結合其他金屬層)。在其他實施例中，電路板1702可為非PCB基體。
圖9中所說明的IC裝置總成1700包括內插件上封裝結構1736，其藉由耦接組件1716耦接至電路板1702之第一面1740。耦接組件1716可在電學上並且以機械方式將內插件上封裝結構1736耦接至電路板1702，且可包括焊球(如圖9中所展示)、插座之凸形及凹形部分、黏著劑、底填充材料及/或任何其他合適的電氣及/或機械耦接結構。
內插件上封裝結構1736可包括藉由耦接組件1718耦接至封裝內插件1704的IC封裝1720。耦接組件1718可採取任何適合之形式用於應用，諸如上文參考耦接組件1716所論述的形式。儘管圖9中展示單個IC封裝1720，但多個IC封裝可耦接至封裝內插件1704；實際上，額外插入件可耦接至封裝內插件1704。封裝內插件1704可提供用以橋接電路板1702及IC封裝1720的介入基體。IC封裝1720可為或包括例如晶粒(圖8之晶粒1502)、IC裝置，或任何其他合適的組件。通常，封裝內插件1704可將連接擴展至較寬間距或將連接重路由至不同連接。舉例而言，封裝內插件1704可將IC封裝1720 (例如晶粒)耦接至耦接組件1716之一組BGA導電接觸點以用於耦接至電路板1702。在圖9中所說明的實施例中，IC封裝1720及電路板1702附接至封裝內插件1704之相對側；在其他實施例中，IC封裝1720及電路板1702可附接至封裝內插件1704之同一側。在一些實施例中，三個或多於三個組件可藉助於封裝內插件1704互連。
在一些實施例中，封裝內插件1704可形成為PCB，其包括彼此藉由介電材料層分離並且藉由導電通孔互連之多個金屬層。在一些實施例中，封裝內插件1704可由環氧樹脂、玻璃纖維增強之環氧樹脂、具有無機填充劑之環氧樹脂、陶瓷材料或諸如聚醯亞胺之聚合物材料形成。在一些實施例中，封裝內插件1704可由替代的剛性或可撓性材料形成，該等替代的剛性或可撓性材料可包括上文所描述的用於半導體基體中之相同材料，該等材料諸如矽、鍺及其他第III-V族及第IV組材料。封裝內插件1704可包括金屬線1710及通孔1708，包括但不限於矽通孔(TSV) 1706。封裝內插件1704可進一步包括嵌入式裝置1714，包括被動及主動裝置二者。此類裝置可包括但不限於電容器、解耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器、靜電放電(ESD)裝置及記憶體裝置。更複雜的裝置，諸如射頻裝置、功率放大器、功率管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置，亦可形成於封裝內插件1704上。內插件上封裝結構1736可採取此項技術中已知之內插件上封裝結構中之任一者的形式。在一些實施例中，封裝內插件1704可包括具有一或多個I/O片體之一或多個晶粒。
IC裝置總成1700可包括藉由耦接組件1722耦接至電路板1702之第一面1740的IC封裝1724。耦接組件1722可採取上文參考耦接組件1716所論述的實施例中之任一者的形式，且IC封裝1724可採取上文參考IC封裝1720所論述的實施例中之任一者的形式。
圖9中所說明的IC裝置總成1700包括藉由耦接組件1728耦接至電路板1702之第二面1742的疊層封裝結構1734。疊層封裝結構1734可包括IC封裝1726及IC封裝1732，其藉由耦接組件1730耦接在一起以使得IC封裝1726安置於電路板1702與IC封裝1732之間。耦接組件1728及1730可採取上文所論述的耦接組件1716之實施例中之任一者的形式，且IC封裝1726及1732可採取上文所論述的IC封裝1720之實施例中之任一者的形式。疊層封裝結構1734可根據此項技術中已知的疊層封裝結構中之任一者組配。
圖10為根據本文中所揭露之實施例中之任一者的實例電氣裝置1800之方塊圖，該實例電氣裝置可包括具有一或多個I/O片體之一或多個晶粒。舉例而言，電氣裝置1800之組件中之任何合適的組件可包括本文中所揭露之IC裝置總成1700、IC封裝、IC裝置或晶粒1502中之一或多者。數個組件在圖10中經說明為包括於電氣裝置1800中，但可忽略或複製此等組件中之任一或多者，以適於應用。在一些實施例中，包括於電氣裝置1800中的組件中之一些或全部可附接至一或多個母板。在一些實施例中，此等組件中之一些或全部經製造於單一晶片上系統(SoC)晶粒上。
另外，在各種實施例中，電氣裝置1800可不包括圖10中所說明的組件中之一或多者，但電氣裝置1800可包括用於耦接至一或多個組件之介面電路系統。舉例而言，電氣裝置1800可不包括顯示裝置1806，但可包括顯示裝置1806可耦接至之顯示裝置介面電路系統(例如連接器及驅動器電路系統)。在另一組實例中，電氣裝置1800可不包括音訊輸入裝置1824或音訊輸出裝置1808，但可包括音訊輸入裝置1824或音訊輸出裝置1808可耦接至之音訊輸入或輸出裝置介面電路系統(例如，連接器及支援電路系統)。
電氣裝置1800可包括處理裝置1802 (例如一或多個處理裝置)。如本文中所使用，術語「處理裝置」或「處理器」可指代處理來自暫存器及/或記憶體之電子資料以將彼電子資料轉化成可儲存於暫存器及/或記憶體中之其他電子資料的任一裝置或裝置之任一部分。處理裝置1802可包括一或多個數位信號處理器(DSP)、特殊應用積體電路(ASIC)、CPU、GPU、密碼處理器(在硬體內執行密碼演算法之專用處理器)、伺服器處理器，或任何其他合適的處理裝置。電氣裝置1800可包括記憶體1804，其自身可包括一或多個記憶體裝置，諸如依電性記憶體(例如動態RAM (DRAM))、非依電性記憶體(例如唯讀記憶體(ROM))、快閃記憶體、固態記憶體，及/或硬碟機。在一些實施例中，記憶體1804可包括與處理裝置1802共用晶粒之記憶體。此記憶體可用作快取記憶體且可包括嵌入式動態RAM (eDRAM)或自旋轉移力矩磁性RAM (STT-MRAM)。
在一些實施例中，電氣裝置1800可包括通訊晶片1812 (例如一或多個通訊晶片)。舉例而言，通訊晶片1812可經組配以用於管理無線通訊，以自電氣裝置1800傳送資料及將資料傳送至該電氣裝置。術語「無線」及其派生詞可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由使用穿過非固體媒體之經調變電磁輻射來傳達資料。儘管在一些實施例中，相關聯裝置可能不含有導線，但該術語並不暗示該等裝置不含有任何導線。
通訊晶片1812可實施數個無線標準或協定中之任一者，該等無線標準或協定包括但不限於電氣電子工程師學會(IEEE)標準，包括Wi-Fi (IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修正案)、長期演進(LTE)計劃以及任何修正案、更新及/或修訂(例如，進階LTE計劃、超級行動寬頻(UMB)計劃(亦被稱作「3GPP2」)等)。IEEE 802.16相容之寬頻無線存取(BWA)網路大體上被稱作WiMAX網路(表示微波存取全球互通之首字母縮略詞)，其係通過IEEE 802.16標準之一致性及互操作性測試之產品的證明標誌。通訊晶片1812可根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、全球行動電信系統(UMTS)、高速封包存取(HSPA)、演進型HSPA (E-HSPA)或LTE網路來操作。通訊晶片1812可根據增強型GSM演進資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸地無線電存取網路(UTRAN)或演進型UTRAN (E-UTRAN)來操作。通訊晶片1812可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強型無線電信(DECT)、演進資料最佳化(EV-DO)、其衍生物以及指定為3G、4G、5G及超過5G之任何其他無線協定而操作。通訊晶片1812在其他實施例中可根據其他無線協定操作。電氣裝置1800可包括天線1822以促進無線通訊及/或接收其他無線通訊(諸如AM或FM無線電傳輸)。
在一些實施例中，通訊晶片1812可管理有線通訊，諸如電氣、光學或任何其他合適的通訊協定(例如，乙太網路)。如上文所提及，通訊晶片1812可包括多個通訊晶片。舉例而言，第一通訊晶片1812可專用於短程無線通訊，諸如Wi-Fi或藍牙，且第二通訊晶片1812可專用於長程無線通訊，諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO，或其他長程無線通訊。在一些實施例中，第一通訊晶片1812可專用於無線通訊，且第二通訊晶片1812可專用於有線通訊。
電氣裝置1800可包括電池/電源電路系統1814。電池/電源電路系統1814可包括用於將電氣裝置1800之組件耦接至與電氣裝置1800分離的能量源(例如AC線路功率)之一或多個儲能裝置(例如電池或電容器)及/或電路系統。
電氣裝置1800可包括顯示裝置1806 (或對應的介面電路系統，如上文所論述)。顯示裝置1806可包括任何視覺指示器，諸如抬頭顯示器、電腦監視器、投影儀、觸控式螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器或平板顯示器。
電氣裝置1800可包括音訊輸出裝置1808 (或對應的介面電路系統，如上文所論述)。音訊輸出裝置1808可包括產生聲響指示符之任何裝置，諸如揚聲器、耳機或耳塞。
電氣裝置1800可包括音訊輸入裝置1824 (或對應的介面電路系統，如上文所論述)。音訊輸入裝置1824可包括產生表示聲音之信號的任何裝置，諸如麥克風、麥克風陣列或數位儀器(例如，具有樂器數位介面(MIDI)輸出之儀器)。
電氣裝置1800可包括GPS裝置1818 (或對應的介面電路系統，如上文所論述)。GPS裝置1818可與基於衛星之系統通訊且可接收電氣裝置1800之位置，如此項技術中已知。
電氣裝置1800可包括另一輸出裝置1810 (或對應的介面電路系統，如上文所論述)。另一輸出裝置1810之實例可包括音訊編解碼器、視訊編解碼器、印表機、用於向其他裝置提供資訊之有線或無線傳輸器、或額外儲存裝置。
電氣裝置1800可包括另一輸入裝置1820 (或對應的介面電路系統，如上文所論述)。另一輸入裝置1820之實例可包括加速計、陀螺儀、羅盤、影像擷取裝置、鍵盤、諸如滑鼠之游標控制裝置、觸控筆、觸控板、條碼讀取器、快速反應(QR)碼讀取器、任何感測器、或射頻識別(RFID)讀取器。
電氣裝置1800可具有任何所需外觀尺寸，諸如手持型或行動電氣裝置(例如蜂巢式電話、智慧型電話、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、迷你筆記型電腦、超級本電腦、個人數位助理(PDA)、超行動個人電腦等)、桌上型電氣裝置、伺服器裝置或其他網路連接計算組件、印表機、掃描儀、監視器、機上盒、娛樂控制單元、車輛控制單元、數位攝影機、數位視訊記錄器，或可穿戴式電氣裝置。在一些實施例中，電氣裝置1800可為處理資料之任何其他電子裝置。各個實施例之實例
實例1包括一種晶粒，其包含：一處理器；一第一輸入/輸出(I/O)片體，其鄰近該處理器之一第一側，其中該第一I/O片體與該處理器通訊式耦接；以及一第二I/O片體，其鄰近該處理器之一第二側，其中該第二I/O片體與該處理器通訊式耦接。
實例2包括實例1之晶粒，其中該第一I/O片體將促進在該處理器與該晶粒通訊式耦接至之一電子裝置的另一組件之間傳輸一電子信號。
實例3包括實例1之晶粒，其中該處理器之該第一側及該第二側彼此鄰近。
實例4包括實例1之晶粒，其中該處理器之該第一側及該第二側不鄰近。
實例5包括實例1至4中之任一項之晶粒，其中該處理器為一處理器核心。
實例6包括實例1至4中之任一項之晶粒，其中該第一I/O片體具有與該處理器之該第一側之如在平行於該處理器之該第一側之一方向上量測的一長度相同之一長度。
實例7包括實例1至4中之任一項之晶粒，其中該第一I/O片體具有大於該處理器之該第一側之如在平行於該處理器之該第一側之一方向上量測的一長度之一長度。
實例8包括實例1至4中之任一項之晶粒，其進一步包含鄰近該第一I/O片體之一第二處理器，其中該第一I/O片體進一步與該第二處理器通訊式耦接。
實例9包括一種晶粒，其包含：一基體；一處理器核心，其與該基體耦接；一第一輸入/輸出(I/O)片體，其鄰近該處理器核心之一第一側與該基體耦接，其中該第一I/O片體藉由一第一橋接器與該處理器核心通訊式耦接；以及一第二I/O片體，其鄰近該處理器核心之一第二側與該基體耦接，其中該第二I/O片體藉由一第二橋接器與該處理器核心通訊式耦接。
實例10包括實例9之晶粒，其中該第一橋接器為一EMIB。
實例11包括實例10之晶粒，其中該EMIB處於該基體中。
實例12包括實例9之晶粒，其進一步包含與該基體耦接之一第二處理器核心，其中該第二處理器核心藉由一第三橋接器與該第一I/O片體通訊式耦接。
實例13包括實例9至12中之任一項之晶粒，其中該第一I/O片體將促進該處理器核心與該晶粒通訊式耦接至之一組件之間的通訊。
實例14包括實例13之晶粒，其中該第二I/O片體將促進該處理器核心與該組件之間的通訊。
實例15包括一種電子裝置，其包含：一PCB；以及一晶粒，其與該PCB耦接，其中該晶粒包括：一處理器核心；一第一輸入/輸出(I/O)片體，其鄰近該處理器核心之一第一側，其中該第一I/O片體與該處理器核心通訊式耦接並且將促進該處理器核心與該PCB之間的通訊；以及一第二I/O片體，其鄰近該處理器核心之一第二側，其中該第二I/O片體與該處理器核心通訊式耦接並且將促進該處理器核心與該PCB之間的通訊。
實例16包括實例15之電子裝置，其中該第一I/O片體具有與該處理器核心之該第一側之如在平行於該處理器核心之該第一側之一方向上量測的一長度相同之一長度。
實例17包括實例16之電子裝置，其中該第二I/O片體具有大於該處理器核心之該第二側之如在平行於該處理器核心之該第二側之一方向上量測的一長度之一長度。
實例18包括實例15至17中之任一項之電子裝置，其中該第一I/O片體藉由一EMIB與該處理器核心通訊式耦接。
實例19包括實例18之電子裝置，其中該第二I/O片體藉由該EMIB與該處理器核心通訊式耦接。
實例20包括實例18之電子裝置，其中該第二I/O片體藉由一第二EMIB與該處理器核心通訊式耦接。
各種實施例可包括上文所描述的實施例之任何合適組合，包括(及)在上文以聯合形式描述的實施例之替代(或)實施例(例如，「及」可為「及/或」)。此外，一些實施例可包括一或多個製造物品(例如，非暫時性電腦可讀媒體)，該等製造物品上儲存有在被執行時產生上文所描述的實施例中之任一者之動作的指令。此外，一些實施例可包括具有用於進行上文所描述的實施例之各種操作之任何合適構件的設備或系統。
對所說明實施例的以上描述(包括摘要中所描述的內容)關於所揭露之精確形式並不意圖為窮盡性的或限制性的。雖然在本文中出於例示性目的描述各個實施例或概念之特定實施及實例，但各種等效修改可為可能的，如相關技術領域中之技術人員將辨識。可鑒於以上實施方式、摘要、圖式簡單說明或申請專利範圍進行此等修改。
100a,100b,400,500,600,1100:晶粒組態 103:未充分利用的面積 105:I/O結構 105a,105b,105c,105d,205a,205b,205c,205d,405a,405b,405c,405d,505a,505b,505c,505d,605a,605b,605c,605d,605e,605f,1105a,1105b,1105c,1105d,1105e,1105f,1105g,1105h:I/O片體 110,210,410,510a,510b,510c,510d,610a,610b,1110a,1110b,1110c:處理器 200:實例晶粒 215a,215b,215c,215d,615a,615b,1115a,1115b,1115c,1115d:橋接器 220:基體 705,710,715,720,725:要素 1500:晶圓 1502:晶粒 1700:IC裝置總成 1702:電路板 1704:封裝內插件 1706:矽通孔(TSV) 1708:通孔 1710:金屬線 1714:嵌入式裝置 1716,1718,1722,1728,1730:耦接組件 1720,1724,1726,1732:IC封裝 1734:疊層封裝結構 1736:內插件上封裝結構 1740:第一面 1742:第二面 1800:實例電氣裝置 1802:處理裝置 1804:記憶體 1806:顯示裝置 1808:音訊輸出裝置 1810:另一輸出裝置 1812:通訊晶片 1814:電池/電源電路系統 1818:GPS裝置 1820:另一輸入裝置 1822:天線 1824:音訊輸入裝置 A-A':線
圖1描繪根據各種實施例之具有多個I/O片體之晶粒組態的實例。
圖2描繪根據各種實施例之具有多個I/O片體之實例晶粒的自上而下視圖。
圖3描繪根據各種實施例之圖2的實例晶粒之剖視圖。
圖4描繪根據各種實施例之具有多個I/O片體之晶粒組態的替代實例。
圖5描繪根據各種實施例之具有多個I/O片體之晶粒組態的替代實例。
圖6描繪根據各種實施例之具有多個I/O片體之晶粒組態的替代實例。
圖7描繪根據各種實施例之用於製造具有多個I/O片體之晶粒的實例技術。
圖8為根據各種實施例之晶圓及可包括多個I/O片體之晶粒的俯視圖。
圖9為根據各種實施例之可包括具有多個I/O片體之晶粒的積體電路(IC)裝置總成之橫截面側視圖。
圖10為根據各種實施例之可包括具有多個I/O片體之晶粒的實例電氣裝置之方塊圖。
圖11描繪根據各種實施例之具有多個I/O片體之晶粒組態的替代實例。
200:實例晶粒
205a,205b,205c,205d:I/O片體
210:處理器
215a,215b,215c,215d:橋接器
220:基體
A-A':線

Claims (20)

  1. 一種晶粒，其包含： 一處理器； 一第一輸入/輸出(I/O)片體，其鄰近該處理器之一第一側，其中該第一I/O片體與該處理器通訊式耦接；以及 一第二I/O片體，其鄰近該處理器之一第二側，其中該第二I/O片體與該處理器通訊式耦接。
  2. 如請求項1之晶粒，其中該第一I/O片體要促進在該處理器和與該晶粒通訊式耦接之一電子裝置的另一組件之間傳輸一電子信號。
  3. 如請求項1之晶粒，其中該處理器之該第一側及該第二側彼此鄰近。
  4. 如請求項1之晶粒，其中該處理器之該第一側及該第二側不鄰近。
  5. 如請求項1之晶粒，其中該處理器為一處理器核心。
  6. 如請求項1之晶粒，其中該第一I/O片體具有與如在平行於該處理器之該第一側之一方向上所量測的該處理器之該第一側之一長度相同之長度。
  7. 如請求項1之晶粒，其中該第一I/O片體具有大於如在平行於該處理器之該第一側之一方向上所量測的該處理器之該第一側之一長度之長度。
  8. 如請求項1之晶粒，其進一步包含鄰近該第一I/O片體之一第二處理器，其中該第一I/O片體進一步與該第二處理器通訊式耦接。
  9. 一種晶粒，其包含： 一基體： 一處理器核心，其與該基體耦接； 與該基體耦接之一第一輸入/輸出(I/O)片體，其鄰近該處理器核心之一第一側，其中該第一I/O片體藉由一第一橋接器與該處理器核心通訊式耦接；以及 與該基體耦接一第二I/O片體，其鄰近該處理器核心之一第二側，其中該第二I/O片體藉由一第二橋接器與該處理器核心通訊式耦接。
  10. 如請求項9之晶粒，其中該第一橋接器為一嵌入式多晶粒互連橋接器(EMIB)。
  11. 如請求項10之晶粒，其中該EMIB處於該基體中。
  12. 如請求項9之晶粒，其進一步包含與該基體耦接之一第二處理器核心，其中該第二處理器核心藉由一第三橋接器與該第一I/O片體通訊式耦接。
  13. 如請求項9之晶粒，其中該第一I/O片體要促進在該處理器核心和與該晶粒通訊式耦接之一組件之間的通訊。
  14. 如請求項13之晶粒，其中該第二I/O片體要促進該處理器核心與該組件之間的通訊。
  15. 一種電子裝置，其包含： 一印刷電路板(PCB)；以及 一晶粒，其與該PCB耦接，其中該晶粒包括： 一處理器核心； 一第一輸入/輸出(I/O)片體，其鄰近該處理器核心之一第一側，其中該第一I/O片體與該處理器核心通訊式耦接並且要促進該處理器核心與該PCB之間的通訊；以及 一第二I/O片體，其鄰近該處理器核心之一第二側，其中該第二I/O片體與該處理器核心通訊式耦接並且要促進該處理器核心與該PCB之間的通訊。
  16. 如請求項15之電子裝置，其中該第一I/O片體具有與如在平行於該處理器核心之該第一側之一方向上所量測的該處理器核心之該第一側之一長度相同之長度。
  17. 如請求項16之電子裝置，其中該第二I/O片體具有大於如在平行於該處理器核心之該第二側之一方向上所量測的該處理器核心之該第二側之一長度之長度。
  18. 如請求項15之電子裝置，其中該第一I/O片體藉由一嵌入式多晶粒互連橋接器(EMIB)與該處理器核心通訊式耦接。
  19. 如請求項18之電子裝置，其中該第二I/O片體藉由該EMIB與該處理器核心通訊式耦接。
  20. 如請求項18之電子裝置，其中該第二I/O片體藉由一第二EMIB與該處理器核心通訊式耦接。
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