KR20230060446A - 신호-열 분리형 tmv 구조 및 그 제작 방법 - Google Patents

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KR20230060446A
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layer
substrate
circuit layer
signal circuit
conductive metal
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KR1020220098833A
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시안밍 첸
레이 펑
번샤 황
예제 홍
까오 황
Original Assignee
주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
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Abstract

본 발명은 신호-열 분리형 TMV 패키징 구조를 개시한다. 상기 신호-열 분리형 TMV 패키징 구조는 마주하는 제1 측과 제2 측을 구비하며, 제1 측에 격리층이 설치되어 있는 절연 유전체 재료; 절연 유전체 재료 내에 설치된 내층 신호 회로층; 절연 유전체 재료의 제2 측 표면에 설치되고, TMV구조를 통해 내층 신호 회로층과 연결되는 외층 신호 회로층; 절연 유전체 재료의 제1 측 표면에 설치되고, 격리층을 통해 내층 신호 회로층과 분리되는 방열 금속면; 절연 유전체 재료 내에 임배디드되며, 능동면이 내층 신호 회로층과 도전 연결되고, 수동면이 방열 금속면과 열전도 연결되는 칩;을 포함한다.

Description

신호-열 분리형 TMV 구조 및 그 제작 방법{SIGNAL-HEAT SEPARATED TMV PACKAGING STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키징 기술 분야에 관한 것으로, 특히 신호-열 분리형 TMV 패키징 구조 및 그 제작 방법에 관한 것이다.
전자기술이 발전하고 진보함에 따라, 전자 제품이 소형화 및 경량화 방향으로 진화되면서 전자 제품의 패키징 구조가 고도의 집적화, 소형화 방향으로의 발전을 촉진하였다. 동시에 전자 제품의 기능이 점점 강해질 것이 요구되면서 패키지에 패키징된 칩의 연산양이 점점 커지므로 패키지 단위면적의 열 유동 밀도가 빠르게 증가하게 되고, 생성된 열량을 신속하게 방출하지 않으면 전자 소자의 온도가 계속 높아져 컴포넌트의 운행 속도와 성능을 저하시키고, 또한 전자 제품의 신뢰도에도 큰 영향을 미치게 된다. 따라서, 고밀도 집적화의 패키징을 구현하고, 패키지의 방열 문제를 해결하는 것이 패키징 분야의 중요한 과제이다.
종래의 패키징 기술에서, 전통적인 와이어 본딩 패키징 방법은 사전에 칩 등 컴포넌트를 기판의 표면에 고정한 다음 와이어 본딩 방식으로 전자소자 등 컴포넌트를 기판에 전기적으로 연결하고 마지막으로 패키징 재료(molding)를 이용하여 패키징하는 방식이다. 이 방법은 다음의 단점이 있다.
(1) 기판 표면에 칩을 실장한 후 와이어 본딩하면 패키징 부피가 증가하고 고밀도 집적화의 요구 및 소형화의 발전 수요를 만족할 수 없다.
(2) 칩이 패키징되면, 일면은 패키징 재료이고 다른 일 면은 패드를 통해 PCB에 용접되므로 칩의 방열 효과가 낮다. 설사 칩의 배면에 방열 구리면을 설치한다 하더라도 패키징 구조의 제한을 받아 방열 구리면의 공간이 제한적이기때문에 칩 운행 과정에서의 방열 문제를 실질적으로 개선할 수 없다.
본 발명은 적어도 종래 기술에 존재하는 기술문제 중 하나를 해결하기 위해 안출된 것이다. 상기 기술문제를 해결하기 위하여, 본 발명은 고밀도 집적 및 신호-열 분리를 구현하고, 방열 효과를 대폭 향상시킬 수 있는 신호-열 분리형 TMV(Through Molding Via, 관통 몰딩 비아) 패키징 구조 및 그 제작 방법을 제공하는 것을 목적으로 한다.
제1 측면에 의하면, 본 발명의 실시예에 따른 신호-열 분리형 TMV 패키징 구조는, 마주하는 제1 측과 제2 측을 구비하며, 제1 측에 격리층이 설치되어 있는 절연 유전체 재료; 상기 절연 유전체 재료 내에 설치된 내층 신호 회로층; 상기 절연 유전체 재료의 제2 측 표면에 설치되고, TMV구조를 통해 상기 내층 신호 회로층과 연결되는 외층 신호 회로층; 상기 절연 유전체 재료의 제1 측 표면에 설치되고, 상기 격리층을 통해 상기 내층 신호 회로층과 분리되는 방열 금속면; 마주하는 능동면과 수동면을 구비하고, 상기 절연 유전체 재료 내에 임배디드되며, 능동면이 상기 내층 신호 회로층과 도전 연결되고, 수동면이 상기 방열 금속면과 열전도 연결되는 칩;을 포함한다.
본 발명의 일부 실시예에 의하면, 상기 칩의 수동면은 상기 방열 금속면에 직접 연결되거나, 또는 상기 칩의 수동면과 상기 방열 금속면 사이에 열전도성 금속이 연결되어 있다.
본 발명의 일부 실시예에 의하면, 상기 열전도성 금속은 열전도성 금속면 및 열전도성 금속 필러(pillar)를 포함하고, 상기 열전도성 금속면의 제1 측은 상기 칩의 수동면과 연결되며, 상기 열전도성 금속면의 제2 측은 상기 열전도성 금속 필러를 통해 상기 방열 금속면과 연결된다.
본 발명의 일부 실시예에 의하면, 상기 내층 신호 회로층은 다수층으로 구성되며, 이웃하는 상기 내층 신호 회로층 사이는 제2 도통 금속 필러를 통해 연결된다.
본 발명의 일부 실시예에 의하면, 상기 TMV구조는 제1 도통 금속 필러이며, 상기 제1 도통 금속 필러와 상기 내층 신호 회로층 사이는 직접 연결되거나, 또는 상기 제1 도통 금속 필러와 상기 내층 신호 회로층 사이에 솔더가 연결되어 있다.
본 발명의 일부 실시예에 의하면, 상기 절연 유전체 재료는 다수층이 순차적으로 적층된 절연층을 포함하고, 상기 절연 유전체 재료의 제1 측에 위치한 상기 절연층은 상기 격리층으로서 사용된다.
본 발명의 일부 실시예에 의하면, 상기 절연 유전체 재료는 패키징층을 더 포함하고, 다수층의 상기 절연층에 상기 칩을 수용하기 위한 패키징 캐비티가 설치되고, 상기 패키징층은 인접하는 상기 절연층을 덮고 상기 패키징 캐비티에 충진되어 상기 칩의 외측에 둘러싸여 있다.
제2 측면에 의하면, 본 발명의 실시예에 따른 신호-열 분리형 TMV 패키징 구조의 제작 방법은, 마주하는 제1 측과 제2 측을 갖는 기판을 제공하되, 상기 기판의 제2 측 표면에 임시 적재면을 가공하는 단계, -상기 기판에 패키징 캐비티, 제2 내층 신호 회로층 및 제1 금속 필러가 설치되고, 상기 패키징 캐비티는 상기 기판의 마주하는 제1 측과 제2 측을 관통하고, 상기 제2 내층 신호 회로층의 일부 또는 전부가 상기 기판의 제1 측 표면에 설치되며, 상기 제1 금속 필러의 제1 단은 상기 제2 내층 신호 회로층과 도전 연결되고, 상기 제1 금속 필러의 제2 단은 상기 기판의 제2 측 표면에 노출되며, 상기 임시 적재면은 상기 패키징 캐비티를 덮음-;
패키징할 칩을 상기 패키징 캐비티 내에 실장하고 상기 제2 내층 신호 회로층과 와이어 본딩하는 단계, -상기 칩의 능동면은 상기 기판의 제1 측을 향하며, 상기 칩의 수동면은 상기 임시 적재면과 연결됨-;
상기 기판의 제1 측에 제1 도통 금속 필러를 가공하고 제2 절연 유전체 재료를 통해 패키징하여 패키징층을 형성하는 단계, -상기 제1 도통 금속 필러는 상기 제2 내층 신호 회로층과 연결됨-;
상기 임시 적재면을 제거하고 상기 기판의 제2 측 표면에 제2 내층 신호 회로층을 가공하는 단계, -상기 제2 내층 신호 회로층은 제2 내층 신호 회로 및 열전도성 금속면을 포함하고, 상기 제2 내층 신호 회로는 상기 제1 금속 필러와 연결되며, 상기 열전도성 금속면은 상기 칩의 수동면과 연결됨-;
상기 열전도성 금속면에 열전도성 금속 필러를 가공하고 적층 가압하여 격리층을 형성하는 단계;
상기 패키징층의 표면에 외층 신호 회로층을 가공하고, 상기 격리층의 표면에 방열 금속면을 가공하는 단계, -상기 외층 신호 회로층은 상기 제1 도통 금속 필러와 연결되며, 상기 방열 금속면은 상기 열전도성 금속 필러와 연결됨-;을 포함한다.
본 발명의 일부 실시예에 의하면, 상기 제1 내층 신호 회로층은 다수층의 회로층을 포함하고, 그중에서 하나의 상기 회로층은 상기 기판의 제1 측 표면에 설치되고, 나머지 상기 회로층은 상기 기판 내에 임배디드되며, 다수층의 상기 회로층 사이는 금속 필러를 통해 연결되고; 또는, 상기 제2 내층 신호 회로층은 단일 회로층을 포함하되, 상기 단일 회로층은 상기 기판의 제1 측 표면에 설치된다.
본 발명의 일부 실시예에 의하면, 상기 기판의 제1 측에 제1 도통 금속 필러를 가공하는 단계는, 상기 제1 도통 금속 필러를 상기 기판의 제1 측에서 상기 제2 내층 신호 회로층에 대응하는 위치에 실장하는 단계; 솔더를 통해 상기 제1 도통 금속 필러와 상기 제2 내층 신호 회로층을 용접하는 단계;를 포함한다.
본 발명의 일부 실시예에 의하면, 상기 기판의 제1 측에 제1 도통 금속 필러를 가공하는 단계는, 상기 기판의 제1 측에 감광 차폐막을 가공하는 단계, -상기 감광 차폐막에 상기 제1 도통 금속 필러와 매치되는 창구가 형성됨-; 상기 창구 내에 상기 제1 도통 금속 필러를 형성하도록 상기 기판을 전기 도금하는 단계; 상기 감광 차폐막을 제거하는 단계;를 포함한다.
제3 측면에 의하면, 본 발명의 실시예에 따른 신호-열 분리형 TMV 패키징 구조의 제작 방법은, 마주하는 제1 측과 제2 측을 갖는 기판을 제공하되, 상기 기판의 제2 측 표면에 임시 적재면을 가공하는 단계, -상기 기판에 패키징 캐비티 및 제2 내층 신호 회로층이 설치되고, 상기 패키징 캐비티는 상기 기판의 마주하는 제1 측과 제2 측을 관통하며, 상기 제2 내층 신호 회로층의 일부 또는 전부가 상기 기판의 제1 측 표면에 설치되고, 상기 제2 내층 신호 회로층과 상기 기판의 제2 측 표면 사이에 격리층이 설치되고, 상기 임시 적재면은 상기 패키징 캐비티를 덮음-;
패키징할 칩을 상기 패키징 캐비티 내에 실장하고 상기 제2 내층 신호 회로층과 와이어 본딩하는 단계, -상기 칩의 능동면은 상기 기판의 제1 측을 향하고, 상기 칩의 수동면은 상기 임시 적재면과 연결됨-;
상기 기판의 제1 측에 제1 도통 금속 필러를 가공하고, 제2 절연 유전체 재료를 통해 실장하여 패키징층을 형성하는 단계, -상기 제1 도통 금속 필러가 상기 제2 내층 신호 회로층과 연결됨-;
상기 임시 적재면을 제거하는 단계;
상기 패키징층의 표면에 외층 신호 회로층을 가공하고 상기 격리층의 표면에 방열 금속면을 가공하는 단계, -상기 외층 신호 회로층은 상기 제1 도통 금속 필러와 연결되고, 상기 방열 금속면은 상기 칩의 수동면과 연결됨-;을 포함한다.
본 발명의 일부 실시예에 의하면, 상기 제1 내층 신호 회로층은 다수층의 회로층을 포함하고, 그중에서 하나의 상기 회로층은 상기 기판의 제1 측 표면에 설치되며, 나머지 상기 회로층은 상기 기판 내에 임배디드되고, 다수의 상기 회로층 사이는 금속 필러를 통해 연결되고;
또는, 상기 제2 내층 신호 회로층은 단일 회로층을 포함하고, 상기 단일 회로층은 상기 기판의 제1 측 표면에 설치된다.
본 발명의 일부 실시예에 의하면, 상기 기판의 제1 측에 제1 도통 금속 필러를 가공하는 단계는,
상기 제1 도통 금속 필러를 상기 기판의 제1 측에서 상기 제2 내층 신호 회로층에 대응하는 위치에 실장하는 단계;
솔더를 통해 상기 제1 도통 금속 필러와 상기 제2 내층 신호 회로층을 용접하는 단계;를 포함한다.
본 발명의 일부 실시예에 의하면, 상기 기판의 제1 측에 제1 도통 금속 필러를 가공하는 단계는,
상기 기판의 제1 측에 감광 차폐막을 가공하는 단계, -상기 감광 차폐막에 상기 제1 도통 금속 필러와 매치되는 창구가 형성됨-;
상기 창구 내에 상기 제1 도통 금속 필러를 형성하도록 상기 기판을 전기 도금하는 단계;
상기 감광 차폐막을 제거하는 단계;를 포함한다.
제4 측면에 의하면, 본 발명의 실시예에 따른 신호-열 분리형 TMV 패키징 구조는 상술한 신호-열 분리형 TMV 패키징 구조의 제작 방법에 의해 제조된다.
본 발명의 부가적인 측면과 장점들은 다음의 상세한 설명을 통해 세부적으로 제공되며, 다음의 상세한 설명으로부터 부분적으로 명확하게 되거나 또는 본 발명의 실시예의 실시로부터 이해하게 될 것이다.
본 발명의 실시예에 따른 신호-열 분리형 TMV 패키징 구조는 적어도 다음의 유익한 효과가 있다.
칩이 절연 유전체 재료 내에 임배디드되므로 더 고밀도의 집적화 패키징을 구현할 수 있으며, 방열 금속면과 내층 신호 회로층이 격리층을 통해 분리되므로 신호-열 분리를 구현할 수 있고, 방열 효과를 대폭 향상시킬 수 있다.
본 발명의 실시예에 따른 신호-열 분리형 TMV 패키징 구조의 제작 방법은 적어도 다음의 유익한 효과가 있다.
칩을 기판의 패키징 캐비티 내에 실장하므로 더 고밀도의 집적화 패키징을 구현할 수 있으며, 방열 금속면과 제2 내층 신호 회로층이 격리층을 통해 분리되므로 신호-열 분리를 구현할 수 있고, 방열 효과를 대폭 향상시킬 수 있다.
본 발명의 실시예에 따른 신호-열 분리형 TMV 패키징 구조의 제작 방법은 적어도 다음의 유익한 효과가 있다.
칩을 기판의 패키징 캐비티 내에 실장하므로 더 고밀도 집적화 패키징을 구현할 수 있으며, 방열 금속면과 제2 내층 신호 회로층이 격리층을 통해 분리되므로 신호-열 분리를 구현할 수 있고, 방열 효과를 대폭 향상시킬 수 있다.
본 발명의 상기 및/또는 부가적인 측면과 장점들은 이하 첨부된 도면을 결합하여 설명된 실시예에 의해 더욱 명확해지고 쉽게 이해될 수 있다.
도 1은 본 발명의 실시예1에 따른 신호-열 분리형 TMV 패키징 구조의 단면 개략도1이다.
도 2는 본 발명의 실시예1에 따른 신호-열 분리형 TMV 패키징 구조의 단면 개략도2이다.
도 3은 본 발명의 실시예2에 따른 신호-열 분리형 TMV 패키징 구조의 단면 개략도1이다.
도 4는 본 발명의 실시예2에 따른 신호-열 분리형 TMV 패키징 구조의 단면 개략도2이다.
도 5 내지 도 19는 본 발명의 실시예4에 따른 기판 제작 방법의 중간 과정의 개략적인 구성도이다.
도 20 내지 도 26은 본 발명의 실시예5에 따른 신호-열 분리형 TMV 패키징 구조 제작 방법의 중간 과정의 개략적인 구성도이다.
도 27 내지 도 32는 본 발명의 실시예6에 따른 신호-열 분리형 TMV 패키징 구조 제작 방법의 중간 과정의 개략적인 구성도이다.
이하에서는 본 발명의 실시예를 상세하게 설명한다. 상기 실시예의 예들은 첨부 도면에 도시되며, 동일 또는 유사한 부호는 동일 또는 유사한 소자; 또는 동일 또는 유사한 기능을 갖는 소자를 나타낸다. 이하, 첨부 도면을 참조하여 설명되는 실시예들은 본 발명을 예시적으로 설명하는데 사용될 뿐, 본 발명을 한정하는 것으로 이해해서는 안된다.
본 발명의 설명에서, "여러 개"는 하나 또는 복수를 의미하고, 복수는 두 개 이상을 의미하고, "보다 크다", "보다 작다" 및 "초과하다" 등은 그 수 자체를 포함하지 않는 것으로 이해되며, "이상", "이하" 및 "이내" 등은 그 수 자체를 포함하는 것으로 이해된다. "제1", "제2" 등은 단지 구성요소를 구분하는 목적으로 사용되며, 상대적인 중요도를 지시 또는 암시하거나, 또는 지시하는 구성요소의 개수를 암시적으로 밝히거나, 또는 지시하는 구성요소의 선후 관계를 암시적으로 밝히는 것으로 이해해서는 안된다.
본 발명의 설명에서, "설치하다", "연결하다", "도전 연결하다" 및 "열전도 연결하다" 등 용어는 별도로 한정하지 않은 한, 일반적인 의미로 해석되어야 하며 본 발명이 속한 기술분야의 기술자는 기술적 방안의 구체적인 내용을 결부하여 상기 용어가 본 발명에서의 구체적인 의미를 합리적으로 확정할 수 있다.
실시예1
도 1을 참조하면, 본 실시예는 절연 유전체 재료(100), 내층 신호 회로층(150), 외층 신호 회로층(160), 방열 금속면(170) 및 칩(180)을 포함하는 신호-열 분리형 TMV 패키징 구조를 개시한다.
도 1은 절연 유전체 재료(100)에 대해 그 두께 방향에서의 개략적인 단면 구조를 도시하고 있다. 본 실시예의 절연 유전체 재료(100)는 마주하는 제1 측과 제2 측을 구비하며, 다수층이 순차적으로 적층된 절연층을 포함하고, 절연층은 제1 절연 유전체 재료가 도포되거나 라미네이팅되어 형성된다. 다수층의 절연층은 제1 절연층, 제2 절연층, ..., 제N 절연층을 포함하고, N은 1보다 큰 정수이다. 여기서, 제N 절연층, 제1 절연층, 제2 절연층, ..., 제N-1 절연층은 절연 유전체 재료(100)의 제1 측에서 제2 측으로 순차적으로 적층된다. 본 실시예의 제1절연 유전체 재료(100)는 3층으로 구성되며, 다수층의 절연층은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함하고, 그중의 제3 절연층(113)은 절연 유전체 재료(100)의 제1 측에 위치하여 격리층으로서 사용된다. 다수층의 제1 절연 유전체 재료에, 칩(180)을 수용하기 위한 패키징 캐비티(101)가 설치되고, 절연 유전체 재료(100)는 패키징층(120)을 더 포함하고, 패키징층(120)은 인접하는 절연층인 제N-1 절연층을 덮고, 패키징 캐비티(101)에 충진되어 칩(180)의 외측에 둘러싸여 있으며, 패키징층(120)은 제2 절연 유전체 재료에 의해 패키징되어 얻어지며, 패키징층(120)은 칩(180)을 패키징 캐비티(101) 내에 패키징하는 것을 통해 칩(180)을 절연 유전체 재료(100) 내에 임배디드하므로 더 고밀도의 집적화 패키징을 구현하는데 유리하다.
내층 신호 회로층(150)은 절연 유전체 재료(100) 내에 설치되고, 외층 신호 회로층(160)은 절연 유전체 재료(100)의 제2 측 표면에 설치되며, TMV 구조를 통해 내층 신호 회로층(150)과 연결된다. 내층 신호 회로층(150)은 제1 내층 신호 회로층 및 제2 내층 신호 회로층(153)을 포함한다. 제1 내층 신호 회로층은 다수층으로 구성되며, 다수층의 제1 내층 신호 회로층은 제1 회로층, 제2 회로층, ..., 제M 회로층을 포함하고, M은 1보다 큰 정수이다. 여기서, 제2 내층 신호 회로층, 제1 회로층, 제2 회로층, ..., 제M 회로층은 절연 유전체 재료(100)의 제1 측에서 제2 측으로 순차적으로 각층에 배치된다. 본 실시예의 제1 내층 신호 회로층은 2층으로 구성되고, 다수층의 제1 내층 신호 회로층은 제1 회로층(151) 및 제2 회로층(152)을 포함한다. 여기서, 제2 내층 신호 회로층(153)과 제1 회로층(151) 사이는 제1 금속 필러(131)를 통해 연결되며, 제1 회로층(151)과 제2 회로층(152) 사이는 제2 금속 필러(133)를 통해 연결되며, 순차적으로 유추하면, 제1 금속 필러(131), 제2 금속 필러(133) 등 도전구조는 서로 다른 회로층 사이에서 도전 연결 역할을 하는 제2 도통 금속 필러일 수 있는 바, 즉 이웃하는 내층 신호 회로층(150) 사이가 제2 도통 금속 필러를 통해 연결된다. 본 실시예에서, TMV구조는 전통적인 Via 홀을 사용할 수도 있고, 제1 도통 금속 필러(140)를 사용할 수도 있다. 전통적인 TMV구조에서 Via 홀은 레이저+전기 도금 방식으로 형성된 것으로서, 패키징층(120) 내에서 신호 전송 가능하므로 외층 신호 회로층(160)과 내층 신호 회로층(150) 사이에서 신호를 전송할 수 있다. 그러나 Via홀의 상하 직경의 차이가 크며, 속이 찬 도전구조를 형성하기 어렵고, 홀벽이 거칠다. TMV구조의 도전 성능을 개선하기 위하여, TMV구조는 제1 도통 금속 필러(140)와 같은 금속 필러 구조를 사용한다. 본 실시예의 제1 도통 금속 필러(140) 및 제2 도통 금속 필러는 모두 속이 찬 구리 필러로서, 상하 직경이 거의 동일하며 표면이 매끄럽고, 전통적인 Via 홀에 비해, 속이 찬 구리 필러는 신호 손실이 더 적고, 신호 전송 시 지연이 단축될 뿐만 아니라 더 우수한 도전성을 가진다. 여기서, 본 실시예의 제1 도통 금속 필러(140)는 구리 필러(pillar) 방식 혹은 금속 필러 실장 방식으로 가공하여 얻어지며, 도 1을 참조하면, 제1 도통 금속 필러(140)가 구리 필러 방식으로 가공하여 얻어지는 경우에, 제1 도통 금속 필러(140)와 내층 신호 회로층(150) 사이는 직접 연결되고; 도 2를 참조하면, 제1 도통 금속 필러(140)가 금속 필러 실장 방식으로 가공하여 얻어지는 경우에, 제1 도통 금속 필러(140)와 내층 신호 회로층(150) 사이에 솔더(141)가 연결되어 있다. 중복 설명을 생략하기 위하여, 제1 도통 금속 필러(140)의 구체 가공 방법은 실시예5를 참조하기 바란다.
방열 금속면(170)은 절연 유전체 재료(100)의 제1 측 표면에 설치되고, 방열 금속면(170)과 내층 신호 회로층(150)은 격리층을 통해 분리되어 있다. 칩(180)은 마주하는 능동면과 수동면을 구비하며, 칩(180)은 절연 유전체 재료(100) 내에 임배디드되고, 칩(180)의 능동면은 내층 신호 회로층(150)과 도전 연결되고, 칩(180)의 수동면은 방열 금속면(170)과 열전도 연결된다. 사용 시, 외층 신호 회로층(160)은 PCB와 용접하는데 사용되는데, 이로써 절연 유전체 재료(100)의 제1 측 및 제2 측 표면의 배선 면적을 충분히 이용할 수 있어 방열 금속면(170)의 면적을 증가하는데 유리하다. 유의해야 할 것은, 칩(180)의 능동면은 신호 핀이 있고, 칩(180)의 신호 핀과 내층 신호 회로층(150) 사이는 와이어 본딩 방식으로 도전 연결된다. 칩(180)의 수동면과 방열 금속면(170) 사이에 열전도성 금속이 연결되고, 칩(180)이 작동하면서 생긴 열량은 열전도성 금속을 통해 방열 금속면(170)에 전달되며, 방열 금속면(170)은 절연 유전체 재료(100)의 제1 측 표면을 덮고 있는 동박이므로 더 넓은 방열 면적을 형성함으로써 칩(180)의 방열 효율을 향상시킬 수 있다. 또한, 방열 금속면(170)과 내층 신호 회로층(150)이 격리층을 통해 분리되어 신호층과 방열층을 분리시킴으로써 신호-열 분리를 구현하고, 신호층과 방열층이 동일층에 위치하므로 인해 방열 면적이 제한되는 것을 방지하고, 방열 효과를 대폭 향상시키는 효과가 있다. 본 실시예에서, 열전도성 금속은 열전도성 금속면(532) 및 열전도성 금속 필러(533)를 포함하고, 열전도성 금속면(532)의 제1 측은 칩(180)의 수동면과 연결되며, 열전도성 금속면(532)의 제2 측은 열전도성 금속 필러(533)를 통해 방열 금속면(170)과 연결된다. 열전도성 금속면(532)은 서로 다른 면적의 칩(180)에 적용 가능하며, 칩(180)에서 생긴 열량을 전달할 수 있고, 열전도성 금속 필러(533)는 열전도성 금속면(532)의 열량을 방열 금속면(170)에 전달할 수 있다. 또한 열전도성 금속 필러(533)의 두께는 격리층의 두께에 따라 조절할 수 있어 열전도성 금속면(532)의 두께가 제한되는 문제를 해결할 수 있다.
실시예2
도 3을 참조하면, 본 실시예는 절연 유전체 재료(100), 내층 신호 회로층(150), 외층 신호 회로층(160), 방열 금속면(170) 및 칩(180)을 포함하는 신호-열 분리형 TMV 패키징 구조를 개시한다.
도 3은 절연 유전체 재료(100)에 대해 그 두께 방향에서의 개략적인 단면 구조를 도시하고 있다. 절연 유전체 재료(100)는 마주하는 제1 측과 제2 측을 구비하며, 다수층의 절연층을 포함하고, 절연층은 제1 절연 유전체 재료가 도포되거나 라미네이팅되어 형성된다. 다수층의 절연층은 제1 절연층, 제2 절연층, ..., 제L 절연층을 포함하고, L은 1보다 크거나 같은 정수이다. 여기서, 제1 절연층, 제2 절연층, ..., 제L 절연층은 절연 유전체 재료(100)의 제1 측에서 제2 측으로 순차적으로 적층된다. 본 실시예의 절연층은 2층으로 구성되고, 다수층의 절연층은 제1 절연층(111), 제2 절연층(112)을 포함하고, 그중의 제1 절연층(111)은 절연 유전체 재료(100)의 제1 측에 위치하여 격리층으로서 사용된다. 다수층의 절연층에, 칩(180)을 수용하기 위한 패키징 캐비티(101)가 설치되고, 절연 유전체 재료(100)는 패키징층(120)을 더 포함하고, 패키징층(120)은 인접하는 절연층인 제L 절연층을 덮고, 패키징 캐비티(101)에 충진되어 칩(180)의 외측에 둘러싸여 있으며, 패키징층(120)은 제2 절연 유전체 재료에 의해 패키징되어 얻어지며, 패키징층(120)은 칩(180)을 패키징 캐비티(101) 내에 패키징하는 것을 통해 칩(180)을 절연 유전체 재료(100) 내에 임배디드하므로 더 고밀도의 집적화 패키징을 구현하는데 유리하다.
내층 신호 회로층(150)은 절연 유전체 재료(100) 내에 설치되고, 외층 신호 회로층(160)은 절연 유전체 재료(100)의 제2 측 표면에 설치되며 TMV구조를 통해 내층 신호 회로층(150)과 연결된다. 본 실시예에서, 내층 신호 회로층(150)은 제1 내층 신호 회로층을 포함하고, 제1 내층 신호 회로층은 다수층으로 구성되며, 다수층의 제1 내층 신호 회로층은 제1 회로층, 제2 회로층, ..., 제M 회로층을 포함하고, M은 1보다 크거나 같은 정수이다. 여기서, 제1 회로층, 제2 회로층, ..., 제M 회로층은 절연 유전체 재료(100)의 제1 측에서 제2 측으로 순차적으로 각 층에 배치된다. 본 실시예의 제1 내층 신호 회로층은 2층으로 구성되고, 다수층의 제1 내층 신호 회로층은 제1 회로층(151) 및 제2 회로층(152)을 포함한다. 여기서, 제1 회로층(151)과 제2 회로층(152) 사이는 제2 금속 필러(133)을 통해 연결되며, 제2 회로층(152)과 제3 회로층(미도시) 사이는 제3 금속 필러(미도시)를 통해 연결된다. 순차적으로 유추하면, 제2 금속 필러(133), 제3 금속 필러 등 도전구조는 서로 다른 회로층 사이에서 도전 연결 역할을 하는 제2 도통 금속 필러일 수 있는 바, 즉 이웃하는 내층 신호 회로층(150) 사이는 제2 도통 금속 필러를 통해 연결된다. 유의해야 할 것은, 본 실시예의 TMV구조는 실시예1와 동일하므로 본 실시예에서는 중복하여 설명하지 않기로 한다. 본 실시예의 제1 도통 금속 필러(140) 및 제2 도통 금속 필러는 모두 속이 찬 구리 필러이며, 상하 직경이 거의 동일하며, 표면이 매끄럽고, 전통적인 Via 홀에 비해, 속이 찬 구리 필러는 신호 손실이 더 적고, 신호 전송 시 지연이 단축될 뿐만 아니라 더욱 우수한 도전성을 가진다. 여기서, 본 실시예의 제1 도통 금속 필러(140)는 구리 필러(pillar) 방식 혹은 금속 필러 실장 방식으로 가공하여 얻어지며, 도 3을 참조하면, 제1 도통 금속 필러(140)가 구리 필러 방식으로 가공하여 얻어지는 경우에, 제1 도통 금속 필러(140)와 내층 신호 회로층(150) 사이는 직접 연결되고; 도 4를 참조하면, 제1 도통 금속 필러(140)가 금속 필러 실장 방식으로 가공하여 얻어지는 경우에, 제1 도통 금속 필러(140)와 내층 신호 회로층(150) 사이에 솔더(141)가 연결되어 있다. 중복 설명을 생략하기 위하여, 제1 도통 금속 필러(140)의 구체 가공 방법은 실시예5를 참조하기 바란다.
방열 금속면(170)은 절연 유전체 재료(100)의 제1 측 표면에 설치되고, 방열 금속면(170)과 내층 신호 회로층(150)은 격리층을 통해 분리된다. 칩(180)은 마주하는 능동면과 수동면을 구비하며, 칩(180)은 절연 유전체 재료(100) 내에 임배디드되고, 칩(180)의 능동면은 내층 신호 회로층(150)과 도전 연결되고, 칩(180)의 수동면은 방열 금속면(170)과 열전도 연결된다. 사용 시, 외층 신호 회로층(160)은 PCB와 용접하는데 사용되는데, 이로써 절연 유전체 재료(100)의 제1 측 및 제2 측 표면의 배선 면적을 충분히 이용할 수 있고, 방열 금속면(170)의 면적을 증가하는데 유리하다. 유의해야 할 것은, 칩(180)의 능동면은 신호 핀이 있고, 칩(180)의 신호 핀과 내층 신호 회로층(150) 사이는 와이어 본딩 방식으로 도전 연결된다. 칩(180)의 수동면은 방열 금속면(170)과 직접 연결되고, 칩(180)이 작동하면서 생긴 열량은 열전도성 금속을 통해 방열 금속면(170)에 전달되며, 방열 금속면(170)은 절연 유전체 재료(100)의 제1 측 표면을 덮는 동박이므로 더 넓은 방열 면적을 형성함으로써 칩(180)의 방열 효율을 향상시킬 수 있다. 또한, 방열 금속면(170)과 내층 신호 회로층(150)이 격리층을 통해 분리되어 신호층과 방열층을 분리시킴으로써 신호-열 분리를 구현하며, 신호층과 방열층이 동일층에 위치하므로 인해 방열 면적이 제한되는 것을 방지하고, 방열 효과를 대폭 향상시키는 효과가 있다. 본 실시예에 언급되지 않은 내용은 실시예1을 참조하면 된다.
실시예3
본 실시예는 절연 유전체 재료(100), 내층 신호 회로층(150), 외층 신호 회로층(160), 방열 금속면(170) 및 칩(180)을 포함하는 신호-열 분리형 TMV 패키징 구조(미도시)를 개시한다. 실시예2와 다른 점은, 본 실시예의 절연 유전체 재료(100)가 절연층 및 패키징층(120)을 포함하되, 절연층이 단일층 또는 다수층 구조이고, 내층 신호 회로층(150)이 단일층 구조(미도시)이며, 내층 신호 회로층(150)이 절연층 위에 설치되되 패키징층과의 경계에 설치된다.
실시예4
본 실시예는 단계S010 내지 단계S090을 포함하는 기판의 제작 방법을 제공한다. 이하, 각 단계에 대해 상세히 설명한다.
S010: 도 5를 참조하면, 코어층(011), 제1 금속층(012), 제2 금속층(013), 식각 배리어층(014) 및 제1 금속 시드층(015)을 포함하는 적재판(010)을 제공한다. 여기서, 제1 금속층(012) 및 제2 금속층(013)은 구리층을 사용할 수 있고, 양자 사이는 물리방식으로 결합하되 분리 가능하다. 제1 금속층(012)과 제2 금속층(013)을 분리한 후, 식각 처리해야 하는 경우에, 식각 배리어층(014)은 기판의 회로 및 금속 필러를 보호하여 지나친 식각을 막으며, 식각 배리어층(014)은 니켈층을 사용할 수 있고, 제1 금속 시드층(015)은 구리층을 선택하여 후속 전기 도금의 도통 기초로 사용할 수 있다.
S020: 도 6을 참조하면, 적재판(010) 위에 제1 포토레지스트 재료(021)를 인가하고, 제1 포토레지스트 재료(021) 위에 창구를 형성하고 전기 도금하여 제1 금속 필러층을 얻는다. 본 실시예의 제1 금속 필러층은 구리 필러 방식으로 가공하여 얻어지며, 그중의 제1 포토레지스트 재료(021)는 필름 부착 또는 도포의 방식으로 가공하여 얻어지고, 제1 포토레지스트 재료(021)에 창구를 형성하는 방식은 노광+현상을 사용할 수 있으며, 실제 응용에 따라 제1 금속 필러층은 제1 금속 필러(131) 및 제1 희생 금속 필러(132)를 포함하거나, 또는 제1 금속 필러층은 제1 희생 금속 필러(132)를 포함하되 제1 금속 필러(131)를 생략할 수 있다. 그중에서 도 7은 제1 포토레지스트 재료(021)의 창구의 평면구조이며, 본 실시예의 제1 금속 필러층은 구리 필러층이며, 제1 포토레지스트 재료(021) 상의 창구 위치(211)의 형상은 제1 금속 필러(131) 및 제1 희생 금속 필러(132)와 매치된다.
S030: 도 7, 도 8 및 도 9를 참조하면, 제1 포토레지스트 재료(021)를 제거하고, 제1 절연 유전체 재료를 인가하여 제1 절연층(111)을 형성한다. 여기서, 제1 절연 유전체 재료는 순수 수지일 수도 있고, 수지 및 유리섬유를 함유한 유기 절연 재료일 수도 있으며, 제1 절연 유전체 재료는 도포 또는 압착 등 방식으로 제1 금속 필러층 상에 인가되어 제1 절연층(111)을 형성할 수 있다.
S040: 도 9, 도 10 및 도 11을 참조하면, 제1 절연층(111)에 대해 두께 감축 처리를 진행한 후, 제1 절연층(111) 상에 제2 포토레지스트 재료(022)를 인가하고, 제2 포토레지스트 재료(022) 위에 창구를 형성하고 전기 도금하여 제1 회로층(151)을 얻는다. 단계S020에 대응하여, 제1 회로층(151)은 제1 도통 회로(511) 및 제1 희생 회로(512)를 포함하고, 제1 희생 회로(512)는 제1 희생 금속 필러(132)와 연결되거나, 또는 제1 회로층(151)은 제1 희생 회로(512)를 포함하되 제1 도통 회로(511)를 생략할 수 있다. 유의해야 할 것은, 제1 금속 필러(131)가 설치된 경우에, 제1 도통 회로(511)는 제1 금속 필러(131)와 연결될 수 있다.
S050: 도 12 및 도 13을 참조하면, 제1 회로층(151)에 제3 포토레지스트 재료(023)를 인가하고, 제3 포토레지스트 재료(023) 위에 창구를 형성하고 전기 도금하여 제2 금속 필러층을 얻는다. 제1 금속 필러층과 대응하여, 제2 금속 필러층은 제2 금속 필러(133) 및 제2 희생 금속 필러(134)를 포함하거나, 또는 제2 금속 필러층은 제2 희생 금속 필러(134)를 포함하되, 제2 금속 필러(133)를 생략한다.
S060: 도 13 및 도 14를 참조하면, 제3 포토레지스트 재료(023)를 제거하고, 제1 절연 유전체 재료를 인가하여 제2 절연층(112)을 형성한다.
S070: 기판의 층수가 생산수단의 요구에 만족할 때까지 단계S030 내지 단계S060을 반복 수행한다. 유의해야 할 것은, 희생 회로의 역할은 다음 층의 희생 금속 필러의 가공 얼라인을 용이하게 하는 것이므로 마지막 회로층에서는 해당 층의 희생 회로를 생략할 수 있다. 예를 들어, 도 15를 참조하면, 제2 회로층(152)이 마지막 회로층일 때, 제2 회로층(152)은 제2 도통 회로를 포함하되 제2 희생 회로가 생략된다.
S080: 도 15, 도 16 및 도 17을 참조하면, 적재판(010)을 분리한 후, 희생 회로 및 희생 금속 필러를 식각하여 패키징 캐비티(101)를 형성한다. 유의해야 할 것은, 식각 과정에 제4 포토레지스트 재료(024)를 인가하여 식각이 필요없는 부분을 보호한다.
S090: 제4 포토레지스트 재료(024)를 제거하여 기판을 얻는다. 유의해야 할 것은, 실제 응용 요구 사항에 따라 기판 위에 제1 금속 필러(131)(도 18에 도시된 바와 같이)가 설치되거나, 또는 제1 금속 필러(131)(도 19에 도시된 바와 같이)가 생략될 수 있다.
실시예5
본 실시예는 단계S110 내지 단계S160을 포함하는 신호-열 분리형 TMV 패키징 구조의 제작 방법을 개시한다. 이하 각 단계에 대해 상세히 설명하기로 한다.
S110: 도 20을 참조하면, 마주하는 제1 측과 제2 측을 갖는 기판을 제공하고, 기판의 제2 측 표면에 임시 적재면(030)을 가공한다.
여기서, 기판의 제작 방법은 실시예4를 참조할 수 있으며, 실시예4의 제작 방법으로부터 알 수 있듯이, 기판은 제1 절연층, 제2 절연층, .., 제N-1 절연층을 포함하고, N은 1보다 큰 정수이다. 본 실시예에서, 기판에 패키징 캐비티(101), 제1 내층 신호 회로층 및 제1 금속 필러(131)가 설치되고, 패키징 캐비티(101)는 기판의 마주하는 제1 측과 제2 측을 관통하고, 제1 내층 신호 회로층의 일부 또는 전부가 기판의 제1 측 표면에 설치되고, 제1 금속 필러(131)의 제1 단은 제1 내층 신호 회로층과 도전 연결되고, 제1 금속 필러(131)의 제2 단은 기판의 제2 측 표면에 노출되며, 임시 적재면(030)은 패키징 캐비티(101)를 덮는다. 유의해야 할 것은, 제1 내층 신호 회로층은 제1 회로층, 제2 회로층, ..., 제M 회로층을 포함하고, M은 1보다 크거나 같은 정수이며, 제1 회로층은 제1 금속 필러(131)와 연결되고, 제2 회로층과 제1 회로층 사이는 제2 금속 필러(133)를 통해 연결되며, 이와 같이 순차적으로 유추하면, 제M 회로층과 제M -1회로층 사이는 제M 금속 필러를 통해 연결되고, 제1 금속 필러(131), 제2 금속 필러(133), ..., 제M 금속 필러 등 도전 구조는 서로 다른 회로층 사이에서 도전 연결 역할을 하는 제2 도통 금속 필러일 수 있는 바, 즉 제1 내층 신호 회로층은 다수층을 포함하고, 그중에서 하나의 회로층이 기판의 제1 측 표면에 설치되고, 나머지 회로층이 기판 내에 임배디드되고, 다수층의 회로층 사이는 금속 필러를 통해 연결되거나; 또는 제1 내층 신호 회로층은 기판의 제1 측 표면에 설치된 단일 회로층일 수 있다. 설명의 편의를 위하여, 본 실시예의 제1 내층 신호 회로층은 제1 회로층(151) 및 제2 회로층(152)을 포함한다.
본 실시예에서, 임시 적재면(030)은 필름 부착 또는 테이프 부착의 방식을 통해 가공하여 얻어진다. 임시 적재면(030)은 칩(180)을 실장하는데 있어서 지지하는 역할을 하고, 후속 패키징이 끝난 후에 칩(180)이 수동면으로 노출되게 할 수 있다.
S120: 패키징할 칩(180)을 패키징 캐비티(101) 내에 실장하고 제1 내층 신호 회로층과 와이어 본딩하고, 칩(180)의 능동면은 기판의 제1 측을 향하고, 칩(180)의 수동면은 임시 적재면(030)과 연결된다. 칩(180)과 와이어 본딩된 제1 내층 신호 회로층은 기판의 가장 외측의 회로층, 즉 제M 회로층임을 알 수 있다.
S130: 도 20, 도 21 및 도 22를 참조하면, 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하고, 제2 절연 유전체 재료를 통해 패키징하여 패키징층(120)을 형성하며, 제1 도통 금속 필러(140)는 제1 내층 신호 회로층과 연결된다.
여기서, 제1 도통 금속 필러(140)는 제1 내층 신호 회로층과 외층 신호 회로층(160) 사이의 신호 전송 구조로 사용되며, 제1 도통 금속 필러(140)는 금속 필러 실장 또는 구리 필러 방식으로 가공하여 얻어지며, 제1 도통 금속 필러(140)의 양단 직경을 거의 동일하게 제작하고 표면을 매끄럽게 할 수 있고, 전통적인 Via 홀에 비해, 속이 찬 구리 필러는 신호 손실이 더 적고, 신호 전송시의 지연이 단축될 뿐만 아니라 더 우수한 도전성을 가진다. 제2 절연 유전체 재료로 칩(180)을 패키징함으로써 칩(180)을 보호하고 후속 외층 신호 회로층(160)을 위해 제작 캐리어를 제공한다.
S140: 도 22 및 도 23을 참조하면, 임시 적재면(030)을 제거하고 기판의 제2 측 표면에 제2 내층 신호 회로층(153)을 가공한다. 제2 내층 신호 회로층(153)은 제2 내층 신호 회로(531) 및 열전도성 금속면(532)을 포함하고, 제2 내층 신호 회로(531)는 제1 금속 필러(131)와 연결되고, 열전도성 금속면(532)은 칩(180)의 수동면과 연결된다.
기판의 제2 측 표면에 제2 내층 신호 회로층(153)을 가공하면 다양한 패키징 설계에서 요구하는 회로층의 수를 만족할 수 있고, 패키지의 종 방향에서의 공간을 충분히 이용하므로 고밀도의 집적을 구현할 수 있다. 여기서, 열전도성 금속면(532)은 칩(180)에서 생긴 열량을 전달하는데 사용된다.
S150: 도 23 및 도 24를 참조하면, 열전도성 금속면(532)에 열전도성 금속 필러(533)를 가공하여 적층 가압하여 격리층을 형성한다.
여기서, 열전도성 금속 필러(533)는 구리 필러 방법으로 가공하여 얻어지는 바, 즉 포토레지스트 재료를 인가하여 포토레지스트 재료에 대해 창구 형성 및 전기 도금 등 단계를 수행하여 얻는다. 열전도성 금속 필러(533)를 가공한 후, 열전도성 금속 필러(533) 위에 제1 절연 유전체 재료를 적층 및 가압하게 되는데, 제1 절연 유전체 재료는 성형된 후 제N 절연층이 되고, 제N 절연층은 신호층과 방열층을 격리시키는 격리층으로서 사용된다.
S160: 도 24 및 도 25를 참조하면, 패키징층(120)의 표면에 외층 신호 회로층(160)을 가공하고, 격리층의 표면에 방열 금속면(170)을 가공하며, 외층 신호 회로층(160)은 제1 도통 금속 필러(140)와 연결되고, 방열 금속면(170)은 열전도성 금속 필러(533)와 연결된다.
유의해야 할 것은, 단계S130에서 제2 절연 유전체 재료의 패키징 높이가 제1 도통 금속 필러(140)보다 크므로 외층 신호 회로층(160)을 가공하기 전에 패키징층(120)을 감축 처리해야 한다. 사용 시에, 외층 신호 회로(160)는 PCB와 용접하고, 방열 금속면(170)은 격리층의 표면을 덮고, 큰 방열 면적을 가지므로 방열 효율을 향상시키는데 유리하다. 또한 방열 금속면(170)과 내층 신호 회로 및 외층 신호 회로(160)를 분리시킴으로써 신호-열 분리를 구현하며, 신호층과 방열층이 동일층에 위치하므로 인해 방열 면적이 제한되는 것을 방지하고, 방열 효과를 대폭 향상시키는 효과가 있다.
따라서, 본 실시예는 칩(180)을 기판의 패키징 캐비티(101) 내에 실장하므로 더 고밀도의 집적화 패키징을 구현하는데 유리하며 방열 금속면(170)과 제2 내층 신호 회로층이 격리층을 통해 분리되어 신호-열 분리를 구현하고 방열 효과를 대폭 향상시킬 수 있다.
본 실시예는 제1 도통 금속 필러(140)의 두가지 가공 방법을 제공한다. 그 중의 제1 가공 방법은 다음과 같다.
도 25를 참조하면, 단계S130에서 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하는 과정은 다음의 단계를 포함한다.
S131a: 제1 도통 금속 필러(140)를 기판의 제1 측에서 제1 내층 신호 회로층에 대응하는 위치에 실장한다.
S131b: 솔더(141)를 통해 제1 도통 금속 필러(140)와 제1 내층 신호 회로층을 용접한다.
실장의 방식을 통해 제1 도통 금속 필러(140)를 가공하여 제1 금속 필러(131)가 규칙적인 형상과 매끄러운 표면을 갖도록 하므로 도전 성능을 향상시키는데 유리하다.
제2 가공 방법:
도 26을 참조하면, 단계S130에서 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하는 과정은 다음의 단계를 포함한다.
S132a: 기판의 제1 측에 감광 차폐막을 가공하되, 감광 차폐막에 제1 도통 금속 필러(140)와 매치되는 창구가 설치되어 있다. 유의해야 할 것은, 감광 차폐막의 역학은 포토레지스트 재료의 역할과 동일한 바, 모두 전기 도금 또는 식각을 진행하지 않은 금속 위치를 보호하는 역할을 한다.
S132b: 창구 내에 제1 도통 금속 필러(140)를 형성하도록 기판을 전기 도금한다.
S132c: 감광 차폐막을 제거한다.
전통적인 Via 홀에 비해, 구리 필러 방식으로 가공하여 속이 찬 구리 필러를 얻을 수 있고, 속이 찬 구리 필러는 신호 손실이 더 적고, 신호 전송시의 지연이 더 단축될 뿐만 아니라 더 우수한 도전성을 갖는다.
한편, 본 실시예는 상기 신호-열 분리형 TMV 패키징 구조의 제작 방법에 의해 제작된 신호-열 분리형 TMV 패키징 구조를 추가 개시한다. 칩(180)이 기판 내에 임배디드되므로 더 고밀도의 집적화 패키징을 구현하는데 유리하며 방열 금속면(170)과 내층 신호 회로층(150)이 분리되어 신호-열 분리를 구현하고, 방열 효과를 대폭 향상시킬 수 있다. 제1 도통 금속 필러(140)의 양단 크기가 거의 동일하고 표면이 매끄러울 뿐만 아니라, 신호 손실이 더 작고, 전송 지연이 더 적으며 더 우수한 도전성을 갖는다.
실시예6
본 실시예는 다음의 단계를 포함하는 신호-열 분리형 TMV 패키징 구조의 제작 방법을 개시한다.
S210: 도 27을 참조하면, 마주하는 제1 측과 제2 측을 갖는 기판을 제공한다. 기판의 제2 측 표면에 임시 적재면(030)을 가공하고, 기판에 패키징 캐비티(101) 및 제1 내층 신호 회로층이 설치되고, 패키징 캐비티(101)는 기판에서 마주하는 제1 측과 제2 측을 관통하며, 제1 내층 신호 회로층의 일부 또는 전부가 기판의 제1 측 표면에 설치되고, 제1 내층 신호 회로층과 기판의 제2 측 표면 사이에 격리층이 설치되고, 임시 적재면(030)은 패키징 캐비티(101)를 덮고 있다.
도 20 및 도 27을 참조하면, 실시예5와 동일한 부분은 다음과 같다. 본 실시예의 제1 내층 신호 회로층이 단일층 또는 다수층일 수 있는 바, 즉 제1 내층 신호 회로층이 다수층의 회로층을 포함하되, 그 중에서 하나의 회로층이 기판의 제1 측 표면에 설치되고, 나머지 회로층이 기판 내에 설치되고, 다수층의 회로층 사이는 금속 필러를 통해 연결되거나; 또는 제1 내층 신호 회로층은 기판의 제1 측 표면에 설치된 단일 회로층을 포함한다.
실시예5와 상이한 부분은, 본 실시예의 기판에 제1 금속 필러(131)가 생략된 것이다. 여기서, 기판의 제작 방법은 실시예4를 참조하기 바란다. 기판은 제1 절연층, 제2 절연층, ..., 제L 절연층을 포함하고, L은 1보다 크거나 같은 정수이며, 본 실시예의 절연층의 개수는 2인 바, 즉 기판은 제1 절연층(111) 및 제2 절연층(112)을 포함하고, 그중에서 제1 절연층(111)은 신호층과 방열층을 분리하는 격리층으로서 사용된다.
S220: 패키징할 칩(180)을 패키징 캐비티(101) 내에 실장하여 제1 내층 신호 회로층과 와이어 본딩하고, 칩(180)의 능동면은 기판의 제1 측을 향하고, 칩(180)의 수동면은 임시 적재면(030)과 연결된다.
S230: 도 28 및 도 29를 참조하면, 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하고 제2 절연 유전체 재료를 통해 패키징하여 패키징층(120)을 형성하고, 제1 도통 금속 필러(140)는 제1 내층 신호 회로층과 연결된다.
S240: 도 29 및 도 30을 참조하면, 임시 적재면(030)을 제거한다.
S250: 도 30 및 도 31을 참조하며, 패키징층(120)의 표면에 외층 신호 회로층(160)을 가공하고, 격리층의 표면에 방열 금속면(170)을 가공하되, 외층 신호 회로층(160)은 제1 도통 금속 필러(140)와 연결되고, 방열 금속면(170)은 칩(180)의 수동면과 연결된다. 도 25 및 도 31을 참조하면, 실시예5와 상이한 부분은 본 실시예에서 열전도성 금속구조, 즉 열전도성 금속면(532) 및 열전도성 금속 필러(533)를 생략하였다.
칩(180)을 기판의 패키징 캐비티(101) 내에 실장하므로 더 고밀도의 집적화 패키징을 구현하는데 유리하며, 방열 금속면(170)과 제2 내층 신호 회로층이 격리층을 통해 분리되어 신호-열 분리를 구현하고 방열 효과를 대폭 향상시킬 수 있다. 본 실시예에 언급되지 않은 내용은 실시예5를 참조하기 바란다.
도 31 및 도 32를 참조하면, 실시예5와 동일하게, 본 실시예의 제1 도통 금속 필러(140)도 마찬가지로 두가지 방법을 통해 가공하여 얻어진다. 그러므로 본 실시예에서는 중복하여 설명하지 않는다.
한편, 본 실시예는 상기 신호-열 분리형 TMV 패키징 구조의 제작 방법에 의해 제작된 신호-열 분리형 TMV 패키징 구조를 추가 개시한다. 칩(180)이 기판 내에 임배디드되므로 더 고밀도의 집적화 패키징을 구현하는데 유리하며, 방열 금속면(170)과 내층 신호 회로층(150)이 격리층을 통해 분리되어 신호-열 분리를 구현하고 방열 효과를 대폭 향상시킬 수 있다. 제1 도통 금속 필러(140)의 양단 크기가 거의 동일하고 표면이 매끄러울 뿐만 아니라, 신호 손실이 더 작고, 전송 지연이 더 적으며 더 우수한 도전성을 갖는다.
이상 첨부 도면을 결부하여 본 출원의 바람직한 실시예를 상세하게 설명하였으나 본 발명은 상기 실시예에 제한되지 않으며 본 기술분야의 기술자는 그 지식 범위 내에서 본 발명의 정신에 위배되지 않은 조건하에 여러가지 변화를 진행할 수 있다.

Claims (16)

  1. 마주하는 제1 측과 제2 측을 구비하며, 제1 측에 격리층이 설치되어 있는 절연 유전체 재료(100);
    상기 절연 유전체 재료(100) 내에 설치된 내층 신호 회로층(150);
    상기 절연 유전체 재료(100)의 제2 측 표면에 설치되고, TMV구조를 통해 상기 내층 신호 회로층(150)과 연결되는 외층 신호 회로층(160);
    상기 절연 유전체 재료(100)의 제1 측 표면에 설치되고, 상기 격리층을 통해 상기 내층 신호 회로층(150)과 분리되는 방열 금속면(170);
    마주하는 능동면과 수동면을 구비하고, 상기 절연 유전체 재료(100) 내에 임배디드되며, 능동면이 상기 내층 신호 회로층(150)과 도전 연결되고, 수동면이 상기 방열 금속면(170)과 열전도 연결되는 칩(180);을 포함하는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조.
  2. 청구항 1에 있어서,
    상기 칩(180)의 수동면은 상기 방열 금속면(170)에 직접 연결되거나, 또는 상기 칩(180)의 수동면과 상기 방열 금속면(170) 사이에 열전도성 금속이 연결되는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조.
  3. 청구항 2에 있어서,
    상기 열전도성 금속은 열전도성 금속면(532) 및 열전도성 금속 필러(533, pillar)를 포함하고, 상기 열전도성 금속면(532)의 제1 측은 상기 칩(180)의 수동면과 연결되며, 상기 열전도성 금속면(532)의 제2 측은 상기 열전도성 금속 필러(533)를 통해 상기 방열 금속면(170)과 연결되는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조.
  4. 청구항 1에 있어서,
    상기 내층 신호 회로층(150)은 다수층으로 구성되며, 이웃하는 상기 내층 신호 회로층(150) 사이는 제2 도통 금속 필러를 통해 연결되는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조.
  5. 청구항 1에 있어서,
    상기 TMV구조는 제1 도통 금속 필러(140)이며, 상기 제1 도통 금속 필러(140)와 상기 내층 신호 회로층(150) 사이는 직접 연결되거나, 또는 상기 제1 도통 금속 필러(140)와 상기 내층 신호 회로층(150) 사이에 솔더(141)가 연결되어 있는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조.
  6. 청구항 1에 있어서,
    상기 절연 유전체 재료(100)는 다수층이 순차적으로 적층된 절연층을 포함하고, 상기 절연 유전체 재료(100)의 제1 측에 위치한 상기 절연층은 상기 격리층으로서 사용되는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조.
  7. 청구항 6에 있어서,
    상기 절연 유전체 재료(100)는 패키징층(120)을 더 포함하고, 다수층의 상기 절연층에 상기 칩(180)을 수용하기 위한 패키징 캐비티(101)가 설치되고, 상기 패키징층(120)은 인접하는 상기 절연층을 덮고 상기 패키징 캐비티(101)에 충진되어 상기 칩(180)의 외측에 둘러싸여 있는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조.
  8. 마주하는 제1 측과 제2 측을 갖는 기판을 제공하되, 상기 기판의 제2 측 표면에 임시 적재면(030)을 가공하는 단계, -상기 기판에 패키징 캐비티(101), 제2 내층 신호 회로층 및 제1 금속 필러(131)가 설치되고, 상기 패키징 캐비티(101)는 상기 기판의 마주하는 제1 측과 제2 측을 관통하고, 상기 제2 내층 신호 회로층의 일부 또는 전부가 상기 기판의 제1 측 표면에 설치되며, 상기 제1 금속 필러(131)의 제1 단은 상기 제2 내층 신호 회로층과 도전 연결되고, 상기 제1 금속 필러(131)의 제2 단은 상기 기판의 제2 측 표면에 노출되며, 상기 임시 적재면(030)은 상기 패키징 캐비티(101)를 덮음-;
    패키징할 칩(180)을 상기 패키징 캐비티(101) 내에 실장하고 상기 제2 내층 신호 회로층과 와이어 본딩하는 단계, -상기 칩(180)의 능동면은 상기 기판의 제1 측을 향하며, 상기 칩(180)의 수동면은 상기 임시 적재면(030)과 연결됨-;
    상기 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하고 제2 절연 유전체 재료를 통해 패키징하여 패키징층(120)을 형성하는 단계, -상기 제1 도통 금속 필러(140)는 상기 제2 내층 신호 회로층과 연결됨-;
    상기 임시 적재면(030)을 제거하고 상기 기판의 제2 측 표면에 제2 내층 신호 회로층을 가공하는 단계, -상기 제2 내층 신호 회로층은 제2 내층 신호 회로(531) 및 열전도성 금속면(532)을 포함하고, 상기 제2 내층 신호 회로(531)는 상기 제1 금속 필러(131)와 연결되며, 상기 열전도성 금속면(532)은 상기 칩(180)의 수동면과 연결됨-;
    상기 열전도성 금속면(532)에 열전도성 금속 필러(533)를 가공하고 적층 가압하여 격리층을 형성하는 단계;
    상기 패키징층(120)의 표면에 외층 신호 회로층(160)을 가공하고, 상기 격리층의 표면에 방열 금속면(170)을 가공하는 단계, -상기 외층 신호 회로층(160)은 상기 제1 도통 금속 필러(140)와 연결되며, 상기 방열 금속면(170)은 상기 열전도성 금속 필러(533)와 연결됨-;을 포함하는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조의 제작 방법.
  9. 청구항 8에 있어서,
    상기 제2 내층 신호 회로층은 다수층의 회로층을 포함하고, 그 중에서 하나의 상기 회로층은 상기 기판의 제1 측 표면에 설치되고, 나머지 상기 회로층은 상기 기판 내에 임배디드되며, 다수층의 상기 회로층 사이는 금속 필러를 통해 연결되고;
    또는, 상기 제2 내층 신호 회로층은 단일 회로층을 포함하되, 상기 단일 회로층은 상기 기판의 제1 측 표면에 설치되는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조의 제작 방법.
  10. 청구항 8에 있어서,
    상기 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하는 단계는,
    상기 제1 도통 금속 필러(140)를 상기 기판의 제1 측에서 상기 제2 내층 신호 회로층에 대응하는 위치에 실장하는 단계;
    솔더(141)를 통해 상기 제1 도통 금속 필러(140)와 상기 제2 내층 신호 회로층을 용접하는 단계;를 포함하는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조의 제작 방법.
  11. 청구항 8에 있어서,
    상기 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하는 단계는,
    상기 기판의 제1 측에 감광 차폐막을 가공하는 단계, -상기 감광 차폐막에 상기 제1 도통 금속 필러(140)와 매치되는 창구가 형성됨-;
    상기 창구 내에 상기 제1 도통 금속 필러(140)를 형성하도록 상기 기판을 전기 도금하는 단계;
    상기 감광 차폐막을 제거하는 단계;를 포함하는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조의 제작 방법.
  12. 마주하는 제1 측과 제2 측을 갖는 기판을 제공하되, 상기 기판의 제2 측 표면에 임시 적재면(030)을 가공하는 단계, -상기 기판에 패키징 캐비티(101) 및 제2 내층 신호 회로층이 설치되고, 상기 패키징 캐비티(101)는 상기 기판의 마주하는 제1 측과 제2 측을 관통하며, 상기 제2 내층 신호 회로층의 일부 또는 전부가 상기 기판의 제1 측 표면에 설치되고, 상기 제2 내층 신호 회로층과 상기 기판의 제2 측 표면 사이에 격리층이 설치되고, 상기 임시 적재면(030)은 상기 패키징 캐비티(101)를 덮음-;
    패키징할 칩(180)을 상기 패키징 캐비티(101) 내에 실장하고 상기 제2 내층 신호 회로층과 와이어 본딩하는 단계, -상기 칩(180)의 능동면은 상기 기판의 제1 측을 향하고, 상기 칩(180)의 수동면은 상기 임시 적재면(030)과 연결됨-;
    상기 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하고, 제2 절연 유전체 재료를 통해 실장하여 패키징층(120)을 형성하는 단계, -상기 제1 도통 금속 필러(140)가 상기 제2 내층 신호 회로층과 연결됨-;
    상기 임시 적재면(030)을 제거하는 단계;
    상기 패키징층(120)의 표면에 외층 신호 회로층(160)을 가공하고 상기 격리층의 표면에 방열 금속면(170)을 가공하는 단계, -상기 외층 신호 회로층(160)은 상기 제1 도통 금속 필러(140)와 연결되고, 상기 방열 금속면(170)은 상기 칩(180)의 수동면과 연결됨-;을 포함하는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조의 제작 방법.
  13. 청구항 12에 있어서,
    상기 제2 내층 신호 회로층은 다수층의 회로층을 포함하고, 그중에서 하나의 상기 회로층은 상기 기판의 제1 측 표면에 설치되며, 나머지 상기 회로층은 상기 기판 내에 임배디드되고, 다수층의 상기 회로층 사이는 금속 필러를 통해 연결되고;
    또는, 상기 제2 내층 신호 회로층은 단일 회로층을 포함하고, 상기 단일 회로층은 상기 기판의 제1 측 표면에 설치되는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조의 제작 방법.
  14. 청구항 12에 있어서,
    상기 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하는 단계는,
    상기 제1 도통 금속 필러(140)를 상기 기판의 제1 측에서 상기 제2 내층 신호 회로층에 대응하는 위치에 실장하는 단계;
    솔더(141)를 통해 상기 제1 도통 금속 필러(140)와 상기 제2 내층 신호 회로층을 용접하는 단계;를 포함하는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조의 제작 방법.
  15. 청구항 12에 있어서,
    상기 기판의 제1 측에 제1 도통 금속 필러(140)를 가공하는 단계는,
    상기 기판의 제1 측에 감광 차폐막을 가공하는 단계, -상기 감광 차폐막에 상기 제1 도통 금속 필러(140)와 매치되는 창구가 형성됨-;
    상기 창구 내에 상기 제1 도통 금속 필러(140)가 형성되도록 상기 기판을 전기 도금하는 단계;
    상기 감광 차폐막을 제거하는 단계;를 포함하는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조의 제작 방법.
  16. 청구항 8 내지 청구항 11 중 어느 한 항에 따른 신호-열 분리형 TMV 패키징 구조의 제작 방법 또는 청구항 12 내지 청구항 15 중 어느 한 항에 따른 신호-열 분리형 TMV 패키징 구조의 제작 방법에 의해 제조되는 것을 특징으로 하는 신호-열 분리형 TMV 패키징 구조.
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