JP7471352B2 - 信号層と放熱層とが分離されるｔｍｖパッケージ構造及びその製造方法 - Google Patents

信号層と放熱層とが分離されるｔｍｖパッケージ構造及びその製造方法 Download PDF

Info

Publication number
JP7471352B2
JP7471352B2 JP2022125067A JP2022125067A JP7471352B2 JP 7471352 B2 JP7471352 B2 JP 7471352B2 JP 2022125067 A JP2022125067 A JP 2022125067A JP 2022125067 A JP2022125067 A JP 2022125067A JP 7471352 B2 JP7471352 B2 JP 7471352B2
Authority
JP
Japan
Prior art keywords
layer
substrate
signal circuit
circuit layer
heat dissipation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022125067A
Other languages
English (en)
Other versions
JP2023065298A (ja
Inventor
先明 陳
磊 馮
本霞 黄
業傑 洪
高 黄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Access Semiconductor Co Ltd
Original Assignee
Zhuhai Access Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Access Semiconductor Co Ltd filed Critical Zhuhai Access Semiconductor Co Ltd
Publication of JP2023065298A publication Critical patent/JP2023065298A/ja
Application granted granted Critical
Publication of JP7471352B2 publication Critical patent/JP7471352B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H01L21/4892—Cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体パッケージの技術分野に関し、特に信号層と放熱層とが分離されるＴＭＶパッケージ構造及びその製造方法に関する。
電子技術の発展及び進歩に伴って、電子製品は、軽薄短小の方向へ進んで、電子製品のパッケージ構造が高度集積化、小型化の方向へ発展することを促進した。それと同時に、電子製品の機能要求は、ますます強くなり、パッケージ体にパッケージングされるチップの演算量は、ますます大きくなる。それにより、パッケージ体の単位面積当たりの熱流束は、迅速に漸進的増加する。発生した熱を迅速に放熱できないと、電子素子が昇温し続けてデバイスの運転速度、性能を低下させ、かつ電子製品の信頼性も大きく影響を受ける。従って、より高密度の集積・パッケージングを如何にして実現し、パッケージ体の放熱問題を如何にして解決するかというのは、現在のパッケージの技術分野において非常に重要な課題である。
既存のパッケージ技術における従来のワイヤボンディングパッケージ方法は、チップなどの素子を基板表面に予め固定し、そして、ワイヤボンディングする方式で素子と基板との電気接続を実現し、最後にパッケージ材料（Ｍｏｌｄｉｎｇ）でパッケージする。しかしながら、この方法は、以下の欠陥が存在する。
（１）チップが基板表面に貼り合せられてワイヤボンディングするのは、パッケージ体積を増大し、高密度集積、小型化の発展要求を満足することができない。
（２）チップがパッケージングされた後に、一方の面がパッケージ材料であり、他方がボンディングパッドによりＰＣＢに溶接され、チップの放熱効果が悪く、チップの裏面には放熱用銅面を設置しても、パッケージ構造により放熱用銅面の空間が制限され、チップが発生中の放熱問題を確実に改善することができない。
本発明は、少なくとも先行技術における技術的問題のうちの１つを解決することを目的としている。そのために、本発明は、高密度集積及び信号層と放熱層とが分離されることを実現し、放熱効果を大幅に向上させる信号層と放熱層とが分離されるＴＭＶ（Ｔｈｒｏｕｇｈ Ｍｏｌｄｉｎｇ Ｖｉａ、モールド貫通ビア）パッケージ構造及びその製造方法を提供する。
第１形態によれば、本発明の実施形態に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造は、対向する第１側と第２側を有する絶縁媒体材料体であって、前記絶縁媒体材料体の第１側に隔離層が設けられる絶縁媒体材料体と、前記絶縁媒体材料体内に設けられる内層信号回路層と、前記絶縁媒体材料体の第２側の表面に設けられ、かつＴＭＶ構造により前記内層信号回路層に接続される外層信号回路と、前記絶縁媒体材料体の第１側の表面に設けられ、前記隔離層を介して前記内層信号回路層と隔てられる放熱用金属面と、対向する能動面と受動面を有するチップであって、前記チップは前記絶縁媒体材料体に嵌め込まれ、前記チップの能動面が前記内層信号回路層に電気的に接続され、前記チップの受動面が前記放熱用金属面に熱伝導的に接続されるチップと、を含む。
本発明の実施形態に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造は、少なくとも、以下の有益な効果を有する。
チップが絶縁媒体材料体に嵌め込むことにより、より高密度の集積・パッケージングを実現しやすく、放熱用金属面と内層信号回路層とが隔離層を介して隔てられ、信号層と放熱層とが分離され、放熱効果を大幅に向上させることができる。
本発明の幾つかの実施形態によれば、前記チップの受動面は、前記放熱用金属面に直接的に接続される、或いは、前記チップの受動面と前記放熱用金属面との間には熱伝導用金属が接続されている。
本発明の幾つかの実施形態によれば、前記熱伝導用金属は、熱伝導用金属面と熱伝導用金属柱とを含み、前記熱伝導用金属面の第１側が前記チップの受動面に接続され、前記熱伝導用金属面の第２側が前記熱伝導用金属柱により前記放熱用金属面に接続される。
本発明の幾つかの実施形態によれば、前記内層信号回路層の数は、複数層であり、隣接する前記内層信号回路層同士は、第２導通金属柱により接続される。
本発明の幾つかの実施形態によれば、前記ＴＭＶ構造は、第１導通金属柱であり、前記第１導通金属柱と前記内層信号回路層とは、直接的に接続される、或いは、前記第１導通金属柱と前記内層信号回路層との間は、半田が接続されている。
本発明の幾つかの実施形態によれば、前記絶縁媒体材料体は、順に積層される複数層の絶縁層を含み、前記絶縁媒体材料体の第１側に位置する前記絶縁層は、前記隔離層とされる。
本発明の幾つかの実施形態によれば、前記絶縁媒体材料体は、さらに、パッケージ層を含み、複数層の前記絶縁層には、前記チップを収容するためのパッケージ室が設けられ、前記パッケージ層は、隣接する前記絶縁層をカバーし、かつ前記パッケージ室に充填されて、前記チップの外側を被覆する。
第２形態によれば、本発明の実施形態に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法は、
対向する第１側と第２側を有する基板を提供し、かつ前記基板の第２側の表面に仮支持面を加工するステップであって、前記基板にはパッケージ室、第１内層信号回路層及び第１金属柱が設けられ、前記パッケージ室は、前記基板の対向する第１側と第２側を貫通し、前記第１内層信号回路層の一部又は全部が前記基板の第１側の表面に設けられ、前記第１金属柱の第１端と前記第１内層信号回路層とが電気的に接続され、前記第１金属柱の第２端が前記基板の第２側の表面から露出され、前記仮支持面が前記パッケージ室をカバーするステップと、
パッケージ対象であるチップを前記パッケージ室に貼り付けて、かつ前記第１内層信号回路層にワイヤボンディングするステップであって、前記チップの能動面は、前記基板の第１側に向けて、前記チップの受動面と前記仮支持面とが接続されるステップと、
前記基板の第１側に第１導通金属柱を加工し、かつ第２絶縁媒体材料によりパッケージングされてパッケージ層を形成するステップであって、前記第１導通金属柱と前記第１内層信号回路層とが接続されるステップと、
前記仮支持面を除去し、かつ前記基板の第２側の表面に第２内層信号回路層を加工するステップであって、前記第２内層信号回路層が第２内層信号回路と熱伝導用金属面を含み、前記第２内層信号回路と前記第１金属柱とが接続され、前記熱伝導用金属面と前記チップの受動面とが接続されるステップと、
前記熱伝導用金属面に熱伝導用金属柱を加工し、積層して圧合して隔離層を形成するステップと、
前記パッケージ層の表面に外層信号回路層を加工し、及び前記隔離層の表面に放熱用金属面を加工するステップであって、前記外層信号回路層と前記第１導通金属柱とが接続され、前記放熱用金属面と前記熱伝導用金属柱とが接続されるステップと、を含む。
本発明の実施形態に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法によれば、少なくとも以下の有益な効果を有する。
チップを基板のパッケージ室に貼り付けて、より高密度の集積・パッケージングを実現しやすく、放熱用金属面と第２内層信号回路層とが隔離層を介して隔てられ、信号層と放熱層とが分離され、放熱効果を大幅に向上させることができる。
本発明の幾つかの実施形態によれば、前記第１内層信号回路層は、複数層の回路層を含み、そのうちの一層の前記回路層は、前記基板の第１側の表面に設けられ、残りの前記回路層は、前記基板に嵌め込まれ、複数層の前記回路層同士は、金属柱により接続される、
或いは、前記第１内層信号回路層は、単一層の回路層を含み、単一層の前記回路層は、前記基板の第１側の表面に設けられる。
本発明の幾つかの実施形態によれば、前記基板の第１側に第１導通金属柱を加工する前記ステップは、
前記第１導通金属柱を前記基板の第１側の、前記第１内層信号回路層の対応する位置に貼り付けるステップと、
半田により前記第１導通金属柱と前記第１内層信号回路層とを溶接するステップとを含む。
本発明の幾つかの実施形態によれば、前記基板の第１側に第１導通金属柱を加工する前記ステップは、
前記基板の第１側に、前記第１導通金属柱に適合する窓が設けられた感光性遮蔽膜を加工するステップと、
前記基板を電気めっきして前記窓に前記第１導通金属柱を形成するステップと、
前記感光性遮蔽膜を除去するステップとを含む。
第３形態によれば、本発明の実施形態に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法は、
対向する第１側と第２側を有する基板を提供し、かつ前記基板の第２側の表面に仮支持面を加工するステップであって、前記基板には、パッケージ室と第１内層信号回路層とが設けられ、前記パッケージ室は、前記基板の対向する第１側と第２側を貫通し、前記第１内層信号回路層の一部又は全部は前記基板の第１側の表面に設けられ、前記第１内層信号回路層と前記基板の第２側の表面との間には隔離層が設けられ、前記仮支持面は前記パッケージ室をカバーするステップと、
パッケージ対象であるチップを前記パッケージ室に貼り付けてかつ前記第１内層信号回路層にワイヤボンディングするステップであって、前記チップの能動面が前記基板の第１側に向けて、前記チップの受動面と前記仮支持面とが接続されるステップと、
前記基板の第１側に第１導通金属柱を加工し、かつ第２絶縁媒体材料によりパッケージングされてパッケージ層を形成するステップであって、前記第１導通金属柱と前記第１内層信号回路層とが接続されるステップと、
前記仮支持面を除去するステップと、
前記パッケージ層の表面に外層信号回路層を加工し、及び前記隔離層の表面に放熱用金属面を加工するステップであって、前記外層信号回路層と前記第１導通金属柱とが接続され、前記放熱用金属面と前記チップの受動面とが接続されるステップとを含む。
本発明の実施形態に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法によれば、少なくとも以下の有益な効果を有する。
チップを基板のパッケージ室に貼り付けて、より高密度の集積・パッケージングを実現しやすく、放熱用金属面と第２内層信号回路層とが隔離層を介して隔てられ、信号層と放熱層とが分離され、放熱効果を大幅に向上させることができる。
本発明の幾つかの実施形態によれば、前記第１内層信号回路層は、複数層の回路層を含み、そのうちの一層の前記回路層は、前記基板の第１側の表面に設けられ、残りの前記回路層は、前記基板に嵌め込まれ、複数層の前記回路層同士は、金属柱により接続される、
或いは、前記第１内層信号回路層は、単一層の回路層を含み、単一層の前記回路層は、前記基板の第１側の表面に設けられる。
本発明の幾つかの実施形態によれば、前記基板の第１側に第１導通金属柱を加工する前記ステップは、
前記第１導通金属柱を前記基板の第１側の、前記第１内層信号回路層の対応する位置に貼り付けるステップと、
半田により前記第１導通金属柱と前記第１内層信号回路層とを溶接するステップとを含む。
本発明の幾つかの実施形態によれば、前記基板の第１側に第１導通金属柱を加工する前記ステップは、
前記基板の第１側に、前記第１導通金属柱に適合する窓が設けられた感光性遮蔽膜を加工するステップと、
前記基板を電気めっきして前記窓に前記第１導通金属柱を形成するステップと、
前記感光性遮蔽膜を除去するステップとを含む。
第４形態によれば、本発明の実施形態に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造は、上記の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法により製造される。
本発明の付加な形態、及び利点は、以下の説明に示され、その一部は、以下の説明により、明らかになり、或いは本発明の実践により了解される。
本発明の上記及び/又は付加な形態、及び利点は、添付した図面を参照して説明される以下の実施の形態の説明から容易に理解されるであろう。
本発明の実施形態１に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の第１断面模式図である。 本発明の実施形態１に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の第２断面模式図である。 本発明の実施形態２に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の第１断面模式図である。 本発明の実施形態２に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の第２断面模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態４に係る基板の製造方法の中間過程の構成模式図である。 本発明の実施形態５に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態５に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態５に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態５に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態５に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態５に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態５に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態６に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態６に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態６に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態６に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態６に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。 本発明の実施形態６に係る信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法の中間過程の構成模式図である。
以下、本発明の実施形態を詳しく説明し、上記実施形態の例示は、図面に示され、いつも、同じ又は類似する符号は、同じ又は類似する素子や、同じ又は類似する機能を有する素子を示す。以下、図面を参照しながら説明する実施形態は、例示的なものであり、本発明を制限するものではなく、本発明を解釈するものである。
本発明の説明では、「幾つか」とは、１つ又は複数を意味し、「複数」とは、２つ以上を意味し、「よりも大きい」、「よりも小さい」、「超える」とは、もとの数を含まないと理解すべきである。「以上」、「以下」、「以内」などとは、もとの数を含むと理解すべきである。「第１」、「第２」などは、相対的重要性を示し又は暗示し、示される技術的特徴の数を示し、或いは示される技術的特徴の前後関係を示すのではなく、技術的特徴を区分するためのものである。
本発明の説明では、特に断りのない限り、「設置」、「接続」、「電気的に接続される」、「熱伝導的に接続される」などの用語は、広義的に理解すべきであり、当業者は、技術案の具体的な内容を結び合わせて上記用語の本発明における具体的な意味を特定することができる。
（実施形態１）
図１に示すように、本実施形態は、絶縁媒体材料体１００と、内層信号回路層１５０と、外層信号回路層１６０と、放熱用金属面１７０と、チップ１８０とを含む、信号層と放熱層とが分離されるＴＭＶパッケージ構造を開示する。
図１は、絶縁媒体材料体１００のその厚さ方向における断面模式構成を示す。本実施形態に係る絶縁媒体材料体１００は、対向する第１側と第２側を有し、絶縁媒体材料体１００は、順に積層される複数層の絶縁層を含み、絶縁層は、第１絶縁媒体材料を塗装し或いは積層してなる。複数層の絶縁層は、第１絶縁層、第２絶縁層、．．．、第Ｎ絶縁層を含む（ただし、Ｎは１よりも大きい整数である）。第Ｎ絶縁層、第１絶縁層、第２絶縁層、．．．、第Ｎ－１絶縁層は、絶縁媒体材料体１００の第１側から第２側に順に積層されている。本実施形態に係る絶縁媒体材料体１００の数は、３層であり、即ち、複数層の絶縁層は、第１絶縁層１１１、第２絶縁層１１２及び第３絶縁層１１３を含み、第３絶縁層１１３が絶縁媒体材料体１００の第１側に位置し、隔離層とされる。複数層の第１絶縁媒体材料は、パッケージ室１０１が設けられ、パッケージ室１０１は、チップ１８０を収容する。絶縁媒体材料体１００は、さらに、パッケージ層１２０を含み、パッケージ層１２０が隣接する絶縁層をカバーし、即ち、第Ｎ－１絶縁層をカバーし、かつパッケージ室１０１に充填して、チップ１８０の外側を被覆する。パッケージ層１２０は、第２絶縁媒体材料がパッケージングされてなり、チップ１８０をパッケージ室１０１にパッケージする。このようにして、チップ１８０を絶縁媒体材料体１００に嵌め込み、より高密度の集積・パッケージングを実現しやすい。
内層信号回路層１５０は、絶縁媒体材料体１００内に設けられ、外層信号回路層１６０は、絶縁媒体材料体１００の第２側の表面に設けられ、かつＴＭＶ構造により内層信号回路層１５０に接続される。内層信号回路層１５０は、第１内層信号回路層と第２内層信号回路層１５３を含む。第１内層信号回路層の数は、複数層であり、複数層の第１内層信号回路層は、第１回路層、第２回路層、．．．、第Ｍ回路層を含む（ただし、Ｍは１よりも大きい整数である）。第２内層信号回路層１５３、第１回路層、第２回路層、．．．、第Ｍ回路層は、絶縁媒体材料体１００の第１側から第２側へ順に層分けて配置される。本実施形態に係る第１内層信号回路層の数は、２層であり、即ち、複数層の第１内層信号回路層は、第１回路層１５１と第２回路層１５２を含む。第２内層信号回路層１５３と第１回路層１５１との間は、第１金属柱１３１により接続され、第１回路層１５１と第２回路層１５２との間は、第２金属柱１３３により接続され、このように類推する。第１金属柱１３１、第２金属柱１３３などの導電構造は、異なる回路層同士が電気的に接続される第２導通金属柱とされることができ、即ち、隣接する内層信号回路層１５０同士は、第２導通金属柱により接続される。本実施形態では、ＴＭＶ構造は、従来のビアホール（Ｖｉａ ｈｏｌｅ）を採用してもよく、第１導通金属柱１４０を採用してもよい。従来のＴＭＶ構造では、ビアホールは、レーザーと電気めっきの方式により形成され、パッケージ層１２０内に信号を伝送することができ、それにより外層信号回路層１６０と内層信号回路層１５０との信号伝送を実現するが、ビアホールの上下孔径の差が比較的大きく、中実の導電構造を形成しにくく、かつ孔壁が粗い。ＴＭＶ構造の導電性能を改善するために、ＴＭＶ構造は、金属柱構造、即ち、第１導通金属柱１４０を採用する。本実施形態に係る第１導通金属柱１４０と第２導通金属柱とは、共に中実の銅柱であり、上下の孔径が略一致し、かつ表面が滑らかである。従来のビアホールと比べて、中実の銅柱における信号の損失がより小さく、信号伝送の遅延がより短く、より良好な導電性を有する。本実施形態に係る第１導通金属柱１４０は、銅柱法又は金属柱を貼り付ける方式により加工される。図１に示すように、第１導通金属柱１４０が銅柱法により加工される場合に、第１導通金属柱１４０と内層信号回路層１５０とは、直接的に接続される。図２に示すように、第１導通金属柱１４０が金属柱を貼り付ける方式により加工される場合に、第１導通金属柱１４０と内層信号回路層１５０との間は、半田１４１が接続されている。重複の説明を回避するために、第１導通金属柱１４０の具体的な加工方法は、実施形態５を参照する。
放熱用金属面１７０は、絶縁媒体材料体１００の第１側の表面に設けられ、放熱用金属面１７０は、隔離層を介して内層信号回路層１５０と隔てられる。チップ１８０は、対向する能動面と受動面を有し、チップ１８０は、絶縁媒体材料体１００に嵌め込まれ、その能動面が内層信号回路層１５０に電気的に接続され、その受動面が放熱用金属面１７０に熱伝導的に接続される。使用する場合には、外層信号回路層１６０は、ＰＣＢに溶接され、このようにして、絶縁媒体材料体１００の第１側及び第２側の表面の配線面積を十分に利用して、放熱用金属面１７０の面積を増大しやすい。なお、チップ１８０の能動面は、信号ピンを有し、チップ１８０の信号ピンと内層信号回路層１５０とはワイヤボンディングの方式で電気的に接続される。チップ１８０の受動面と放熱用金属面１７０との間は、熱伝導用金属が接続されている。チップ１８０が作動する過程において発生する熱は、熱伝導用金属を介して放熱用金属面１７０に伝達する。放熱用金属面１７０は、絶縁媒体材料体１００の第１側の表面をカバーする銅シートであり、より大きな放熱面積を有し、チップ１８０の放熱効率を向上させることができる。かつ、放熱用金属面１７０と内層信号回路層１５０が隔離層を介して隔てることで、信号層と放熱層とを分離させることができ、それにより信号層と放熱層とが分離されることを実現し、信号層と放熱層とが同一層になって放熱面積を制限することを回避し、放熱効果を大幅に向上させる。本実施形態では、熱伝導用金属は、熱伝導用金属面５３２と熱伝導用金属柱５３３を含み、熱伝導用金属面５３２の第１側がチップ１８０の受動面に接続され、熱伝導用金属面５３２の第２側が熱伝導用金属柱５３３により放熱用金属面１７０に接続される。熱伝導用金属面５３２は、面積が異なるチップ１８０に適用し、かつチップ１８０が発生する熱を伝達し、熱伝導用金属柱５３３は、熱伝導用金属面５３２の熱を放熱用金属面１７０に伝達することができる。また、熱伝導用金属柱５３３の厚さは、異なる隔離層の厚さに応じて適応的に調整されることができ、熱伝導用金属面５３２の厚さ制限を解決することができる。
（実施形態２）
図３に示すように、本実施形態は、絶縁媒体材料体１００と、内層信号回路層１５０と、外層信号回路層１６０と、放熱用金属面１７０と、チップ１８０とを含む、信号層と放熱層とが分離されるＴＭＶパッケージ構造を開示する。
図３は、絶縁媒体材料体１００のその厚さ方向の断面の模式構成を示す。絶縁媒体材料体１００は、対向する第１側と第２側を有し、絶縁媒体材料体１００は、複数層の絶縁層を含み、絶縁層は、第１絶縁媒体材料を塗装し或いは積層してなる。複数層の絶縁層層は、第１絶縁層、第２絶縁層、．．．、第Ｌ絶縁層を含み、ただし、Ｌが１以上の整数である。第１絶縁層、第２絶縁層、．．．、第Ｌ絶縁層は、絶縁媒体材料体１００の第１側から第２側に順に積層されている。本実施形態に係る絶縁層の数は、２層であり、即ち、複数層の絶縁層は、第１絶縁層１１１と第２絶縁層１１２を含み、第１絶縁層１１１が絶縁媒体材料体１００の第１側に位置し、かつ隔離層とされる。複数層の絶縁層は、パッケージ室１０１が設けられ、パッケージ室１０１は、チップ１８０を収容する。絶縁媒体材料体１００は、さらに、パッケージ層１２０を含み、パッケージ層１２０が隣接する絶縁層をカバーし、即ち、第Ｌ絶縁層にカバーし、かつパッケージ室１０１に充填して、チップ１８０の外側を被覆する。パッケージ層１２０は、第２絶縁媒体材料がパッケージングされてなり、パッケージ層１２０は、チップ１８０をパッケージ室１０１にパッケージする。このようにして、チップ１８０を絶縁媒体材料体１００に嵌め込み、より高密度の集積・パッケージングを実現しやすい。
内層信号回路層１５０は、絶縁媒体材料体１００内に設けられ、外層信号回路層１６０は、絶縁媒体材料体１００の第２側の表面に設けられ、かつＴＭＶ構造により内層信号回路層１５０に接続される。本実施形態では、内層信号回路層１５０は、第１内層信号回路層を含み、第１内層信号回路層の数は、複数層である。複数層の第１内層信号回路層は、第１回路層、第２回路層、．．．、第Ｍ回路層を含む（ただし、Ｍは１以上の整数である）。第１回路層、第２回路層、．．．、第Ｍ回路層は、絶縁媒体材料体１００の第１側から第２側へ順に層分けて配置される。本実施形態に係る第１内層信号回路層の数は、２層であり、即ち、複数層の第１内層信号回路層は、第１回路層１５１と第２回路層１５２とを含む。第１回路層１５１と第２回路層１５２との間は、第２金属柱１３３により接続され、第２回路層１５２と第３回路層（図示せず）との間は、第３金属柱（図示せず）により接続され、このように類推する。第２金属柱１３３、第３金属柱などの導電構造は、異なる回路層間に電気的に接続される第２導通金属柱とされることができ、即ち、隣接する内層信号回路層１５０の間は、第２導通金属柱により接続される。なお、本実施形態に係るＴＭＶ構造は、実施形態１と同じであり、本実施形態において説明を省略する。本実施形態に係る第１導通金属柱１４０と第２導通金属柱とは、共に中実の銅柱であり、上下の孔径が略一致し、かつ表面が滑らかである。従来のビアホールと比べて、中実の銅柱における信号の損失がより小さく、信号伝送の遅延がより短く、より良好な導電性を有する。本実施形態に係る第１導通金属柱１４０は、銅柱法又は金属柱を貼り付ける方式により加工されることができる。図３に示すように、第１導通金属柱１４０が銅柱法により加工される場合に、第１導通金属柱１４０と内層信号回路層１５０との間は、直接的に接続される。図４に示すように、第１導通金属柱１４０が金属柱を貼り付ける方式により加工される場合に、第１導通金属柱１４０と内層信号回路層１５０との間は、半田１４１が接続されている。重複の説明を回避するために、第１導通金属柱１４０の具体的な加工方法は、実施形態５を参照する。
放熱用金属面１７０は、絶縁媒体材料体１００の第１側の表面に設けられ、放熱用金属面１７０は、隔離層を介して内層信号回路層１５０と隔てられる。チップ１８０は、対向する能動面と受動面を有し、チップ１８０は、絶縁媒体材料体１００に嵌め込まれ、その能動面が内層信号回路層１５０に電気的に接続され、その受動面が放熱用金属面１７０に熱伝導的に接続される。使用する場合には、外層信号回路層１６０は、ＰＣＢに溶接され、このようにして、絶縁媒体材料体１００の第１側及び第２側の表面の配線面積を十分に利用して、放熱用金属面１７０の面積を増大しやすい。なお、チップ１８０の能動面は、信号ピンを有し、チップ１８０の信号ピンと内層信号回路層１５０とはワイヤボンディングの方式で電気的に接続される。チップ１８０の受動面と放熱用金属面１７０とは直接的に接触され、チップ１８０が作動する過程において発生する熱は、熱伝導用金属を介して放熱用金属面１７０に伝達する。放熱用金属面１７０は、絶縁媒体材料体１００の第１側の表面をカバーする銅シートであり、より大きな放熱面積を有して、チップ１８０の放熱効率を向上させることができる。かつ、放熱用金属面１７０と内層信号回路層１５０が隔離層を介して隔てることで、信号層と放熱層とを分離させることができ、それにより信号層と放熱層とが分離されることを実現し、信号層と放熱層とが同一層になって放熱面積を制限することを回避し、放熱効果を大幅に向上させる。なお、本実施形態が関しない内容は、実施形態１を参照してもよい。
（実施形態３）
本実施形態は、信号層と放熱層とが分離されるＴＭＶパッケージ構造（図示せず）を開示し、絶縁媒体材料体１００と、内層信号回路層１５０と、外層信号回路層１６０と、放熱用金属面１７０と、チップ１８０とを含む。本実施形態に係る絶縁媒体材料体１００は、絶縁層とパッケージ層１２０を含み、絶縁層が単一層又は複数層の構造であり、内層信号回路層１５０が単一層の構造であり（図示せず）、内層信号回路層１５０が絶縁層に設けられかつパッケージ層との境界に位置している点が、実施形態２と異なる。
（実施形態４）
本実施形態は、基板の製造方法を提供し、ステップＳ０１０～Ｓ０９０を含み、以下、各ステップを詳しく説明する。
Ｓ０１０：図５に示すように、支持板０１０を提供する。支持板０１０は、コア層０１１、第１金属層０１２、第２金属層０１３、エッチングストップ層０１４及び第１金属シード層０１５を含む。第１金属層０１２と第２金属層０１３は、銅層を選択することができ、両者は、物理方式で結び合わせられ、分離することもできる。第１金属層０１２と第２金属層０１３とが分離された後に、エッチング処理を行う必要がある。エッチングストップ層０１４は、基板の回路及び金属柱を保護して、過度にエッチングすることを防止することができる。エッチングストップ層０１４は、ニッケル層を選択することができ、第１金属シード層０１５は、銅層を選択して後続の電気めっきの導通基礎とされる。
Ｓ０２０：図６に示すように、支持板０１０に第１フォトレジスト０２１を付加し、第１フォトレジスト０２１に窓を開けて電気めっきし、第１金属柱層が得られる。本実施形態に係る第１金属柱層は、銅柱法により加工され、第１フォトレジスト０２１は、膜を貼り付けて、或いは塗装する方式により加工される。第１フォトレジスト０２１が窓を開ける方式は、露光と顕像であってもよい。実際の応用要求に応じて、第１金属柱層は、第１金属柱１３１と第１犠牲金属柱１３２を含むことができ、或いは、第１金属柱層は、第１犠牲金属柱１３２を含むが、第１金属柱１３１を省略する。図７には、第１フォトレジスト０２１の窓構成の上面図が示される。なお、本実施形態に係る第１金属柱層は、銅柱層であり、第１フォトレジスト０２１における窓位置２１１の形状は、第１金属柱１３１及び第１犠牲金属柱１３２に適合する。
Ｓ０３０：図７、図８及び図９に示すように、第１フォトレジスト０２１を除去し、かつ第１絶縁媒体材料を付加して、第１絶縁層１１１を形成する。また、第１絶縁媒体材料は、純粋な樹脂であってもよく、樹脂とガラス繊維を含有する有機絶縁媒体材料であってもよい。第１絶縁媒体材料は、塗装や、圧合などの方式により第１金属柱層に付加されて第１絶縁層１１１を形成することができる。
Ｓ０４０：図９、図１０及び図１１に示すように、第１絶縁層１１１を薄化処理した後に、第１絶縁層１１１に第２フォトレジスト０２２を付加し、かつ第２フォトレジスト０２２に窓を開けて電気めっきして、第１回路層１５１が得られる。ステップＳ０２０に適応し、第１回路層１５１は、第１導通回路５１１と第１犠牲回路５１２とを含み、第１犠牲回路５１２と第１犠牲金属柱１３２とが接続されてもよく、或いは、第１回路層１５１は、第１犠牲回路５１２を含むが、第１導通回路５１１を省略する。なお、第１金属柱１３１が設けられている場合には、第１導通回路５１１は、第１金属柱１３１に接続されてもよい。
Ｓ０５０：図１２及び図１３に示すように、第１回路層１５１に第３フォトレジスト０２３を付加し、かつ第３フォトレジスト０２３に窓を開けて電気めっきして、第２金属柱層が得られる。第１金属柱層に対応し、第２金属柱層は、第２金属柱１３３と第２犠牲金属柱１３４を含む、或いは、第２金属柱層は、第２犠牲金属柱１３４を含むが、第２金属柱１３３を省略する。
Ｓ０６０：図１３及び図１４に示すように、第３フォトレジスト０２３を除去し、かつ第１絶縁媒体材料を付加して第２絶縁層１１２を形成する。
Ｓ０７０：基板の層数が生産資料の要求を満足するまでステップＳ０３０～Ｓ０６０を繰り返す。なお、犠牲回路は、次の層の犠牲金属柱の加工位置合わせを便利にするためのものであり、最後層の回路層が相応する層の犠牲回路を省略してもよい。例えば、図１５に示すように、第２回路層１５２が最後層の回路層である場合に、第２回路層１５２は、第２導通回路を含むが、第２犠牲回路を省略する。
Ｓ０８０：図１５、図１６及び図１７に示すように、支持板０１０を分離した後に、犠牲回路と犠牲金属柱をエッチングしてパッケージ室１０１を形成する。なお、エッチング過程に、第４フォトレジスト０２４を付加してエッチングする必要がない部分を保護してもよい。
Ｓ０９０：第４フォトレジスト０２４を除去した後に、基板が得られる。なお、実際の応用要求に応じて、基板には第１金属柱１３１を設置してもよく（図１８に示される）、或いは第１金属柱１３１を省略してもよい（図１９に示される）。
（実施形態５）
本実施形態は、信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法を開示し、ステップＳ１１０～ステップＳ１６０を含み、以下、各ステップを詳しく説明する。
Ｓ１１０：図２０に示すように、基板を提供する。基板は、対向する第１側と第２側を有し、基板の第２側の表面に仮支持面０３０を加工する。
基板の製造方法は、実施形態４を参照してもよい。実施形態４の製造方法によれば、基板は、第１絶縁層、第２絶縁層、．．．、第Ｎ－１絶縁層を含む（ただし、Ｎは１よりも大きい整数である）。本実施形態では、基板にはパッケージ室１０１、第１内層信号回路層及び第１金属柱１３１が設けられ、パッケージ室１０１は、基板の対向する第１側と第２側を貫通し、第１内層信号回路層の一部又は全部が基板の第１側の表面に設けられ、第１金属柱１３１の第１端と第１内層信号回路層とが電気的に接続され、第１金属柱１３１の第２端が基板の第２側の表面から露出され、仮支持面０３０がパッケージ室１０１をカバーする。なお、第１内層信号回路層は、第１回路層、第２回路層、．．．、第Ｍ回路層を含み（ただし、Ｍは１以上の整数である）、第１回路層と第１金属柱１３１とが接続され、第２回路層と第１回路層との間が第２金属柱１３３により接続され、このように類推する。第Ｍ回路層と第Ｍ－１回路層との間が第Ｍ金属柱により接続され、第１金属柱１３１、第２金属柱１３３、．．．、第Ｍ金属柱などの導電構造は、異なる回路層同士が電気的に接続される第２導通金属柱とされることができ、即ち、第１内層信号回路層は、複数層の回路層を含み、そのうちの一層の回路層は、基板の第１側の表面に設けられ、残りの回路層は、基板に嵌め込まれ、複数層の回路層同士は、金属柱により接続される。或いは、第１内層信号回路層は、単一層の回路層を含み、単一層の回路層は、基板の第１側の表面に設けられる。説明の便宜のために、本実施形態に係る第１内層信号回路層は、第１回路層１５１と第２回路層１５２を含む。
本実施形態では、仮支持面０３０の加工方法は、粘着テープを貼り付け或いは粘着シートを貼り付けることにより加工され、仮支持面０３０は、チップ１８０を貼り付けるために支持作用として発揮し、かつチップ１８０を、後続のパッケージが終了した後に受動面から露出させることができる。
Ｓ１２０：パッケージ対象であるチップ１８０をパッケージ室１０１に貼り付けて、かつ第１内層信号回路層にワイヤボンディングする。チップ１８０の能動面は、基板の第１側に向けて、チップ１８０の受動面が仮支持面０３０に接続される。なお、チップ１８０にワイヤボンディングする第１内層信号回路層は、基板の最も外側の回路層、即ち第Ｍ回路層である。
Ｓ１３０：図２０、図２１及び図２２に示すように、基板の第１側に第１導通金属柱１４０を加工し、かつ第２絶縁媒体材料によりパッケージングされてパッケージ層１２０を形成する。第１導通金属柱１４０と第１内層信号回路層とは接続される。
第１導通金属柱１４０は、第１内層信号回路層と外層信号回路層１６０との間の信号伝送構造とされる。第１導通金属柱１４０は、金属柱を貼り付ける、或いは銅柱法により加工されることができ、それにより第１導通金属柱１４０の両端の孔径を略一致させることができ、かつ表面が滑らかである。従来のビアホールと比べて、中実の銅柱における信号の損失がより小さく、信号伝送の遅延がより短く、より良好な導電性を有する。第２絶縁媒体材料は、チップ１８０をパッケージングし、チップ１８０を保護し、及び後続の外層信号回路層１６０に対して製造キャリヤを提供することができる。
Ｓ１４０：図２２及び図２３に示すように、仮支持面０３０を除去し、かつ基板の第２側の表面に第２内層信号回路層１５３を加工する。第２内層信号回路層１５３は、第２内層信号回路５３１と熱伝導用金属面５３２を含み、第２内層信号回路５３１と第１金属柱１３１とが接続され、熱伝導用金属面５３２とチップ１８０の受動面とが接続される。
基板の第２側の表面に第２内層信号回路層１５３を加工することは、異なるパッケージ設計の回路層数の要求を満足することができ、パッケージ体の縦方向空間を十分に利用し、高密度の集積を実現することができる。熱伝導用金属面５３２は、チップ１８０が発生する熱を伝達することに用いられる。
Ｓ１５０：図２３及び図２４に示すように、熱伝導用金属面５３２に熱伝導用金属柱５３３を加工し、かつ積層して圧合して隔離層を形成する。
熱伝導用金属柱５３３は、銅柱法により加工されることができ、即ち、フォトレジストを付加し、フォトレジストに窓を開けて電気めっきして加工される。熱伝導用金属柱５３３を加工した後に、熱伝導用金属柱５３３に第１絶縁媒体材料を積層して圧合し、第１絶縁媒体材料が成形した後に、第Ｎ絶縁層が得られる。第Ｎ絶縁層は、信号層と放熱層とを隔てる隔離層とされるように構成されることができる。
Ｓ１６０：図２４及び図２５に示すように、パッケージ層１２０の表面に外層信号回路層１６０を加工し、及び隔離層の表面に放熱用金属面１７０を加工する。外層信号回路層１６０と第１導通金属柱１４０とが接続され、放熱用金属面１７０と熱伝導用金属柱５３３とが接続される。
なお、ステップＳ１３０では、第２絶縁媒体材料のパッケージ高さは、第１導通金属柱１４０よりも大きいので、外層信号回路層１６０を加工する前にパッケージ層１２０を薄化処理する必要がある。使用する場合に、外層信号回路層１６０は、ＰＣＢに溶接されてもよく、それにより放熱用金属面１７０が隔離層の表面をカバーし、より大きな放熱面積を有し、放熱効率が向上しやすい。かつ、放熱用金属面１７０と内層信号回路、外層信号回路層１６０とが隔てられ、それにより、信号層と放熱層とが分離されることを実現し、信号層と放熱層とが同一層になって放熱面積を制限することを回避し、放熱効果を大幅に向上させる。
従って、本実施形態は、チップ１８０を基板のパッケージ室１０１に貼り付けて、より高密度の集積・パッケージングを実現しやすく、放熱用金属面１７０と第２内層信号回路層とが隔離層を介して隔てられ、信号層と放熱層とが分離され、放熱効果を大幅に向上させることができる。
本実施形態は、第１導通金属柱１４０の２種の加工方法を提供し、そのうち、第１種の加工方法は、以下の通りである。
図２５に示すように、ステップＳ１３０では、基板の第１側に第１導通金属柱１４０を加工するステップは、以下のステップを含む。
Ｓ１３１ａ：第１導通金属柱１４０を基板の第１側の、第１内層信号回路層の対応する位置に貼り付ける。
Ｓ１３１ｂ：半田１４１により第１導通金属柱１４０と第１内層信号回路層とを溶接する。
貼付け方式により第１導通金属柱１４０を加工することにより、第１金属柱１３１は、規則的な形状及び滑らかな表面を有し、導電性能が向上しやすい。
第２種の加工方法は、以下の通りである。
図２６に示すように、ステップＳ１３０では、基板の第１側に第１導通金属柱１４０を加工するステップは、以下のステップを含む。
Ｓ１３２ａ：基板の第１側に感光性遮蔽膜を加工し、感光性遮蔽膜には、第１導通金属柱１４０に適合する窓を設置する。なお、感光性遮蔽膜の作用とフォトレジストの作用とは同じであり、いずれも、電気めっきし又はエッチングする必要がない金属位置を保護するということである。
Ｓ１３２ｂ：基板を電気めっきし、窓に第１導通金属柱１４０を形成する。
Ｓ１３２ｃ：感光性遮蔽膜を除去する。
従来のビアホールと比べて、銅柱法は、中実の銅柱を加工することができ、中実の銅柱における信号の損失がより小さく、信号伝送の遅延がより短く、より良好な導電性を有する。
また、本実施形態は、さらに、上記の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法により製造される、信号層と放熱層とが分離されるＴＭＶパッケージ構造を開示する。チップ１８０は、基板に嵌め込まれ、より高密度の集積・パッケージングを実現しやすい。放熱用金属面１７０と内層信号回路層１５０とが隔離層を介して隔てられ、信号層と放熱層とが分離され、放熱効果を大幅に向上させることができる。第１導通金属柱１４０の両端のサイズは、略一致し、かつ表面が滑らかであり、信号の損失がより小さく、伝送遅延がより短く、より良好な導電性を有する。
（実施形態６）
本実施形態は、信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法を開示し、前記製造方法は、以下のステップを含む。
Ｓ２１０：図２７に示すように、基板を提供する。基板は、対向する第１側と第２側を有し、基板の第２側の表面に仮支持面０３０を加工し、基板にはパッケージ室１０１と第１内層信号回路層とが設けられ、パッケージ室１０１は、基板の対向する第１側と第２側を貫通し、第１内層信号回路層の一部又は全部が基板の第１側の表面に設けられ、第１内層信号回路層と基板の第２側の表面との間には隔離層が設けられ、仮支持面０３０がパッケージ室１０１をカバーする。
図２０及び図２７に示すように、本実施形態に係る第１内層信号回路層は、単一層又は複数層の構造であってもよく、即ち、第１内層信号回路層は、複数層の回路層を含み、そのうちの一層の回路層は、基板の第１側の表面に設けられ、残りの回路層は、基板に嵌め込まれ、複数層の回路層同士は、金属柱により接続される、或いは、第１内層信号回路層は、単一層の回路層を含み、単一層の回路層は、基板の第１側の表面に設けられるという点は、実施形態５と同じである。
本実施形態に係る基板は、第１金属柱１３１を省略するという点が、実施形態５と異なり、基板の製造方法は、実施形態４を参照してもよい。基板は、第１絶縁層、第２絶縁層、．．．、第Ｌ絶縁層を含み、ただし、Ｌが１以上の整数である。本実施形態に係る絶縁層の数は、２層であり、即ち、基板は、第１絶縁層１１１と第２絶縁層１１２を含み、第１絶縁層１１１は、信号層と放熱層とを隔てるための隔離層とされる。
Ｓ２２０：パッケージ対象であるチップ１８０をパッケージ室１０１に貼り付けてかつ第１内層信号回路層にワイヤボンディングする。チップ１８０の能動面は、基板の第１側に向けて、チップ１８０の受動面と仮支持面０３０とは接続される。
Ｓ２３０：図２８及び図２９に示すように、基板の第１側に第１導通金属柱１４０を加工し、かつ第２絶縁媒体材料によりパッケージングされてパッケージ層１２０を形成する。第１導通金属柱１４０と第１内層信号回路層とは接続される。
Ｓ２４０：図２９及び図３０に示すように、仮支持面０３０を除去する。
Ｓ２５０：図３０及び図３１に示すように、パッケージ層１２０の表面に外層信号回路層１６０を加工し、及び隔離層の表面に放熱用金属面１７０を加工する。外層信号回路層１６０と第１導通金属柱１４０とは接続され、放熱用金属面１７０とチップ１８０の受動面とは接続される。図２５及び図３１に示すように、本実施形態は、熱伝導用金属構造、即ち、熱伝導用金属面５３２と熱伝導用金属柱５３３を省略するという点が、実施形態５と異なる。
チップ１８０を基板のパッケージ室１０１に貼り付けて、より高密度の集積・パッケージングを実現しやすく、放熱用金属面１７０と第１内層信号回路層とが隔離層を介して隔てられ、信号層と放熱層とが分離され、放熱効果を大幅に向上させることができる。なお、本実施形態が関しない内容は、実施形態５を参照してもよい。
図３１及び図３２に示すように、本実施形態に係る第１導通金属柱１４０が同様に２種の方法により加工されることができるという点は、実施形態５と同じであり、本実施形態において説明を省略する。
また、本実施形態は、さらに、上記の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法により製造される、信号層と放熱層とが分離されるＴＭＶパッケージ構造を開示する。チップ１８０は、基板に嵌め込まれ、より高密度の集積・パッケージングを実現しやすく、放熱用金属面１７０と内層信号回路層１５０とが隔離層を介して隔てられ、信号層と放熱層とが分離され、放熱効果を大幅に向上させることができる。第１導通金属柱１４０は、両端のサイズが略一致し、且つ表面が滑らかであり、信号の損失がより小さく、伝送遅延がより短く、より良好な導電性を有する。
以上、図面を参照しながら本発明の実施形態を詳しく説明したが、本発明は、上記の実施形態に限定されず、当業者が有する知識範囲内であれば、本発明の要旨を逸脱しない前提で各種の変更を行うことができる。

Claims (8)

  1. 信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法であって、
    対向する第１側と第２側を有する基板を提供し、かつ前記基板の第２側の表面に仮支持面を加工するステップであって、前記基板にはパッケージ室、第２内層信号回路層及び第１金属柱が設けられ、前記パッケージ室は、前記基板の対向する第１側と第２側を貫通し、前記第２内層信号回路層の一部又は全部が前記基板の第１側の表面に設けられ、前記第１金属柱の第１端と前記第２内層信号回路層とが電気的に接続され、前記第１金属柱の第２端が前記基板の第２側の表面から露出され、前記仮支持面が前記パッケージ室をカバーするステップと、
    パッケージ対象であるチップを前記パッケージ室に貼り付けて、かつ前記第２内層信号回路層にワイヤボンディングするステップであって、前記チップの能動面は、前記基板の第１側に向けて、前記チップの受動面と前記仮支持面とが接続されるステップと、
    前記基板の第１側に第１導通金属柱を加工し、かつ第２絶縁媒体材料によりパッケージングされてパッケージ層を形成するステップであって、前記第１導通金属柱と前記第２内層信号回路層とが接続されるステップと、
    前記仮支持面を除去し、かつ前記基板の第２側の表面に第２内層信号回路層を加工するステップであって、前記第２内層信号回路層が第２内層信号回路と熱伝導用金属面を含み、前記第２内層信号回路と前記第１金属柱とが接続され、前記熱伝導用金属面と前記チップの受動面とが接続されるステップと、
    前記熱伝導用金属面に熱伝導用金属柱を加工し、かつ積層して圧合して隔離層を形成するステップと、
    前記パッケージ層の表面に外層信号回路層を加工し、及び前記隔離層の表面に放熱用金属面を加工するステップであって、前記外層信号回路層と前記第１導通金属柱とが接続され、前記放熱用金属面と前記熱伝導用金属柱とが接続されるステップとを含む、ことを特徴とする信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法。
  2. 前記第２内層信号回路層は、複数層の回路層を含み、そのうちの一層の前記回路層が前記基板の第１側の表面に設けられ、残りの前記回路層が前記基板に嵌め込まれ、複数層の前記回路層同士が金属柱により接続される、
    或いは、前記第２内層信号回路層は、単一層の回路層を含み、単一層の前記回路層は、前記基板の第１側の表面に設けられる、ことを特徴とする請求項１に記載の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法。
  3. 前記基板の第１側に第１導通金属柱を加工する前記ステップは、
    前記第１導通金属柱を前記基板の第１側の、前記第２内層信号回路層の対応する位置に貼り付けるステップと、
    半田により前記第１導通金属柱と前記第２内層信号回路層とを溶接するステップとを含む、ことを特徴とする請求項１に記載の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法。
  4. 前記基板の第１側に第１導通金属柱を加工する前記ステップは、
    前記基板の第１側に、前記第１導通金属柱に適合する窓が設けられた感光性遮蔽膜を加工するステップと、
    前記基板を電気めっきして前記窓に前記第１導通金属柱を形成するステップと、
    前記感光性遮蔽膜を除去するステップとを含む、ことを特徴とする請求項１に記載の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法。
  5. 対向する第１側と第２側を有する基板を提供し、かつ前記基板の第２側の表面に仮支持面を加工するステップであって、前記基板には、パッケージ室と第２内層信号回路層とが設けられ、前記パッケージ室は、前記基板の対向する第１側と第２側を貫通し、前記第２内層信号回路層の一部又は全部が前記基板の第１側の表面に設けられ、前記第２内層信号回路層と前記基板の第２側の表面との間には隔離層が設けられ、前記仮支持面が前記パッケージ室をカバーするステップと、
    パッケージ対象であるチップを前記パッケージ室に貼り付けてかつ前記第２内層信号回路層にワイヤボンディングするステップであって、前記チップの能動面が前記基板の第１側に向けて、前記チップの受動面と前記仮支持面とが接続されるステップと、
    前記基板の第１側に第１導通金属柱を加工し、かつ第２絶縁媒体材料によりパッケージングされてパッケージ層を形成するステップであって、前記第１導通金属柱と前記第２内層信号回路層とが接続されるステップと、
    前記仮支持面を除去するステップと、
    前記パッケージ層の表面に外層信号回路層を加工し、及び前記隔離層の表面に放熱用金属面を加工するステップであって、前記外層信号回路層と前記第１導通金属柱とが接続され、前記放熱用金属面と前記チップの受動面とが接続されるステップとを含む、ことを特徴とする信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法。
  6. 前記第２内層信号回路層は、複数層の回路層を含み、そのうちの一層の前記回路層は、前記基板の第１側の表面に設けられ、残りの前記回路層は、前記基板に嵌め込まれ、複数層の前記回路層同士は、金属柱により接続される、
    或いは、前記第２内層信号回路層は、単一層の回路層を含み、単一層の前記回路層は、前記基板の第１側の表面に設けられる、ことを特徴とする請求項５に記載の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法。
  7. 前記基板の第１側に第１導通金属柱を加工する前記ステップは、
    前記第１導通金属柱を前記基板の第１側の、前記第２内層信号回路層の対応する位置に貼り付けるステップと、
    半田により前記第１導通金属柱と前記第２内層信号回路層とを溶接する、ことを特徴とする請求項５に記載の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法。
  8. 前記基板の第１側に第１導通金属柱を加工する前記ステップは、
    前記基板の第１側に、前記第１導通金属柱に適合する窓が設けられた感光性遮蔽膜を加工するステップと、
    前記基板を電気めっきすることにより前記窓に前記第１導通金属柱を形成するステップと、
    前記感光性遮蔽膜を除去するステップとを含む、ことを特徴とする請求項５に記載の信号層と放熱層とが分離されるＴＭＶパッケージ構造の製造方法。
JP2022125067A 2021-10-27 2022-08-04 信号層と放熱層とが分離されるｔｍｖパッケージ構造及びその製造方法 Active JP7471352B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202111258931.8A CN114093840A (zh) 2021-10-27 2021-10-27 信热分离tmv封装结构及其制作方法
CN202111258931.8 2021-10-27

Publications (2)

Publication Number Publication Date
JP2023065298A JP2023065298A (ja) 2023-05-12
JP7471352B2 true JP7471352B2 (ja) 2024-04-19

Family

ID=80298145

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022125067A Active JP7471352B2 (ja) 2021-10-27 2022-08-04 信号層と放熱層とが分離されるｔｍｖパッケージ構造及びその製造方法

Country Status (5)

Country Link
US (1) US20230127494A1 (ja)
JP (1) JP7471352B2 (ja)
KR (1) KR20230060446A (ja)
CN (1) CN114093840A (ja)
TW (1) TW202318597A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090072384A1 (en) 2007-09-14 2009-03-19 Phoenix Precision Technology Corporation Packaging substrate having heat-dissipating structure
US20170084596A1 (en) 2015-09-17 2017-03-23 Deca Technologies Inc. Thermally enhanced fully molded fan-out module
JP2021528845A (ja) 2018-06-14 2021-10-21 テキサス インスツルメンツ インコーポレイテッド 埋め込みパッケージにおける応力緩衝層

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090072384A1 (en) 2007-09-14 2009-03-19 Phoenix Precision Technology Corporation Packaging substrate having heat-dissipating structure
US20170084596A1 (en) 2015-09-17 2017-03-23 Deca Technologies Inc. Thermally enhanced fully molded fan-out module
JP2021528845A (ja) 2018-06-14 2021-10-21 テキサス インスツルメンツ インコーポレイテッド 埋め込みパッケージにおける応力緩衝層

Also Published As

Publication number Publication date
US20230127494A1 (en) 2023-04-27
JP2023065298A (ja) 2023-05-12
KR20230060446A (ko) 2023-05-04
TW202318597A (zh) 2023-05-01
CN114093840A (zh) 2022-02-25

Similar Documents

Publication Publication Date Title
US8354598B2 (en) Packaging substrate and fabrication method thereof
US9142473B2 (en) Stacked type power device module
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
JP4742079B2 (ja) ウェハレベルのシステムインパッケージ及びその製造方法
US7719104B2 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
JP5945564B2 (ja) パッケージキャリアおよびその製造方法
JP4730426B2 (ja) 実装基板及び半導体モジュール
US20040183192A1 (en) Semiconductor device assembled into a chip size package
JPH0936549A (ja) ベアチップ実装用プリント基板
US10403567B2 (en) Fabrication method of electronic package
TWI493671B (zh) 具有支撐體的封裝基板及其製法、具有支撐體的封裝結構及其製法
US7973399B2 (en) Embedded chip package
US7541217B1 (en) Stacked chip structure and fabrication method thereof
WO2022110936A1 (zh) 一种功率元件封装结构及其制备方法
JP7471352B2 (ja) 信号層と放熱層とが分離されるｔｍｖパッケージ構造及びその製造方法
WO2021143242A1 (zh) 封装结构及其制备方法
TWI381500B (zh) 嵌埋半導體晶片之封裝基板及其製法
KR101015762B1 (ko) 반도체 패키지의 제조 방법
TWI626719B (zh) 三維整合之散熱增益型半導體組體及其製作方法
TW201603201A (zh) 嵌入式封裝及封裝方法
CN114512464B (zh) 扇出型封装结构和扇出型封装结构的制备方法
US9084341B2 (en) Fabrication method of packaging substrate
TWI736488B (zh) 晶片封裝結構及其製造方法
TWI809986B (zh) 封裝結構及其製作方法
US10187979B2 (en) Wiring substrate and electronic component device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240409

R150 Certificate of patent or registration of utility model

Ref document number: 7471352

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150