JP2021528845A - 埋め込みパッケージにおける応力緩衝層 - Google Patents

埋め込みパッケージにおける応力緩衝層 Download PDF

Info

Publication number
JP2021528845A
JP2021528845A JP2020569781A JP2020569781A JP2021528845A JP 2021528845 A JP2021528845 A JP 2021528845A JP 2020569781 A JP2020569781 A JP 2020569781A JP 2020569781 A JP2020569781 A JP 2020569781A JP 2021528845 A JP2021528845 A JP 2021528845A
Authority
JP
Japan
Prior art keywords
conductive
die
package
heat spreader
posts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020569781A
Other languages
English (en)
Other versions
JPWO2019241610A5 (ja
Inventor
キム ウーチャン
政光 松浦
睦 升本
健吾 青屋
タンハ ニューイェン ハウ
キショアチャンド アローラ ヴィヴェク
ポダール アニンダヤ
Original Assignee
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテッド filed Critical テキサス インスツルメンツ インコーポレイテッド
Publication of JP2021528845A publication Critical patent/JP2021528845A/ja
Publication of JPWO2019241610A5 publication Critical patent/JPWO2019241610A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1426—Driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

開示される原理は、ＩＣダイ（４１５）とダイからの熱を放散させるために用いられるヒートスプレッダ（４２５）との間に応力緩衝層（４３０）を提供する。応力緩衝層は、伝導性パッド（４４５）と伝導性パッド上に形成される対応する伝導性ポスト（４５０）のセットとの分散されたペアを含む。一実施形態において、応力緩衝層は、ＩＣダイからの熱を熱伝導させるために、埋め込みＩＣダイ（４１５）の非導電性表面の上に横方向に分散された伝導性パッドを含み得る。そのような応力緩衝層が、横方向に分散され、各伝導性パッドの直接上に形成される伝導性ポストを含み得る。各伝導性ポストはそれぞれの伝導性パッドからの熱を熱伝導させる。また、各伝導性ポストは、その対応する伝導性パッドの横幅より小さい横幅を有し得る。その後ヒートスプレッダ（４２５）が、伝導性ポストの上に形成され、ヒートスプレッダを介して伝導性ポストからの熱を熱伝導させる。

Description

本願は、全般的に、埋め込みパッケージ及びそれらの製造技術に関し、特に、埋め込みパッケージにおいて応力緩衝層を付加すること及びそのような応力緩衝層を製造するための方法に関する。
集積回路（ＩＣ）ダイは、取り扱いや印刷回路基板（ＰＣＢ）へのアセンブリを容易にするため、及びダイ又は関連する構成要素及びデバイスを損傷から保護するために、保護パッケージ内に封止される。ダイ及び関連する構成要素を封止してパッケージを形成するために、硬質プラスチック等の誘電体材料が用いられ得る。種々の異なるＩＣパッケージタイプが存在し、幾つかのタイプは、パッケージの１つ又は複数の側（例えば頂部側）に形成されるヒートスプレッダを含む。具体的には、ヒートスプレッダは、封止されたダイ及び場合によっては他の封止された構成要素に相互接続されて、ヒートシンクとして機能し、それによってパッケージから外に熱を引き出すのを補助する。
ヒートスプレッダを、封止されたダイ及び他の構成要素に物理的に（及び、そのため熱伝導的に）接続するための技術は、適切な熱放散を確実にするのに役立ち得る。下にあるダイとヒートスプレッダとの間に亀裂又は他の物理的故障があると、不十分な熱放散となり得、その結果、ダイの過熱を引き起こし、ダイが故障する可能性がある。これは、下にあるダイを形成するために用いられるシリコン（３ｐｐｍ／ＫのＣＴＥ）と、ヒートスプレッダを形成するために用いられる銅（ｌ６ｐｐｍ／ＫのＣＴＥ）の熱膨張係数（ＣＴＥ）の不一致によって引き起こされ得る。そのため、封止されたダイをヒートスプレッダと物理的に接続するための複数の技法及び構造が存在する。しかしながら、よく使用されるアプローチであっても壊滅的な故障に遭遇する可能性がある。
１つのアプローチは、封止されたダイの頂部をヒートスプレッダに直接（例えば、熱パッドを介して）接触させることである。図１は、ダイとヒートスプレッダとの間に直接接続を提供するＩＣパッケージ１００のブロック図の断面図である。具体的には、パッケージ１００は、回路層１０５及び再分散層（ＲＤＬ）１１０から構成される。回路層１０５は、ＩＣダイ１１５、並びに駆動ＩＣ１２０等の他の構成要素を含む。ＲＤＬ１１０は、金属ピラー等の複数の導電性ビア１２２及び金属リードフレーム等の相互接続１２４を含み得、ダイ１１５及び他の構成要素上の伝導性ボンドパッドに、下にある他の回路要素に対する電気的接続を提供する。
パッケージ１００はまた、優れた熱伝導性に起因して銅で構成され得るヒートスプレッダ１２５を含む。ダイ１１５からヒートスプレッダ１２５に熱を放散するため、これら２つの間の直接物理的接続によって提供されるインタフェース１３０が存在する。幾つかの実施形態において、ダイ１１５とヒートスプレッダ１２５の直接インタフェース１３０として、同じく銅であり得るプレーンメタル層が提供され得る。しかしながら、パッケージ１００が高温にさらされると、ダイ１１５のシリコンとヒートスプレッダ１２５（又は金属層）の銅との間の直接インタフェース１３０におけるＣＴＥの大きな不一致に起因して、それらのインタフェース１３０において亀裂が発生し得る。例えば、埋め込みパッケージは、製造プロセスの間にプラスチックカプセルが吸収した可能性のある水分を除去するため、（例えば、赤外線（ＩＲ）リフロープロセスの間に）はんだ溶融温度を超える温度に加熱され得る。そのようなＩＲリフロープロセスの間、ヒートスプレッダ１２５とダイ１１５の頂部表面との間のＣＴＥ不一致は、そのような亀裂を発生させ得、この構造整合性の欠如は、しばしば、ヒートスプレッダの放熱性能に著しく影響し得る。また、このような亀裂は、パッケージ１００に対する極端な動作条件において遭遇する高温に応答して生じ得る。
図２は、封止されたダイとヒートスプレッダとの間で直接物理的接続を用いる、使用されたパッケージ２００の走査型電子顕微鏡（ＳＥＭ）からの画像である。図１と同様に、図２のパッケージ２００もまた回路層２０５、並びにＲＤＬ２１０を含む。ＩＣダイ２１５が回路層２０５における誘電体材料内に封止されているのが見られる。走査はまた、放熱のためダイ２１５の頂部に直接接続されている銅のヒートスプレッダ２２５を示している。時間経過とともに、ダイ２１５とヒートスプレッダ２２５との間のインタフェースに、パッケージ２００のこれらの２つの構成要素の間の熱膨張における不一致によって引き起こされる大きな亀裂２３０が形成され得る。図２Ａは、図２におけるパッケージ２００の一部の拡大図を提供する。この拡大図において、ダイ２１５とヒートスプレッダ２２５との間のインタフェースに近接する亀裂２３０が示されている。結果として、このパッケージ２００のヒートスプレッダ２２５の、ダイ２１５から熱を放散する能力が損なわれる。
図３は、ダイとヒートスプレッダとの間に間接接続を提供する別のＩＣパッケージ３００のブロック図の断面図である。このパッケージ３００も、回路層３０５及びＲＤＬ３１０を含む。回路層３０５は、ヒートスプレッダ３２５を用いる熱放散を必要とするＩＣダイ３１５を含む。このアプローチにおいて、ダイ３１５とヒートスプレッダ３２５との間に、物理的及び従って熱的接続を提供するために熱伝導性ビア３３５が用いられる。良好な熱伝導性を提供するために、ビア３３５もまた、銅の良好な熱伝導性に起因して、ヒートスプレッダ３２５と共に銅で形成され得る。また、通常は同じく銅である薄い伝導性シード層３４０がダイ３１５の頂部上に形成され得、ダイ３１５の頂部にわたって熱伝導性を支援し、伝導性ビア３３５の底部との接触も提供する。
残念ながら、従来のアプローチと同様に、この第２のアプローチは、構造的な不利益を被り得る。特に、伝導性ビア３３５及びシード層３４０は銅で形成され得るが、ビア３３５がシード層３４０に接するインタフェースは機械的故障に遭遇し得る。具体的には、各伝導性ビア３３５の底部とダイ３１５の頂部との間のインタフェースは、通常は亀裂の形態である構造的故障に遭遇し得る。これは必ずしもＣＴＥ不一致に起因するのではなく、たとえ類似構造のシード層３４０を介した場合でも、伝導性ビア３３５の底部の各々に対して相対的に小さい直径から生じる高い熱機械的応力に起因する。これは、パッケージ３００にＩＲリフロープロセスを行うときに起こり得る。この構造整合性の欠如は、ヒートスプレッダ３７５の放熱性能に大きく影響し得る。
図３Ａは、封止されたダイとヒートスプレッダとの間に伝導性ビアが用いられる、使用されたパッケージのＳＥＭ画像３５０である。画像３５０は、回路層３５５及びＲＤＬ３６０を含み、回路層３５５内に封止されているシリコンＩＣダイ３６５を備えるパッケージのこの実施形態を示している。ヒートスプレッダ３７５が、ダイ３６５の上にダイ３６５から離間されて配置されていることがわかり、ダイ３６５とヒートスプレッダ３７５との間に物理的及び従って熱的接続を提供する銅ビア３８５を備える。また、熱放散を支援するために、薄い伝導性シード層３９０がダイ３６５の頂部の上に堆積されていることがわかり、銅ビア３８５は、インタフェース３８０において、シード層３９０の頂部に物理的に接続されている。
しかしながら、上述のように、亀裂の形態での構造的故障は、パッケージがＩＲリフロープロセス又は同様の高温の他の原因を受けた後でも、ビア３８５とシード層３９０との間のインタフェース３８０において生じる。これは、伝導性ビア３８５を形成するために用いられる形成プロセスの結果であるビア３８５の下向きのテーパ状の側壁によって引き起こされる。具体的には、ダイ３６５及び他の構成要素及び相互接続を回路層３５５内に封止するために、誘電体材料が回路層３５５の上及び周囲に堆積されると、封止材料は、ダイ３６５の周りに事前定義された高さまで堆積される。その後、レーザドリルが用いられ、封止材料を介してダイ３６５の頂部又はシード層３９０の頂部に達するまでドリルダウンすることによって、ビア３８５を形成する。その後、ドリル穴を銅で充填してビア３８５を形成するように金属堆積技法が用いられ得る。その後、封止材料の頂部上、及び、銅ビア３８５の頂部と接して、ヒートスプレッダ３２５を形成するために銅堆積が再び用いられ得る。
残念ながら、レーザドリルプロセスは、頂部から底部に向かってテーパ状のビア開口をつくる。結果として、充填された伝導性ビア３８５は、対応する下向きの円筒形のテーパ形状を有する。ビア３８５のこのテーパ形状は、その結果、ダイ３６５又はシード層３９０とのインタフェース３８０において細い直径を備えるビア構造をもたらす。これらテーパ状のビア３８５構造の結果、シード層３９０又はダイ３６５から熱を伝導する銅の総表面積が少なくなり、その結果、熱放散が少なくなる。また、この相対的に細いインタフェース３８０は、例えば、パッケージがリフロープロセスを受けた後に、各ビア３８５のインタフェース３８０において高い熱機械的応力をもたらす。従って、上述した他のアプローチの直接伝導接続と同様に、インタフェース３８０における高い熱機械的応力は、特に、パッケージ３００に対する極端な動作条件において、各ビア３８５の底部のそれらのインタフェース３８０に亀裂を形成し得る。また、上述のように、そのような亀裂は、伝導性ビア３８５によって提供されるように意図された熱放散に機械的故障を引き起こす。また、ビア３８５の底部の内向きにテーパ状にされた構造では、ダイ３６５に又はダイ３６５の頂部表面上のシード層３９０に接する全体の熱伝導表面が少なくなる。
従って、当技術分野において必要とされるものは、従来技術における欠陥を被らない、封止されたパッケージのための放散構造及びそのような放散構造を製造するための関連する方法である。下記の例はこれら及びその他の改善を提供する。
幾つかの例は、埋め込みＩＣダイとＩＣダイの非導電性表面から熱を放散するために用いられるヒートスプレッダとの間の応力緩衝層の作成を提供する。応力緩衝層は、伝導性パッドの分散されたセットと伝導性パッド上に形成される対応する伝導性ポストのセットとで構成される。特に、伝導性パッドは、伝導性ポストより実質的に大きい幅又は直径を有し得る。伝導性パッドの直径が相対的に大きいため、伝導性パッドと、埋め込みダイの直接頂部との間、又は伝導性シード層が使用されている場合は伝導性シード層との間に、かなり大きなインタフェースが提供され、そのため、上述の幾つかのアプローチにみられるＣＴＥ不一致に関連するダイのインタフェースにおける熱機械的応力が低減される。また、伝導性パッドの大きな直径は、上述のレーザドリル技法を用いて細いテーパ状の伝導性ビアが形成されるときに存在する高い熱機械的応力をなくす。
このように、１つの態様において、本記載は、埋め込みＩＣパッケージ内の熱を放散する際に用いられる応力緩衝層に向けられている。例えば、本明細書で開示される応力緩衝層は、ＩＣパッケージ内に封止されたＩＣダイ上に横方向に分散された複数の伝導性パッドを含み得る。複数の伝導性パッドの各々は、ＩＣダイの非導電性表面に接する近位端を有し得、各伝導性パッドの各近位端の反対側の遠位端を有し得る。また、そのような応力緩衝層は、横方向に分散され、複数の伝導性パッドの各々の上に直接形成された、複数の伝導性ポストを更に含み得る。複数の伝導性ポストの各々は、各伝導性パッドのそれぞれの遠位端に接する近位端、及び各伝導性ポストの各近位端の反対側の遠位端を含み得る。また、各伝導性ポストは、対応する伝導性パッドの横方向幅より小さい横方向幅を有し得る。また、ダイからの熱を放散するための構造は、複数の伝導性ポストの上に形成されるヒートスプレッダを更に含み得る。ヒートスプレッダは、複数の伝導性ポストの遠位端に接する近位表面、及びＩＣパッケージから露出された遠位表面を有し得る。
別の態様において、本開示は、ＩＣパッケージ内の埋め込みＩＣダイから熱を放散する際に用いられる応力緩衝層を製造するための方法に向けられる。例えば、或る方法が、ＩＣダイ上に第１のマスク層を堆積させること、及びその後、ＩＣダイの対応する非導電性表面を露出させる第１の開口をつくるように、第１のマスク層の領域を除去することを含み得る。この方法は、その後、ＩＣダイの露出された対応する非導電性表面上で第１のマスク層の高さまで、第１の開口の各々に伝導性パッドを形成することを含み得る。或る例示的な方法が、その後、伝導性パッド及び第１のマスク層の残りの部分の上に第２のマスク層を堆積すること、及び、対応する伝導性パッドの一部を各々が露出させる第２の開口をつくるように、第２のマスク層の領域を除去することを含み得る。その後、第２の開口の各々の中に、各対応する伝導性パッドの露出された部分の直接上に伝導性ポストが形成され得る。或る例示の方法が、その後、第１及び第２のマスク層を除去すること、及びＩＣダイ、伝導性パッド及び伝導性ポストの上に、伝導性ポストの高さまで、封止用誘電体材料を堆積することを含み得る。その後、ヒートスプレッダが、封止用誘電体材料及び伝導性ポストの上に形成され得、ヒートスプレッダの遠位表面が封止用誘電体材料から露出されている。
本発明及び好ましい使用の態様を、下記の例示的な実施形態の詳細な説明及び付図を参照して説明する。
ダイとヒートスプレッダとの間に直接接続を提供するＩＣパッケージのブロック図の断面図である。
封止されたダイとヒートスプレッダとの間に直接的な物理的接続を用いる、使用されたパッケージの走査型電子顕微鏡からの画像である。
図２におけるパッケージの一部の拡大図である。
ダイとヒートスプレッダとの間に間接接続を提供する別のＩＣパッケージのブロック図の断面図である。
封止されたダイとヒートスプレッダとの間に伝導性ビアを用いる、使用されたパッケージの走査型電子顕微鏡からの画像である。
本開示に従って構成される放熱構造を有する埋め込みＩＣパッケージのブロック図の断面図である。
図４に関して説明される応力緩衝層の拡大断面図である。
本開示に従った応力緩衝層を備えて構成される埋め込みダイ構造とのインタフェースにおいて、熱機械的応力亀裂の発生のＤＯＥ結果の概要を提供するチャートである。
本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。 本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。 本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。 本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。 本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。 本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。 本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。 本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。 本開示に従って、埋め込みパッケージのための応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。
本開示に従った応力緩衝層の一実施形態を有する埋め込みパッケージの３Ｄ図である。
本開示に従った応力緩衝層を用いる埋め込みパッケージの走査型電子顕微鏡からの画像である。
種々の実施形態が具体的に説明される。しかしながら、説明自体は、本特許の範囲を限定するものではない。特許請求される主題は、他の手法でも具現化され得、説明されるものと類似の異なるステップ又は要素を含み得る。構成要素は、例示的であり、限定的ではない。本明細書に説明される構成要素と同じ又は類似の機能を実施し得る構成要素も本発明の範囲内に含まれる。
明細書及び添付の特許請求の範囲で用いられるように、単数形（或る（「ａ」、「ａｎ」）及びその（「ｔｈｅ」））は、文脈が明確に別段の指示をしない限り複数の参照を含む。「或る」構成要素を含む構成物に対する参照は、指定されたものに加えて他の構成要素を含むことを意図している。また、好ましい実施形態を説明する際に、用語は明確化の目的で用いられる。各用語は、当業者に理解されるその最も広い意味を企図し、同様の目的を達成するために同様の様式で動作する全ての技術的同等物を含む。
用語、「有する（having、has）」、「含む（including、includes）」は、オープンエンド型であり、「含む（comprising、comprises）」等の用語と同じ意味を有することが意図され、他の構造、材料、又は行為の存在を排除するものではない。同様に、「し得る（can又はmay）」等の用語はオープンエンド型であり、その構造、材料、又は行為が必ずしも必要ではないことを反映しており、他の用語の使用が、その構造、材料、又は行為が必須であることを反映することが意図されていることはない。構造、材料、又は行為が不可欠である限り、それらはそのように識別される。
１つ又は複数の方法ステップの言及は、明示的に識別されているこれらのステップの間の、付加的な方法ステップ又は介在する方法ステップの存在を排除するものではない。また、用語「ステップ」は、個々のステップの順序が明示的に要求される場合を除いて、種々のステップの間の特定の順を意味するものではない。
ここで図４を参照すると、本開示に従って構成される放熱構造を有する埋め込みＩＣパッケージ４００のブロック図の断面図が示されている。埋め込みＩＣパッケージ４００は、回路層４０５及びＲＤＬ４１０を含み、クワッドフラットノーリード（ＱＦＮ）、スモールアウトラインノーリード（ＳＯＮ）（例えば、ベリースモールアウトラインノーリード（ＶＳＯＮ）又はベリーベリースモールアウトラインノーリード（ＷＳＯＮ）パッケージ）、ランドグリッドアレイ（ＬＧＡ）、又は他の有利なパッケージとして具現化され得る。しかしながら、パッケージ４００は、ヒートスプレッダ又は他の放熱構造を備える任意のタイプの埋め込みパッケージを含み得る。回路層４０５内において、ＩＣダイ４１５が、駆動ＩＣ４２０と同様に、誘電体材料内に封止されている。ＲＤＬ４１０内には、ＩＣダイ４１５のアクティブ側に形成される導電性ボンドパッド４１２に接続される導電性ビア４１１がある。導電性リードフレーム４１３はまた、ＲＤＬ４１０内で電気信号を分配するために導電性ビア４１１に接続されて図示されている。
回路層４０５の上に配置されているのは、銅で構成され得るヒートスプレッダ４２５である。埋め込みダイ４１５をヒートスプレッダ４２５に物理的及び熱学的に接続するのは、本開示に従って構成される応力緩衝層４３０である。特に、応力緩衝層４３０の設計及び構造は、ＩＣダイへの接続における熱機械的応力を低減する。この放熱構造はまた、ダイ４１５の頂部上に堆積されたオプションのシード層４４０を含み得、これはまた、ダイ４１５からの熱放散を改善し得る。応力緩衝層４３０の特異な構造は、熱伝導性パッド４４５と伝導性ポスト４５０との組み合わせを含む。具体的には、各伝導性パッド４４５の近位端が、非導電性表面の上のダイ４１５又はシード層４４０の非導電性表面に接し、一方、各伝導性パッド４４５の遠位端は、ダイ４１５から離れるように向いている。そのような非導電性表面は、ダイ４１５内の回路要素と電気的通信するために用いられる導電性ボンドパッドを有さないダイ４１５の任意の表面を含み得る。各伝導性ポスト４５０の近位端は、各対応する伝導性パッド４４５の遠位端に接し、一方、各伝導性ポスト４５０の遠位端は、伝導性パッド４４５から離れるように向いている。各伝導性ポスト４５０の遠位端は、その後、ヒートスプレッダ４２５、又はヒートスプレッダ４２５と各伝導性ポスト４５０との間に配置される任意選択のシード層（図４Ａを参照）と接している。ヒートスプレッダ４２５は、ＩＣパッケージ４００から露出された遠位表面を含む。
例示の実施形態において、パッド４４５及びポスト４５０の両方は、互いに対する接合を改善するために同じ材料で形成され、例えば、両方とも、高い熱伝導性のために銅で形成される。しかしながら、他の熱伝導材料も用いられ得る。別の実施形態において、伝導性パッド４４５は、実質的に環状又は実質的に円筒形を有し得るが、伝導性パッド４４５に対して他の形状も用いられ得る。図示されるように、伝導性パッド４４５は、伝導性ポスト４５０より実質的に大きな幅又は直径を有し得る。有利なことに、伝導性パッド４４５の相対的に大きい直径は、パッド４４５と、直接ダイ４１５の非導電性表面か又は伝導性シード層４４０が存在する場合は伝導性シード層４４０のいずれかの頂部との間に有意に大きなインタフェースを提供し、それが、幾つかのアプローチにおいて見られるＣＴＥ不一致に関連するダイ４１５におけるインタフェースでの熱機械的応力を低減する。しかしながら、伝導性パッド４４５の直径は、ダイ４１５上に直接配置されるヒートスプレッダの接触面積と実質的に等しくなるほど大きくない。また、伝導性パッド４４５の大きな直径は、上述のレーザドリル技術を用いて細いテーパ状の伝導性ビアが形成される場合に存在する高い熱機械的応力をなくす。
図４Ａを参照すると、図示されているのは、図４に関連して説明される応力緩衝層４３０の拡大断面図である。この拡大図は、応力緩衝層４３０をつくる伝導性パッド４４５及び伝導性ポスト４５０の形状及び比率をより正確に示している。この図にはまた、任意選択のシード層もヒートスプレッダ４２５の前に堆積され得、所望される場合、伝導性ポスト４５０の頂部がシード層４２５ａに接続されることが示されている。
いずれの実施形態においても、本記載は、伝導性パッド４４５及び伝導性ポスト４５０を形成するためのめっきプロセスによって作成される応力緩衝層４３０の作成を提供する。伝導性ポスト４５０よりも大きな直径を有する伝導性パッド４４５は、ダイ４１５（又はシード層４４０）に直接接し、パッド４４５のより大きい直径は、上述のレーザで穴あけされたビアより実質的に小さいダイ４１５上の単位面積ごとの応力分散をもたらす。また、伝導性パッド４４５のより大きい直径からの余分な量の銅（又は他の望ましい伝導材料）もまた、本明細書に開示されるような応力緩衝層４３０を有するパッケージ４００の熱的性能を改善する。
本明細書に開示されるような応力緩衝層４３０に関連する設計パラメータはまた、パッケージ４００の望ましい熱機械的応力及び熱伝導性能に基づいて調整され得る。寸法（ａ）は、ダイ４１５の縁から外側伝導性パッド４４５の外側の直径までのプルバックの量である。寸法（ｂ）は、より大きい伝導性パッド４４５によって提供される伝導性ポスト４５０からの付加的な半径である。寸法（ｃ）は、伝導性ポスト４５０間の間隔である。寸法（ｄ）は、伝導性ポスト４５０の直径である。寸法（ｅ）は、ヒートスプレッダ４２５の厚さである。寸法（ｆ）は、伝導性パッド４４５及び伝導性ポスト４５０の総高である。これらの事前定義された寸法に基づいて、伝導性ポストの高さ（ｆ）は、高い応力点をダイから本明細書に開示されているような応力緩衝層に移動させるように選択され得る。また、より大きい伝導性パッドによって提供される付加的な横方向半径と組み合わされたポストの直径（ｄ）は、構造によって提供される一層細い伝導性ビアと比べて、ダイ上の一層幅広い領域に応力を分散することに役立つ。
図４Ｂは、本開示に従った応力緩衝層を用いて構成される埋め込みダイとのインタフェースにおける熱機械的応力亀裂の発生の実験計画（ＤＯＥ）結果の概要を提供するチャートを示す。より具体的には、ＤＯＥの結果は、ヒートスプレッダの厚さ（ｅ）と伝導性ポスト４５０及び伝導性パッド４４５の全体的な高さとの比較に注目している。ＤＯＥの結果は、ヒートスプレッダ４２５の厚さと応力緩衝層４３０の総高との間のトレードオフを示している。例えば、ＤＯＥの結果は、応力緩衝層４３０の最小高さが３０μｍであると、約６０μｍまでの厚さのヒートスプレッダ４２５のためのダイインタフェースにおいて亀裂が生じないという結果になったことを示した。ヒートスプレッダ４２５の厚さが高くなると、亀裂が発生する可能性が増加する傾向があった。同様に、応力緩衝層４３０の高さが小さすぎる場合、例えば、１５μｍ以下の場合もまたダイ亀裂が発生する傾向があった。特に、ＤＯＥの結果は、ヒートスプレッダを使用して、応力緩衝層をなくすこと（即ち、０μｍ）は、単に、ヒートスプレッダが埋め込みダイに直接接続される結果になったことを示した。これは、上述の技法の１つであり、その熱分散技法を用いてもたらされ得るダイの亀裂の存在を示した。
次に図５Ａ〜図５Ｉを参照すると、図示されているのは、埋め込みパッケージ５００に対して応力緩衝層を形成するための例示的なプロセスの断面ブロック図である。図５Ａは、形成の中間段階における例示的なパッケージの回路層を示している。具体的には、中間構造は、誘電体パッケージ材料５１０を用いて封止された埋め込みＩＣダイ５０５を含む。この中間構造の上に、プロセスは、第１のマスク層５１５を堆積する。第１のマスク層５１５は、フォトリソグラフィプロセスを用いて堆積されたフォトリソグラフィフマスクとし得る。しかしながら、その他の、現在存在する又は後に開発されるマスキング技術も用いられ得る。図示されていないが、第１のマスク層５１５の堆積の前に、ダイ５０５の頂部上にシード層も堆積されてもよい。
図５Ｂは、応力緩衝層の製造プロセスの後段における中間パッケージ構造の断面図を示している。この段階において、第１のマスク層５１５は、埋め込みダイ５０５の非導電性表面を露出させる第１の開口５２０をつくるように、複数の領域において除去される。例えば、第１のマスク層５１５の選択部分を開口させるためにもフォトリソグラフィプロセスが用いられ得る。有利な実施形態において、実質的に円形の形状である第１のマスク層５１５の開口された領域は、応力緩衝層のための伝導性パッドの位置を提供する。また、この実施形態において、第１のマスク層５１５の厚さは、伝導性パッドの厚さを設定するために用いられる。
図５Ｃは、応力緩衝層の製造プロセスの更なる段階における中間パッケージ構造の断面図を示している。プロセスのこの段階において、伝導性パッド５２５は、ダイ５０５の対応する非導電性表面の頂部の上に直接形成される。ダイ５０５上にシード層が用いられる実施形態において、伝導性パッド５２５はシード層上に形成される。伝導性パッド５２５を形成するために、銅めっきプロセス等のめっきプロセスが用いられ得る。他の実施形態において、伝導性パッド５２５は、半導体製造において用いられる堆積技術、又は金属の堆積又は形成のための他の有利なプロセスを用いて形成され得る。
図５Ｄは、製造プロセスの更に後段における中間パッケージ構造の断面図を示している。プロセスのこの段階において、完成された伝導性パッド５２５の上、並びに第１のマスク層５１５の残りの部分の上に第２のマスク層５３０が形成される。第２のマスク層５３０はまたフォトリソグラフィプロセス又は任意の他の有利なプロセスを用いて形成され得る。また、第２のマスク層５３０は、第１のマスク層５１５と同じプロセスを用いて形成され得るが、そのような制約は要求されていない。また、第２のマスク層５３０の厚さは応力緩衝層の伝導性ポストの高さを提供するように選択されるので、第２のマスク層５３０は、第１のマスク層５１５とは異なる材料で構成され得、従って堆積され得る。或いは、異なるプロセスを用いて形成され得る。
図５Ｅは、応力緩衝層の製造プロセスの更なる段階における中間パッケージ構造の断面図を示している。この段階において、第２のマスク層５３０は、前に形成された伝導性パッド５２５の一部を露出する第２の開口５３５を形成するように複数の領域において除去される。上述のように、第２のマスク層５３０の選択部分を開口するためにフォトリソグラフィプロセスが再び用いられ得る。第２のマスク層５３０の開口５３５は、これも実質的に円形であり得るが、伝導性パッド５２５に関して伝導性ポスト５４０の正確な位置及び形状を提供し、従って、伝導性パッド５２５上の中央に配置され得る。
図５Ｆは、応力緩衝層の製造プロセスの更なる段階における中間パッケージ構造の断面図を示している。プロセスのこの段階の間、伝導性ポスト５４０は、第２のマスク層５３０の第２の開口５３５内に作成される。伝導性パッド５２５と同様に、ポスト５４０は、銅めっきプロセス等のめっきプロセスを用いて作成され得る。他の実施形態において、ポスト５４０は、半導体製造において用いられる堆積技術、又は金属の堆積又は形成のための別の有利なプロセスを用いて作成され得る。図示されるように、ポスト５４０の高さは、第２のマスク層５３０の厚さによって決定される。また、伝導性パッド５２５と同様に、ポスト５４０も円筒形に形成され得る。しかしながら、ポスト５４０に対して他の形状も用いられ得る。
図５Ｇは、応力緩衝層の製造プロセスの更なる段階における中間パッケージ構造の断面図を示している。この段階において、完成した応力緩衝層５４５（伝導性パッド５２５と伝導性ポスト５４０との組み合わせ）の形成後、第１及び第２のマスク５１５、５３０は、構造から剥がされるか又はその他の方式で除去される。マスク５１５、５３０を除去するための技術が用いられ得る。図５Ｈは、プロセスの更なる段階における中間パッケージ構造の断面図を示している。具体的には、この段階は、パッケージ５００の回路層におけるダイ５０５及び他の構成要素を封止するために用いられる封止用誘電体材料５５０の堆積を含む。誘電体材料５５０を提供するための、現存するか又は後に開発される任意の技法が用いられ得る。
図５Ｉは、製造プロセスが完了した後のパッケージ５００の断面図を示している。プロセスのこの段階において、ヒートスプレッダ５５５が誘電体材料５５０の頂部上に形成される。ヒートスプレッダ５５５を形成するために、めっきプロセス又は他の材料の堆積プロセスが用いられ得る。ヒートスプレッダ５５５は、応力緩衝層５４５の構成要素の頂部に直接接して配置されるか、或いは最初に伝導性シード層５６０が誘電体材料５５０の上に、応力緩衝層５４５の頂部に接して堆積され得、その後、シード層５６０の頂部の上にヒートスプレッダ５５５が直接形成される。また、ヒートスプレッダ５５５の遠位表面が、熱をパッケージ５００の外に伝達させるように封止用誘電体材料５５０から露出されたままにされる。例示の実施形態において、ヒートスプレッダ５５５は銅で形成されるが、所望により、他の金属又は伝導性材料も用いられ得る。また、シード層５６０が存在する場合、シード層５６０もまた、ヒートスプレッダ５５５と同じ材料から形成され得、或いは別の有利な材料が用いられ得る。
ここで図６を参照すると、図示されているのは、本開示に従った応力緩衝層の一実施例を有する埋め込みパッケージ６００の３Ｄ図である。パッケージ６００もまた、パッケージ６００の回路層においてＲＤＬ６０５及び封止されたＩＣダイ６１０を含む。また、本明細書に記載されるように、ダイ６１０をヒートスプレッダ６１５に熱的に接続するように製造された応力緩衝層も示されている。応力緩衝層は、伝導性パッド６２０及び対応する伝導性ポスト６２５のペアによって形成され、この例示の実施形態においては、ダイ６１０の上側の非導電性表面の上で、実質的に等間隔に配置されている。しかしながら、伝導性パッド６２０及び伝導性ポスト６２５のペアに対して、他の間隔配置又はレイアウトも用いられ得る。
応力緩衝層は、伝導性パッド６２０の近位端がダイ６１０に接するように、ダイ６１０の頂部表面上に直接形成される伝導性パッド６２０で構成される。上述のように、パッド６２０とダイ６１０との間に、任意選択のシード層が用いられ得る。この実施形態において、伝導性パッド６２０は、銅で形成され、事前定義された直径（ｄ１）及び事前定義された高さ（ｈ１）になるように実質的に円筒形に形成される。各伝導性パッド６２０の頂部に形成されるのは、伝導性ポスト６２５であり、伝導性ポスト６２５の近位端が、伝導性パッド６２０の遠位端に接するようになっている。伝導性ポスト６２５も、銅で形成され、実質的に円筒形を有する。伝導性ポスト６２５は、事前定義された直径（ｄ２）及び事前定義された高さ（ｈ２）に形成される。伝導性ポスト６２５の各ペアが対応する伝導性パッド６２０上に形成されると、応力緩衝層の全体の高さ（ｆ）が確立される。また、伝導性ポスト６２５の間隔（ｃ）はまた、応力緩衝層に対して事前定義され得る。例示の実施形態において、応力緩衝層の全体の高さ（ｆ）は３０μｍ〜６０μｍの範囲であり、伝導性パッド６２０の高さ（ｈ１）は約５μｍ〜２０μｍの範囲であり、伝導性ポスト６２５の高さ（ｈ２）は約１０μｍ〜５０μｍの範囲であり得る。そのような実施形態において、ヒートスプレッダ６１５は、１５μｍ〜６０μｍの範囲の高さ（ｅ）を有し得る。更に具体的な実施形態において、応力緩衝層の全体の高さ（ｆ）は約４０μｍであり得、ヒートスプレッダ６１５の高さ（ｅ）は約４０μｍであり得る。そのような実施形態において、伝導性パッド６２０の高さ（ｈ１）は約１０μｍであり得、伝導性ポスト６２５の高さ（ｈ２）は約３０μｍであり得る。このように、伝導性ポスト６２５の高さ（ｈ２）と比較したパッド６２０の高さ（ｈ１）の比は、約３：１であり得る。しかしながら、これら２つの構成要素に対して、他の高さ比も用いられ得る。
最後に図７を参照すると、本開示に従った応力緩衝層を用いる埋め込みパッケージ７００の一部の走査型電子顕微鏡からの画像が提供される。上述のように、パッケージ７００は、回路層７０５及びＲＤＬ７１０を含み、埋め込みＩＣダイ７１５が回路層７０５に封止されている。また、回路層７０５内には、本明細書に示されるように、ダイ７１５の頂部非導電性表面とヒートスプレッダ７２０との間に熱的接続を提供する応力緩衝層がある。また、ヒートスプレッダ７２０の遠位表面はパッケージ７００から露出されている。
応力緩衝層は、ここでも、ダイ７１５上に形成されるパッド７２５、及びパッド７２５の頂部上に形成される伝導性ポスト７３０を含むように示されている。例示の実施形態において、パッド７２５及びポスト７３０は、両方とも円筒形を有して形成され得るが、応力緩衝層のこれらの構成要素の一方又は両方に対して、他の形状も形成され得る。図７における画像は、パッケージ７００が、上述の手法でＩＲリフローを行った後に撮られたものである。特に、パッド７２５のインタフェース７３５及びダイ７１５の非導電性表面は、ＳＥＭ画像において可視である亀裂を有さない。結果として、応力緩衝層の熱伝導性は、パッケージ７００がＩＲリフロープロセスを受けたにも関わらず、その維持された構造的完全性に起因して、ダイ７１５から熱を充分に放散し得る。
本発明は、好ましい実施形態を参照して図示及び説明されてきたが、本発明の趣旨及び範囲から逸脱することなく、形態及び詳細における種々の変更が行われ得る。従って、本発明は、本明細書に添付された特許請求の範囲に記載された主題の全ての改変及び同等物を含む。また、それら全ての可能な変形における上述の要素の任意の組み合わせが、本明細書に別段の指示がないい限り、又は文脈によって明らかに矛盾しない限り、本発明に含まれる。
種々の実施形態は、単に例として提示されてきたが、これらに制限されるものではない。従って、本開示の幅及び範囲は、上述の例示の実施形態のいずれによっても制限されるものではなく、特許請求の範囲及びそれらの同等物に従ってのみ定義されるべきである。また、上述の利点及び特徴は、説明された実施形態において提供されているが、そのような発行された請求項の適用を、上述の利点のいずれか又は全てを達成するプロセス及び構造に限定しない。

Claims (20)

  1. 集積回路（ＩＣ）パッケージであって、
    前記ＩＣパッケージ内のＩＣダイの上で横方向に分散された複数の伝導性パッドであって、前記複数の伝導性パッドの各々が前記ＩＣダイの非導電性表面に接している、前記複数の伝導性パッド、
    前記複数の伝導性パッドの各々の直接上で横方向に分散された複数の伝導性ポストであって、前記複数の伝導性ポストの各々が、前記複数の伝導性パッドの対応する伝導性パッドの横幅より小さい横幅を有する、前記複数の伝導性ポスト、及び
    前記複数の伝導性ポストに取り付けられたヒートスプレッダであって、前記ＩＣパッケージから露出された表面を含む、前記ヒートスプレッダ、
    を含む、集積回路（ＩＣ）パッケージ。
  2. 請求項１に記載のＩＣパッケージであって、前記複数の伝導性パッドの各々及び前記複数の伝導性ポストの各々が銅を含む、ＩＣパッケージ。
  3. 請求項１に記載のＩＣパッケージであって、前記複数の伝導性パッドの各々及び前記複数の伝導性ポストの各々が実質的に円筒形形状を含む、ＩＣパッケージ。
  4. 請求項１に記載のＩＣパッケージであって、前記複数の伝導性パッド及び対応する複数の伝導性ポストの各ペアが実質的に等しく離間されている、ＩＣパッケージ。
  5. 請求項１に記載のＩＣパッケージであって、前記ヒートスプレッダの高さが１５μｍ〜６０μｍの範囲であるとき、前記複数の伝導性パッド及び対応する複数の伝導性ポストの各ペアの全高が、３０μｍ〜６０μｍの範囲である、ＩＣパッケージ。
  6. 請求項１に記載のＩＣパッケージであって、前記ヒートスプレッダが約４０μｍであるとき、前記複数の伝導性パッド及び対応する複数の伝導性ポストの各ペアの全高が約４０μｍである、ＩＣパッケージ。
  7. 請求項１に記載のＩＣパッケージであって、前記複数の伝導性ポストの各々の高さと各対応する伝導性パッドの高さとの比が約３：１である、ＩＣパッケージ。
  8. 請求項１に記載のＩＣパッケージであって、前記ＩＣダイの前記非導電性表面と前記複数の伝導性パッドの各々との間に形成されるシード層を更に含む、ＩＣパッケージ。
  9. 集積回路（ＩＣ）パッケージ内の熱を放散するために用いる放熱構造を製造するための方法であって、前記方法が、
    前記ＩＣパッケージ内のＩＣダイの上に第１のマスク層を堆積させること、
    前記ＩＣダイの対応する非導電性表面を露出させる第１の開口をつくるように、前記第１のマスク層の或る領域を除去すること、
    前記ＩＣダイの前記露出された対応する非導電性表面の上の前記第１の開口の各々において、前記第１のマスク層の高さまで、伝導性パッドを形成すること、
    各形成された伝導性パッドと前記第１のマスク層の残りの部分との上に第２のマスク層を堆積させること、
    第２の開口をつくるように前記第２のマスク層の領域を除去することであって、前記第２の開口の各々が、対応する形成された伝導性パッドの一部のみを露出させること、
    前記第２の開口の各々において、及び、各対応する伝導性パッドの前記露出された部分の直接上に、伝導性ポストを形成すること、
    前記第１及び第２のマスク層を除去すること、
    前記ＩＣダイ、伝導性パッド、及び伝導性ポストの上に封止誘電体材料を前記伝導性ポストの高さまで堆積させること、及び
    前記封止誘電体材料及び前記伝導性ポスト上にヒートスプレッダを形成することであって、前記ヒートスプレッダの遠位表面が前記封止誘電体材料から露出されていること、
    を含む、方法。
  10. 請求項９に記載の方法であって、第１のマスク層を堆積させること及び前記第１のマスク層の領域を除去すること、並びに、第２のマスク層を堆積させること及び前記第２のマスク層の領域を除去することが、フォトリソグラフィプロセスを含む、方法。
  11. 請求項９に記載の方法であって、前記第１の開口の各々において伝導性パッドを形成すること、及び、前記第２の開口の各々において伝導性ポストを形成することが、めっきプロセスを含む、方法。
  12. 請求項９に記載の方法であって、前記伝導性パッド及び伝導性ポストが銅を含む、方法。
  13. 請求項９に記載の方法であって、前記第１のマスク層を堆積させる前に、前記ＩＣダイの非導電性表面上にシード層を形成することを更に含む、方法。
  14. 請求項９に記載の方法であって、前記ヒートスプレッダを形成する前に、前記封止誘電体材料及び前記伝導性ポスト上にシード層を形成することを更に含む、方法。
  15. 集積回路（ＩＣ）パッケージであって、
    ＩＣダイの外で分散された導電性ボンドパッド及び非導電性表面を有する、前記ＩＣダイ、
    前記導電性ボンドパッドの１つ又は複数に接続される導電性ビア、
    応力緩衝層、及び
    ヒートスプレッダ、
    を含むＩＣパッケージであって、
    前記応力緩衝層が、
    ＩＣパッケージ内に封止されるＩＣダイ上で横方向に分散された複数の伝導性パッドであって、前記複数の伝導性パッドの各々が、前記ＩＣダイの前記非導電性表面の１つに接する近位端を有し、前記複数の伝導性パッドの各々の各近位端とは反対の遠位端を有する、前記複数の伝導性パッドと、
    前記複数の伝導性パッドの各々の直接上で横方向に分散された複数の伝導性ポストであって、前記複数の伝導性ポストの各々が、前記複数の伝導性パッドの各伝導性パッドのそれぞれの遠位端に接する近位端を有し、前記複数の伝導性ポストの各々の各近位端とは反対の遠位端を有し、各伝導性ポストが、その対応する伝導性パッドの横幅より小さい横幅を有する、前記複数の伝導性ポストと、
    を含み、
    前記ヒートスプレッダが、前記複数の伝導性ポストの前記遠位端に接する近位表面を有し、前記ＩＣパッケージから露出された遠位表面を有する、
    ＩＣパッケージ。
  16. 請求項１５に記載のＩＣパッケージであって、前記複数の伝導性パッドの各々及び前記複数の伝導性ポストの各々が銅を含む、ＩＣパッケージ。
  17. 請求項１５に記載のＩＣパッケージであって、前記ヒートスプレッダが１５μｍ〜６０μｍの範囲であるとき、前記複数の伝導性パッド及び対応する複数の伝導性ポストの各ペアの全高が３０μｍ〜６０μｍの範囲である、ＩＣパッケージ。
  18. 請求項１５に記載のＩＣパッケージであって、前記ヒートスプレッダの高さが約４０μｍであるとき、前記複数の伝導性パッド及び対応する複数の伝導性ポストの各ペアの全高が約４０μｍである、ＩＣパッケージ。
  19. 請求項１５に記載のＩＣパッケージであって、前記複数の伝導性ポストの各々の高さと各対応する伝導性パッドとの高さの比が約３：１である、ＩＣパッケージ。
  20. 請求項１５に記載のＩＣパッケージであって、前記ＩＣダイの前記非導電性表面と、前記複数の伝導性パッドの各々との間に形成されるシード層を更に含む、ＩＣパッケージ。
JP2020569781A 2018-06-14 2019-06-14 埋め込みパッケージにおける応力緩衝層 Pending JP2021528845A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/008,119 US10580715B2 (en) 2018-06-14 2018-06-14 Stress buffer layer in embedded package
US16/008,119 2018-06-14
PCT/US2019/037149 WO2019241610A1 (en) 2018-06-14 2019-06-14 Stress buffer layer in embedded package

Publications (2)

Publication Number Publication Date
JP2021528845A true JP2021528845A (ja) 2021-10-21
JPWO2019241610A5 JPWO2019241610A5 (ja) 2022-06-21

Family

ID=68840287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020569781A Pending JP2021528845A (ja) 2018-06-14 2019-06-14 埋め込みパッケージにおける応力緩衝層

Country Status (5)

Country Link
US (2) US10580715B2 (ja)
EP (1) EP3807923A4 (ja)
JP (1) JP2021528845A (ja)
CN (1) CN112074934A (ja)
WO (1) WO2019241610A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7471352B2 (ja) 2021-10-27 2024-04-19 珠海越亜半導体股▲分▼有限公司 信号層と放熱層とが分離されるｔｍｖパッケージ構造及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580715B2 (en) * 2018-06-14 2020-03-03 Texas Instruments Incorporated Stress buffer layer in embedded package
TWI734545B (zh) * 2020-07-03 2021-07-21 財團法人工業技術研究院 半導體封裝結構
CN114678335B (zh) * 2022-05-27 2022-08-16 合肥矽迈微电子科技有限公司 一种芯片散热结构、工艺及半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298131A (ja) * 2000-03-13 2001-10-26 Internatl Business Mach Corp <Ibm> 効率のよい熱伝達のための内部構造を備えたチップ・パッケージ
US20120032350A1 (en) * 2010-08-06 2012-02-09 Conexant Systems, Inc. Systems and Methods for Heat Dissipation Using Thermal Conduits

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766332A (ja) * 1993-08-25 1995-03-10 Seiko Epson Corp 半導体装置
JPH0997930A (ja) * 1995-07-27 1997-04-08 Aisin Seiki Co Ltd 熱電冷却モジュール及びその製造方法
JP2001217340A (ja) * 2000-02-01 2001-08-10 Nec Corp 半導体装置及びその製造方法
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US7299639B2 (en) * 2004-06-22 2007-11-27 Intel Corporation Thermoelectric module
US7355289B2 (en) * 2005-07-29 2008-04-08 Freescale Semiconductor, Inc. Packaged integrated circuit with enhanced thermal dissipation
US7855397B2 (en) * 2007-09-14 2010-12-21 Nextreme Thermal Solutions, Inc. Electronic assemblies providing active side heat pumping
US8008125B2 (en) * 2009-03-06 2011-08-30 General Electric Company System and method for stacked die embedded chip build-up
US7960827B1 (en) * 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8241955B2 (en) * 2009-06-19 2012-08-14 Stats Chippac Ltd. Integrated circuit packaging system with mountable inward and outward interconnects and method of manufacture thereof
KR101698932B1 (ko) * 2010-08-17 2017-01-23 삼성전자 주식회사 반도체 패키지 및 그 제조방법
US8946888B2 (en) * 2011-09-30 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package on packaging structure and methods of making same
US8916481B2 (en) * 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
KR101928005B1 (ko) * 2011-12-01 2019-03-13 삼성전자주식회사 열전 냉각 패키지 및 이의 열관리 방법
US9299688B2 (en) * 2013-12-10 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and methods of packaging semiconductor devices
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US10340199B2 (en) * 2014-11-20 2019-07-02 Mediatek Inc. Packaging substrate with block-type via and semiconductor packages having the same
US9875988B2 (en) * 2015-10-29 2018-01-23 Semtech Corporation Semiconductor device and method of forming DCALGA package using semiconductor die with micro pillars
CN107424973B (zh) * 2016-05-23 2020-01-21 凤凰先驱股份有限公司 封装基板及其制法
KR102448099B1 (ko) * 2016-06-02 2022-09-27 에스케이하이닉스 주식회사 히트 스프레더 구조를 포함하는 반도체 패키지
DE112016007304T5 (de) * 2016-09-30 2019-06-19 Intel Corporation Eingebetteter die in interposer-gehäusen
US9865570B1 (en) * 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
US10510704B2 (en) * 2018-01-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same
US10580715B2 (en) * 2018-06-14 2020-03-03 Texas Instruments Incorporated Stress buffer layer in embedded package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298131A (ja) * 2000-03-13 2001-10-26 Internatl Business Mach Corp <Ibm> 効率のよい熱伝達のための内部構造を備えたチップ・パッケージ
US20120032350A1 (en) * 2010-08-06 2012-02-09 Conexant Systems, Inc. Systems and Methods for Heat Dissipation Using Thermal Conduits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7471352B2 (ja) 2021-10-27 2024-04-19 珠海越亜半導体股▲分▼有限公司 信号層と放熱層とが分離されるｔｍｖパッケージ構造及びその製造方法

Also Published As

Publication number Publication date
EP3807923A4 (en) 2021-08-11
US11183441B2 (en) 2021-11-23
EP3807923A1 (en) 2021-04-21
US20200203249A1 (en) 2020-06-25
CN112074934A (zh) 2020-12-11
WO2019241610A1 (en) 2019-12-19
US10580715B2 (en) 2020-03-03
US20190385924A1 (en) 2019-12-19

Similar Documents

Publication Publication Date Title
JP2021528845A (ja) 埋め込みパッケージにおける応力緩衝層
TWI685079B (zh) 在孔穴中具有由可模造材料所囊封的電路模組的插入物及製造方法
TWI710076B (zh) 半導體封裝及其製造方法
JP6484116B2 (ja) Ｉｃパッケージ用高密度フィルム
US6391683B1 (en) Flip-chip semiconductor package structure and process for fabricating the same
TWI379388B (ja)
TWI688015B (zh) 半導體封裝及其製造方法
TW201740529A (zh) 整合扇出型封裝及其製造方法
US20120286408A1 (en) Wafer level package with thermal pad for higher power dissipation
JP2007103413A (ja) 半導体装置及びその製造方法
TWI264782B (en) Substrate sheet material for a semiconductor device and a manufacturing method thereof, a molding method using a substrate sheet material, a manufacturing method of semiconductor devices
TWI669762B (zh) 晶片封裝方法及封裝結構
KR101610349B1 (ko) 솔더링 릴리프 방법 및 솔더링 릴리프 방법을 사용하는 반도체 디바이스
JP2003338518A (ja) 半導体チップのバンプ及びその製造方法
TWI567894B (zh) 晶片封裝
US20060267190A1 (en) Semiconductor device, laminated semiconductor device, and method for producing semiconductor device
TWI818429B (zh) 半導體封裝結構、方法、器件和電子產品
JP4511148B2 (ja) 半導体装置の製造方法
JP6437012B2 (ja) 表面実装型パッケージおよびその製造方法
JP2006140401A (ja) 半導体集積回路装置
KR100732288B1 (ko) 반도체 소자의 제조 방법
TWI701788B (zh) 半導體封裝及其製造方法
KR101348405B1 (ko) 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법
TWI694562B (zh) 堆疊封裝結構及其製造方法
US20230268197A1 (en) Substrate structure, and fabrication and packaging methods thereof

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210323

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20201214

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20210218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210602

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20220318

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220613

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20220613

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230802

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231101

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240522