JP2007103413A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2007103413A
JP2007103413A JP2005287552A JP2005287552A JP2007103413A JP 2007103413 A JP2007103413 A JP 2007103413A JP 2005287552 A JP2005287552 A JP 2005287552A JP 2005287552 A JP2005287552 A JP 2005287552A JP 2007103413 A JP2007103413 A JP 2007103413A
Authority
JP
Japan
Prior art keywords
electrode
insulating layer
region
heat dissipation
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005287552A
Other languages
English (en)
Other versions
JP4463178B2 (ja
Inventor
Yoshimi Egawa
良実 江川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2005287552A priority Critical patent/JP4463178B2/ja
Priority to US11/525,868 priority patent/US7646086B2/en
Publication of JP2007103413A publication Critical patent/JP2007103413A/ja
Priority to US12/591,396 priority patent/US7781880B2/en
Application granted granted Critical
Publication of JP4463178B2 publication Critical patent/JP4463178B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】 従来の３次元実装型の半導体装置の構造では、半導体チップの積層数が増えるにつれて熱放散が十分にされず、半導体装置の誤動作を引き起こしてしまう可能性があった。
【解決手段】 本願発明の半導体装置は、基板、基板の第１の面上に積層された第１の半導体チップと第２の半導体チップ、放熱シートとから構成されており、放熱シートは、伝熱導電層と伝熱導電層の表裏に形成された第１の絶縁膜及び第２の絶縁膜とを備えると共に、第１の半導体チップと第２の半導体チップとの間に形成された第１の部分と、第１の部分の少なくとも一辺から延在し、基板に接続する第２の部分とを備えており、放熱シートの第２の部分の第２の絶縁層は、伝熱導電層の一部が露出するように形成されている。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関するものである。特に本発明は、３次元実装型の半導体装置及びその製造方法に関するものである。
従来、半導体装置の小型化の要求を満たすために、単一のパッケージに複数の半導体チップを搭載して半導体装置の実装密度を高めたマルチチップパッケージ（Multi Chip Package）が用いられている。マルチチップパッケージの一つに、複数の半導体チップを垂直方向に積層した３次元実装型構造がある。
しかしながら、複数の半導体チップを垂直方向に積層した３次元実装型構造では、通常、半導体チップの積層数を増加した場合、半導体チップにおいて発生した熱を放散することが困難になることがある。
このため、例えば、特許文献１のように、電熱導電シートを半導体チップ間に配置することで、半導体チップにおいて発生した熱を放散させる技術が提案されている。 特許文献１の第４実施例には、下層半導体チップ３６と上層半導体チップ３７との間に介挿される略矩形状のシールド部３８ｍと、シールド部３８ｍの四端縁から延設され、基板３５に接続されているリード部３８ｎ、３８ｎ、・・・とを備える伝熱導電シート３８について開示されている。下層半導体チップ３６、上層半導体チップ３７において発生した熱は、接触箇所を介して、伝熱導電シート３８に伝わり、シールド部３８ｍ、リード部３８ｎ、３８ｎ、・・・、及びグランド配線３５ｂを伝導し放散される。
特開２００４−１１１６５６号公報
しかしながら、半導体チップの積層数が増えるにつれて、上記した従来技術文献に記載されている技術では、必要とされる十分な放熱量が得られない場合があった。
上述した課題を解決するために、本願の代表的な発明の一つは、第１の領域と、第１の領域を包囲する第２の領域とを有する第１の面と、第１の面の裏面である第２の面とを備え、第１の面と第２の面とを貫通する第１の貫通電極を有する基板と、第３の面と、第３の面の裏面である第４の面とを備え、基板の第１の領域上に第１の面と第３の面とが対向するように搭載され、第３の面と前記第４の面とを貫通し、基板の第１の貫通電極と電気的に接続された第２の貫通電極を有する第１の半導体チップと、伝熱導電層と伝熱導電層の表裏に形成された第１の絶縁層及び第２の絶縁層とを備え、第１の絶縁層側の面である第５の面と、第５の面の裏面である第６の面とを備えており、さらに、第１の半導体チップ上に第４の面と第５の面とが対向するように搭載され、第５の面と第６の面とを貫通し、第１の半導体チップの第２の貫通電極と電気的に接続された第３の貫通電極を有する第１の部分と、第１の部分の少なくとも一辺から延在し、基板の前記第２の領域に接続された第２の部分とから構成される放熱シートと、第７の面と、第７の面の裏面である第８の面とを備え、放熱シートの第１の部分上に第１の部分の第６の面と第７の面とが対向するように搭載され、第７の面と第８の面とを貫通し、放熱シートの第３の貫通電極と電気的に接続された第４の貫通電極を有する第２の半導体チップとを有し、放熱シートの第２の部分の第２の絶縁層は、伝熱導電層の一部が露出するように形成されていることを特徴とする半導体装置である。
本願の代表的な発明によれば、半導体チップを積層した３次元実装型の半導体装置の放熱性を向上することが可能となるため、半導体装置の誤動作を低減することができる半導体装置を提供することが可能となる。
以下、本願発明の実施形態について図面を参照して詳細に説明する。なお、全図面を通して同様の構成には同様の符号を付与する。
（第１の実施形態）
図１は本願発明の第１の実施形態における半導体装置の構造を示す平面図であり、図２は図１の線２−２‘での断面図、図３は放熱シート４００を拡大した図である。
本願発明の第１の実施形態における半導体装置００１は、図１、図２、及び図３に示すように、第１の面１１１と第１の面１１１の裏面である第２の面１１２とを備える基板１０１、基板１０１の第２の面１１２上に形成された外部接続端子２０１、基板の第１の面１１１上に積層された第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂ、第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂとの間に形成された第１の部分４０１と第１の部分４０１の少なくとも一辺から延在し、基板１０１に接続する第２の部分４０２とを備えた放熱シートとから構成されている。さらに、基板１０１は、第１の面１１１と第２の面１１２とを貫通する第１の貫通電極１０２を有しており、第１の貫通電極１０２は、基板１０１の第２の面１１２上に形成された外部接続端子２０１と接続している。第１の半導体チップ３０１ａは、第２の貫通電極３０２ａと回路素子３０３ａを有しており、第２の貫通電極３０２ａは、上部配線２０２と接続バンプ２０３とを介して第１の貫通電極１０２と接続している。放熱シート４００の第１の部分４０１は、第３の貫通電極４０３を有しており、第３の貫通電極４０３は、接続バンプ２０４と接続バンプ２０５とを介して第２の貫通電極３０２ａと接続している。第２の半導体チップ３０１ｂは、第４の貫通電極３０２ｂと回路素子３０３ｂを有しており、第４の貫通電極３０２ｂは、接続バンプ２０６と接続バンプ２０７とを介して第３の貫通電極４０３と接続している。
次に、本実施形態における放熱シート４００の構造について説明する。
放熱シート４００は、図３に示すように、伝熱導電層４０４と、伝熱導電層４０４の表裏に形成された第１の絶縁層４０５、第２の絶縁層４０６とから構成されている。伝熱導電層４０４は、導電体、例えば、銅等で構成されている。第１の絶縁層４０５、第２の絶縁層４０６は、絶縁体、例えば、ポリイミド等で構成されている。
第１の部分４０１には、第５の面４１１と第６の面４１２とを貫通する第３の貫通電極４０３が形成されている。第３の貫通電極４０３は、第５の面４１１と第６の面４１２とを貫通する第２の貫通孔４０３ａと、第２の貫通孔４０３ａを介し、第５の面４１１上と第６の面４１２上とに亘って形成された第１の導電膜４０３ｂとから構成されている。第５の面４１１及び、第６の面４１２に形成された第１の導電膜４０３ｂを所定の配置に設定することで、接続バンプ２０５、接続バンプ２０６を所定の配置に設定することが可能となる。さらに、第１の導電膜４０３ｂで被覆された第２の貫通孔ａを充填する第１の導電体４０３ｃが形成されていることが望ましい。これにより、第３の貫通電極４０３の接続信頼性を向上させることが可能となる。
第２の部分４０２の第２の絶縁層４０６は、第２の部分４０２の伝熱導電層４０４の一部が露出するように形成されている。ここで、説明の都合上、伝熱導電層４０４が露出した部分を露出部５０１と称す。
第２の部分４０２の第１の絶縁層４０５は、第２の部分の伝熱導電層４０４の一部が露出するように形成されている。第１の絶縁層４０５に形成された露出部に第２の導電体２０８が充填されており、第２の導電体２０８と基板１０１の第１の面１１１に形成された第２の導電膜２０９とを介して、伝熱導電層４０４と基板１０１とが接続されている。
次に、本実施形態の放熱方法について説明する。第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱は、放熱シート４００の第１の部分４０１の伝熱導電層６０４を介して第２の部分４０２の伝熱導電層４０４に伝熱する。その後、導電体２０８、第２の導電膜２０９とを介して、基板１０１に放出される。
また、第２の部分４０２の第１の絶縁層４０５、第２の絶縁層４０６を介して、大気中に放出される。
さらに、第２の部分４０２には露出部５０１が形成されているため、熱伝導性の良い伝熱導電層４０４から直接大気中に放出される。つまり、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱を、第２の絶縁層４０６を介すことなく、熱伝導性の良い伝熱導電層４０４から、直接大気中に放出することが可能となる。これにより、半導体装置００１の放熱性を向上させることができ、半導体装置００１の信頼性を向上させることが可能となる。
次に、本実施形態の放熱シートの変形例について説明する。放熱シート４００の伝熱導電層４０４は、配線パターンを有している。放熱シート４００の伝熱導電層４０４と第３の貫通電極４０３、第１の貫通電極１０２と接続させることで、電源やグラウンド、又は信号を放熱シート４００を介して第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂに伝送することが可能となる。これにより、放熱シート４００は、放熱の機能だけではなく、配線の機能を有することが可能となる。
また、本実施形態では、伝熱導電層４０４は一層としているが、伝熱導電層４０４が複数層で、その伝熱導電層４０４の間に絶縁層が介在されていることが望ましい。これにより、例えば、伝熱導電層４０４の一層目を電源用の配線、二層目をグラウンド用の配線、三層目を信号伝送用の配線とすることで、所定の半導体チップに所定の電源、グラウンド、信号を伝送することが可能となる。
さらに、放熱シートの伝熱導電層４０４の少なくとも一部をグラウンドと接続させることで、各半導体チップで発生するノイズを遮断することができるため、積層された第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂとを機能ごとに区分けすることが可能となる。例えば、第１の半導体チップ３０１ａをロジック回路、第２の半導体チップ３０１ｂをメモリとする。このとき、伝熱導電層４０４の少なくとも一部は、グラウンドと接続しているため、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生するノイズを機能ごとに遮断することが可能となる。これにより、半導体装置００１の動作信頼性を向上させることが可能となる。
また、本実施形態では、放熱シート４００の第２の部分４０２は、第１の部分４０１の一辺のみから延在しているが、二辺、三辺、四辺から延在することが望ましい。これにより、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂから発生した熱を放熱シート４００の第２の部分４０２を介して更なる放熱を行うことが可能となる。
また、第２の導電膜２０９は、基板１０１の第１の貫通電極１０２の一部と接続していることが望ましい。これにより、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱が、貫通電極１０２を介して、実装基板に効率よく放熱することが可能となる。
次に、放熱シート４００以外の構成についてそれぞれ説明する。
基板１０１は、第１の半導体チップ３０１ａが搭載される第１の領域１１１ａと放熱シート４００が接続される第２の領域１１１ｂとを有する第１の面１１１と第２の面１１２とを備えている。また、基板１０１は、第１の領域１１１ａに搭載される第１の半導体チップ３０１ａと同種の半導体材料（例えばシリコン）で構成されている。基板１０１を第１の半導体チップ３０１ａと同種の半導体材料で構成することにより、基板１０１、第１の半導体チップ３０１ａの熱膨張係数を一致することができるので、熱膨張及び熱収縮の際により応力が生ずる可能性を低減することが可能となる。
基板１０１には、第１の面１１１と第２の面１１２とを貫通する第１の貫通電極１０２が形成されている。第１の貫通電極１０２は、搭載される第１の半導体チップ３０１ａ、及び外部接続端子２０１とに電気的に接続されている。
基板１０１の第１の面１１１には、第１の貫通電極１０２と接続バンプ２０３とを接続する上部配線２０２が形成されている。上部配線２０２を所定の位置に形成することで、接続バンプ２０３を所定の位置に設定することが可能となる。
第１の面１１１の第２の領域１１１ｂには、第２の導電膜２０８が形成されている。さらに、第２の導電膜は、基板１０１の第１の貫通電極１０２と接続していることが望ましい。これにより、伝熱導電層４０４と第１の貫通電極１０２とを電気的に接続することが可能となる。
基板１０１の第２の面１１２には、第１の貫通電極１０２と接続する外部接続端子２０１が形成されている。外部接続端子２０１は、外部基板への実装の際、外部基板と第１の貫通電極１０２とを電気的に接続する。
基板１０１の第１の領域１１１ａ上には、第１の面１１１と第３の面３１１ａとが対向するように第１の半導体チップ３０１ａが搭載されている。第１の半導体チップ３０１ａには、回路素子３０３ａを有する第３の面３１１ａと第４の面３１２ａとを貫通する第２の貫通電極３０２ａが形成されている。第２の貫通電極３０２ａは、回路素子３０３ａと電気的に接続されている。また、第２の貫通電極３０２ａは、導電体により構成されており、例えば、銅、アルミニウム、ポリシリコン等で構成されている。
第１の半導体チップの第２の貫通電極３０２ａの両端部には、上部配線２０２と接続する接続バンプ２０３、接続バンプ２０５と接続する接続バンプ２０４がそれぞれ形成されている。接続バンプ２０３、接続バンプ２０４は、導電体、例えば半田もしくは鉛フリー半田、銅、金等で構成されている。
第１の半導体チップ３０１ａの第４の面３１２上には、第４の面３１２と第１の部分４０１の第５の面４１１が対向するように放熱シート４００が搭載されている。放熱シート４００の第３の貫通電極４０３の両端部には、接続バンプ２０４と接続する接続バンプ２０５、接続バンプ２０７と接続する接続バンプ２０６がそれぞれ形成されている。なお、接続バンプ２０５、接続バンプ２０６は、接続バンプ２０３、接続バンプ２０４と同様の構成を有するものとする。
第１の部分４０１の第６の面４１２上には、第６の面４１２と第７の面３１１ｂとが対向するように第２の半導体チップ３０１ｂが搭載されている。第２の半導体チップ３０１ｂには、回路素子３０３ｂを有する第５の面３１１ｂと第６の面３１２ｂとを貫通する第２の貫通電極３０２ｂが形成されている。第２の貫通電極３０２ｂは、回路素子３０３ｂと電気的に接続されている。なお、第２の貫通電極３０２ｂは、第２の貫通電極３０２ａと同様の構成を有するものとする。
基板１０１と第１の半導体チップ３０１ａとの間、第１の半導体チップ３０１ａと放熱シート４００の第１の部分４０１との間、及び放熱シート４００の第１の部分４０１と第２の半導体チップ３０１ｂとの間には、上部配線２０２、接続バンプ２０３、接続バンプ２０４、接続バンプ２０５、接続バンプ２０６、接続バンプ２０７、接続バンプ２０８の側部、回路素子３０３ａ、及び回路素子３０３ｂとを被覆するように封止層６０１が形成されている。封止層６０１は、絶縁体で構成されており、例えばエポキシ等の固形樹脂、液状樹脂等で構成されている。上記の部分を被覆することで、所定の部位以外で、上部配線２０２、接続バンプ２０３、接続バンプ２０４、接続バンプ２０５、接続バンプ２０６、接続バンプ２０７、接続バンプ２０８の側部、回路素子３０３ａ、及び回路素子３０３ｂが接触し、ショートする可能性を低減することができる。さらに、基板１０１と第１の半導体チップ３０１ａとの間の空間、第１の半導体チップ３０１ａと放熱シートの第１の部分４０１との間の空間、及び放熱シートの第１の部分４０１と第２の半導体チップ３０１ｂとの間の空間とを充填するように形成されていることが望ましい。上記の空間を充填することにより、半導体装置００１のリフロー耐性を向上させることが可能となる。
次に、本実施形態の半導体装置００１の製造方法について説明する。説明を容易にするため、放熱シート４００を形成する工程を第１の工程と称し、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂにそれぞれ第２の貫通電極３０２ａ、第２の貫通電極３０２ｂ、接続バンプ２０３、接続バンプ２０４、接続バンプ２０７が形成されるまでの工程（基板１０１に搭載される前に行われる半導体チップ３０１ａ、半導体チップ３０１ｂの製造工程）を第２の工程と称し、それ以降の工程を第３の工程と称し、それぞれ説明する。第１の工程は図４で示され、第２の工程は図５で示され、第３の工程は図６で示されている。
まず、第１の工程について説明する。図４は放熱シート４００の製造工程を示す断面図である。
まず、図４（ａ）に示すように、絶縁シートである第１の絶縁層４０５を準備する。第１の絶縁層４０５は、絶縁体、例えば、ポリイミド等で構成されている。また、第１の絶縁層４０４の形状は、基板１０１との接続方法で決定される。例えば、本実施形態では、放熱シート４００の第１の部分４０１の一辺から第２の部分４０２が延在し基板１０１の第２の領域１１１ｂと接続しているため、放熱シートの第１の部分４０１に相当する第３の部分４２１と、第１の部分４０１の一辺に接続された第２の部分４０２に相当する第４の部分４２２により、第１の絶縁層４０５は構成されることになる。また、放熱シート４００の第１の部分４０１の四辺から第２の部分４０２が延在し基板１０１の第２の領域１１１ｂと接続する場合は、放熱シート４００の第１の部分４０１に相当する第３の部分４２１と、第１の部分４０１の四辺と接続された４つの第２の部分４０２に相当する第４の部分４２２により、第１の絶縁層４０５は構成されることになる。
次に、第１の絶縁層４０５上に伝熱導電層４０４を形成する。伝熱導電層４０４は、導電体、例えば、銅やアルミニウム等で構成される。伝熱導電層６０２は、スパッタリング等により絶縁層６０３ａ上に堆積させることで形成される。さらに、所定の位置にエッチングを施すことにより、所定の配線パターンを形成することが可能となる。
次に、図４（ｂ）に示すように、伝熱導電層４０４が形成された第１の絶縁層４０５の第３の部分４２１に第２の貫通孔４０３ａを形成する。第２の貫通孔４０３ａは、パンチ等の機械的もしくはエッチング等の化学的な方法により形成される。
次に、第２の貫通孔４０３ａの側部及び伝熱導電層４０４を第２の絶縁層４０６で被覆する。第２の絶縁層４０６は、絶縁体、例えば、ポリイミドで構成されている。第２の絶縁層４０６は、印刷法やスピンコート法により形成される。第２の絶縁層４０６により、伝熱導電層４０４と第３の貫通電極４０３とを電気的に離間することが可能となる。
次に、第３の部分４２１上に形成された第２の絶縁層４０６の所定の位置にエッチングを施すことにより、伝熱導電層４０４の一部を露出させる。伝熱導電層４０４の一部を露出させた露出部５０１を設けることで、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱は、第２の絶縁層４０６を介すことなく、熱伝導性の良い伝熱導電層４０４から、直接大気中に放出することが可能となる。これにより、半導体装置の放熱を十分に行うことができ、半導体装置の信頼性を向上させることが可能となる。
次に、図４（ｃ）に示すように、第２の絶縁層４０６で被覆された第２の貫通孔４０３ａの側部及び第２の絶縁層４０６上に第１の導電膜４０３ｂを形成する。第１の導電膜４０３ｂは、スパッタリングや化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）により形成される。その後、所定の形状でエッチングされ、第２の貫通孔４０３ａの側部、第１の絶縁層４０５、及び第２の絶縁層４０６の表面に残存させる。これにより、第２の貫通孔４０３ａと第１の導電膜４０３ｂとから構成される第２の貫通電極４０３が形成される。
次に、第４の部分４２２上に形成された第１の絶縁層４０５の所定の位置にエッチングを施すことにより、伝熱導電層４０４の一部を露出させ、その露出部に、第２の導電体４０８を形成する。
次に、第１の絶縁層４０５、第２の絶縁層４０６上に形成された第１の導電膜４０３ｂの所定の位置に接続バンプ２０５、接続バンプ２０６をそれぞれ形成する。接続バンプ２０５、接続バンプ２０６は、フォトリソエッチングにより第１の導電膜４０３ｂの所定の位置以外にマスクを形成し、スパッタリング、メッキ等で第１の導電膜４０３ｂ上に導電体を形成した後、マスクを取り除くことで形成される。
さらに、第１の導電膜４０３ｂを形成する前に、第２の貫通孔４０３ａの側部に形成された第２の絶縁層４０６にエッチングを施すことが望ましい。これにより、所定の位置で伝熱導電層４０４と第３の貫通電極４０３とを電気的に接続させることができ、第３の貫通電極４０３を介して、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂに所定の信号を伝送することが可能となる。
さらに、第１の導電膜４０３ｂを形成した後、第１の導電膜４０３ｂで被覆された貫通孔４０３ａに、導電体４０３ｃを充填することが望ましい。これにより、第３の貫通電極４０３の接続信頼性を向上させることが可能となる。
次に、第２の工程について説明する。なお、以下では、第１の半導体チップ３０１ａに第２の貫通電極３０２ａ、接続バンプ２０３、接続バンプ２０４を形成する工程のみを説明し、同様の工程である半導体チップ３０１ｂに第４の貫通電極３０２ｂ、接続バンプ２０７を形成する工程については省略する。
まず、図５（ａ）に示すように、区画された複数の回路素子領域を有するウエハ３００を準備する。
次に、ウエハ３００の回路素子３０３ａを有する第３の面３１１ａに溝部７０１を形成する。溝部７０１は、例えば、フォトリソエッチングによりマスクを作製した後、ドライエッチングで形成される。溝部７０１の深さは、例えば、ウエハの厚さ７６０μｍに対して１００μｍ以上である。また、溝部７０１の径は、例えば、１０〜２０μｍである。
次に、図５（ｂ）に示すように、絶縁膜７０２で溝部７０１の側面及び底面を被覆する。絶縁膜７０２は、例えば、酸化シリコン等の絶縁体で構成されている。絶縁膜７０２は、ＣＶＤ等により形成される。
さらに、絶縁膜７０２で被覆された溝部７０１を第４の導電膜７０３で被覆することが望ましい。第４の導電膜７０３は、例えば銅等の導電体で構成されている。第４の導電膜７０３は、ＣＶＤ等により形成され、電解メッキ法により形成される第２の導電体７０４の下地となる。
次に、絶縁膜７０２、第４の導電膜７０３で被覆された溝部７０１を充填するように第２の導電体７０４を形成する。第２の導電体７０４は、例えば、銅やアルミニウム、ポリシリコン等の導電体で構成されている。第２の導電体７０４は、フォトリソエッチングにより溝部７０１を除く位置にマスクを形成したのち、電解メッキ法により溝部７０１に導電体を充填することで形成される。また、別の形成方法として、溝部７０１が形成されている第３の面３１１ａに、電界メッキ法により溝部７０１が充填するまで第２の導電体７０４を堆積したのち、機械的研磨や化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）等により、溝部７０１以外に形成された第２の導電体７０４を除去できるまで、第５の面３１１ａを研磨する方法もある。
次に、溝部７０１の第２の導電体７０４と回路素子３０３ａとを電気的に接続する配線を、第３の面３１１ａに形成する（図示せず）。例えば、銅、アルミニウム等の導電膜をＣＶＤ等によりウエハ３００の第３の面３１１ａに形成し、フォトリソエッチングでパターニングすることで、溝部７０１の第２の導電体７０４と回路素子３０３ａとを接続させる配線を形成することが可能となる。さらに、回路素子３０３ａの形成工程で、予め電極パッドを形成しておき、電極パッド部分に溝部７０１、絶縁膜７０２、導電膜７０３、第２の導電体７０４を形成することが望ましい。これにより、第２の導電体７０４を形成した後、回路素子３０３ａと電気的に接続する配線を形成する工程を省くことが可能となる。
次に、第３の面３１１ａに、溝部７０１の第２の導電体７０４と接続する接続バンプ２０３を形成する。接続バンプ２０３は、フォトリソエッチングにより第２の導電体７０４を除く位置にマスクを形成し、スパッタリング、メッキ等で第２の導電体７０４の上面に導電体を形成したのち、マスクを取り除くことで形成される。
次に、図５（ｃ）に示すように、第３の面３１１ａに形成された接続バンプ２０３を支持台８０１に取り付け、第４の面３１２ａを、少なくとも第２の導電体７０４が露出するまで研磨する。この研磨は、例えば、機械的研磨や化学的機械的研磨により行われる。溝部７０１の第２の導電体７０４が露出することにより、第２の貫通電極３０２ａを形成することができる。第２の貫通電極３０２ａの形成工程は、回路素子３０３ａの形成工程と同様に半導体プロセスにより形成できるため、製造コストを大幅に増やすことなく第２の貫通電極３０２ａを作製することが可能となる。さらに、第１の半導体チップ３０１ａに個片化する前のウエハ３００の厚さが２０〜１００μｍになるように研磨することが望ましい。上記の条件で研磨を行うことで、第１の半導体チップ３０１ａが割れることを防ぐことができ、かつ第１の半導体チップ３０１ａの薄片化が可能となり半導体装置００１の実装密度を高めることが可能となる。
次に、図５（ｄ）に示すように、第４の面３１２ａに、第２の貫通電極３０２ａと接続する接続バンプ２０４を形成する。なお、接続バンプ２０４の作製方法については、接続バンプ２０３と同様の方法を有する。
最後に、図５（ｅ）に示すように、複数の回路素子領域が形成されたウエハ３００を、例えば機械的な工程により、各回路素子領域ごとに個片に分割することで、接続バンプ２０３、接続バンプ２０４と接続した半導体チップ３０１ａが形成される。
なお、上記の第１の工程では、第３の面３１１ａに接続バンプ２０３を形成後、第４の面３１２ａを研磨し、第４の面３１２ａに接続バンプ２０４を形成しているが、第４の面３１２ａを研磨した後、第３の面３１１ａと第４の面３１２ａにそれぞれ接続バンプ２０３、接続バンプ２０４を形成しても良い。また、第１の半導体チップ３０１ａは、第２の貫通電極３０２ａを介して、第２の半導体チップ３０１ｂや基板１０１との接続しているため、回路素子３０３ａは第３の面３１１ａ、第４の面３１２ａのどちらに形成されていても良い。
次に、本実施形態の第２の工程について説明する。
まず、図６（ａ）に示すように、第１の半導体チップ３０１ａが搭載される第１の領域１１１ａと放熱シート４００が接続される第２の領域１１１ｂとを有する第１の面１１１と第２の面１１２と、第１の面１１１と第２の面１１２とを貫通する第１の貫通電極１０２とを備えた複数のチップ領域がマトリックス状に複数形成されたウエハ１００を準備する。なお、第１の貫通電極１０２の作製方法は、本実施形態のウエハ３００の第２の貫通電極３０２ａの作製方法と同様の方法である。
次に、ウエハ１００の第１の面１１１に上部配線２０２、及び第２の導電膜２０９を形成する。導電膜をスパッタリングにより、ウエハ１００の第１の面に１１１に形成し、フォトリソエッチングでパターニングすることによって、ウエハ１００の第１の面１１１に上部配線２０２、及び第２の導電膜２０９を形成する。
次に、図６（ｂ）に示すように、ウエハ１００の第１の領域１１１ａに、ウエハ１００の複数のチップ領域ごとに第１の半導体チップ３０１ａを搭載する。このとき、上部配線２０２と接続バンプ２０３が接続するように搭載する。
次に、第１の半導体チップ３０１上に放熱シート４００を搭載する。このとき、放熱シート４００に形成されている接続バンプ２０５と第１の半導体チップ３０１ａの接続バンプ２０４とを接続するように搭載する。また、放熱シート４００の第２の導電体４０８と基板１０１の第２の導電膜２０９とが接続させる。このとき、ボンディングツール８０２を用いて、放熱シート４００の上部から圧しつけることで接続させる。
次に、図６（ｃ）に示すように、放熱シート４００に第２の半導体チップ３０１ｂを搭載する。このとき、接続バンプ２０６と接続バンプ２０７が接続するように搭載する。
次に、ウエハ１００、第１の半導体チップ３０１ａ、放熱シート４００、第２の半導体チップ３０１ｂの側部から、封止層６０１をウエハ１００と第１の半導体チップ３０１ａとの間、第１の半導体チップ３０１ａと放熱シート４００との間、及び放熱シート４００と第２の半導体チップ３０１ｂとの間に注入する。第１の半導体チップ３０１ａ、放熱シート４００、第２の半導体チップ３０１ｂを搭載してから、一括して封止層６０１を注入しても良いし、第１の半導体チップ３０１ａ、放熱シート４００、第２の半導体チップ３０１ｂを、随時、封止層６０１を注入ながら積層、接続しても良い。
次に、図６（ｄ）に示すように、基板１０１の第１の貫通電極１０２と接続する外部接続端子２０１を形成する。
最後に、図６（ｅ）に示すように、例えば機械的な工程により、ウエハ１００をチップ領域ごとに個片化することで、半導体装置００１が得られる。
（第２の実施形態）
図７は本願発明の第２の実施形態における半導体装置の構造を示す平面図であり、図８は図７の線８−８‘での断面図、図９は放熱シート４００を拡大した図である。
本願発明の第２の実施形態における半導体装置００１は、図７、図８、及び図９に示すように、第１の面１１１と第１の面１１１の裏面である第２の面１１２とを備える基板１０１、基板１０１の第２の面１１２上に形成された外部接続端子２０１、基板の第１の面１１１上に積層された第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂ、第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂとの間に形成された第１の部分４０１と第１の部分４０１の少なくとも一辺から延在し、基板１０１に接続する第２の部分４０２とを備えた放熱シートとから構成されている。さらに、基板１０１は、第１の面１１１と第２の面１１２とを貫通する第１の貫通電極１０２を有しており、第１の貫通電極１０２は、基板１０１の第２の面１１２上に形成された外部接続端子２０１と接続している。第１の半導体チップ３０１ａは、第２の貫通電極３０２ａと回路素子３０３ａを有しており、第２の貫通電極３０２ａは、上部配線２０２と接続バンプ２０３とを介して第１の貫通電極１０２と接続している。放熱シート４００の第１の部分４０１は、第３の貫通電極４０３を有しており、第３の貫通電極４０３は、接続バンプ２０４と接続バンプ２０５とを介して第２の貫通電極３０２ａと接続している。第２の半導体チップ３０１ｂは、第４の貫通電極３０２ｂと回路素子３０３ｂを有しており、第４の貫通電極３０２ｂは、接続バンプ２０６と接続バンプ２０７とを介して第３の貫通電極４０３と接続している。
次に、本実施形態における放熱シート４００の構造について説明する。
放熱シート４００は、図９に示すように、伝熱導電層４０４と、伝熱導電層４０４の表裏に形成された第１の絶縁層４０５、第２の絶縁層４０６とから構成されている。
第２の部分４０２の第２の絶縁層４０６上には、突起物５０２が形成されている。突起物５０２は、絶縁体で構成されている。
なお、放熱シート４００の他の構成については、第１の実施形態の放熱シート４００と同様の構成を有するものとする。
次に、本実施形態の放熱方法について説明する。第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱は、放熱シート４００の第１の部分４０１の伝熱導電層６０４を介して第２の部分４０２の伝熱導電層４０４に伝熱する。その後、導電体２０８、第２の導電膜２０９とを介して、基板１０１に放出される。
また、第２の部分４０２の第１の絶縁層４０５、第２の絶縁層４０６を介して、大気中に放出される。
さらに、第２の部分４０２には突起物５０２が形成されているため、突起物５０２の表面からも大気中に放出される。つまり、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱を、突起物５０２により実質的に表面積が大きくなる第２の絶縁層４０６を介して、大気中に放出することが可能となる。これにより、半導体装置００１の放熱性を向上させることができ、半導体装置００１の信頼性を向上させることが可能となる。
なお、放熱シート４００以外の構成については、第１の実施形態と同様の構成を有するものとする。
次に、本実施形態の半導体装置の製造方法について説明する。第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂにそれぞれ第２の貫通電極３０２ａ、第２の貫通電極３０２ｂ、接続バンプ２０３、接続バンプ２０４、接続バンプ２０７が形成されるまでの工程（基板１０１に搭載される前に行われる半導体チップ３０１ａ、半導体チップ３０１ｂの製造工程）は、第１の実施形態の第２の工程と同様の方法を有し、それ以降の工程は、第１の実施形態の第３の工程と同様の方法を有するため、ここでは説明せず、放熱シートを形成する工程である第１の工程のみを説明する。
第１の工程について説明する。図１０は放熱シート４００の製造工程を示す断面図である。
まず、図１０（ａ）に示すように、絶縁シートである第１の絶縁層４０５を準備する。第１の絶縁層４０５は、第１の実施形態の第１の絶縁層４０５と同様の構成を有するものとする。
次に、第１の絶縁層４０５上に伝熱導電層４０４を形成する。伝熱導電層４０４の製造方法は、第１の実施形態の伝熱導電層４０４と同様の方法を有する。
次に、図１０（ｂ）に示すように、伝熱導電層４０４が形成された第１の絶縁層４０５の第３の部分４２１に第２の貫通孔４０３ａを形成する。第２の貫通孔４０３ａの製造方法は、第１の実施形態の第２の貫通孔４０３ａと同様の方法を有する。
次に、第２の貫通孔４０３ａの側部及び伝熱導電層４０４を第２の絶縁層４０６で被覆する。第２の絶縁層４０６の製造方法は、第１の実施形態の第２の絶縁層４０６と同様の方法を有する。
次に、図１０（ｃ）に示すように、第２の絶縁層４０６で被覆された第２の貫通孔４０３ａの側部及び第１の部分４０１の第１の絶縁層４０５及び第２の絶縁層４０６上の一部に第１の導電膜４０３ｂを形成する。第１の導電膜４０３ｂの製造方法は、第１の実施形態の第１の導電膜４０３ｂと同様の方法を有する。
次に、第２の部分４０２の第２の絶縁層４０６上に、突起物５０２を形成する。これにより、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱を、突起物５０２により実質的に表面積が大きくなる第２の絶縁層４０６を介して、大気中に放出することが可能となる。
次に、第４の部分４２２上に形成された第１の絶縁層４０５の所定の位置にエッチングを施すことにより、伝熱導電層４０４の一部を露出させ、その露出部に、第２の導電体４０８を形成する。
次に、第１の絶縁層４０５、第２の絶縁層４０６上に形成された第１の導電膜４０３ｂの所定の位置に接続バンプ２０５、接続バンプ２０６をそれぞれ形成する。接続バンプ２０５、接続バンプ２０６の製造方法は、第１の実施形態の接続バンプ２０５、接続バンプ２０６と同様の方法を有する。
以上の工程により作製される放熱シート４００、及び第１の実施形態の半導体装置００１の製造方法と同様の方法を用いることで、第２の実施形態の半導体装置００１を得ることが可能となる。
（第３の実施形態）
図１１は本願発明の第３の実施形態における半導体装置の構造を示すために、封止体を取り除いた平面図であり、図１２は図１の線１１−１１‘での断面図、図１３は放熱シート４００を拡大した図である。
本願発明の第３の実施形態における半導体装置００１は、図１１、図１２、及び図１３に示すように、第１の面１１１と第１の面１１１の裏面である第２の面１１２とを備える基板１０１、基板１０１の第２の面１１２上に形成された外部接続端子２０１、基板１０１の第１の面１１１上に積層された第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂ、第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂとの間に形成された第１の部分４０１と第１の部分４０１の少なくとも一辺から延在し、基板１０１に接続する第２の部分４０２とを備えた放熱シートとから構成されている。さらに、基板１０１は、第１の面１１１と第２の面１１２とを貫通する第１の貫通電極１０２を有しており、第１の貫通電極１０２は、基板１０１の第２の面１１２上に形成された外部接続端子２０１と接続している。第１の半導体チップ３０１ａは、第２の貫通電極３０２ａと回路素子３０３ａを有しており、第２の貫通電極３０２ａは、上部配線２０２と接続バンプ２０３とを介して第１の貫通電極１０２と接続している。放熱シート４００の第１の部分４０１は、第３の貫通電極４０３を有しており、第３の貫通電極４０３は、接続バンプ２０４と接続バンプ２０５とを介して第２の貫通電極３０２ａと接続している。第２の半導体チップ３０１ｂは、第４の貫通電極３０２ｂと回路素子３０３ｂを有しており、第４の貫通電極３０２ｂは、接続バンプ２０６と接続バンプ２０７とを介して第３の貫通電極４０３と接続している。さらに、基板１００の第１の面１１１と第１の半導体チップ３０１ａと放熱シート４００及び第２の半導体チップ３０１ｂを被覆する封止体６０２が形成されている。
次に、本実施形態における放熱シート４００の構造について説明する。
放熱シート４００は、図１３に示すように、伝熱導電層４０４と、伝熱導電層４０４の表裏に形成された第１の絶縁層４０５、第２の絶縁層４０６とから構成されている。
第２の部分４０２には、第５の面２０５と第６の面２０６とを貫通する第１の貫通孔５０３が形成されている。放熱シート４００はフレキシブルな構成を有するため、封止体形成の際に放熱シート４００が一部裂けることで放熱効果が減少してしまう可能性がある。しかしながら、第１の貫通孔５０３を設けることで、封止体形成の際に放熱シート４００が受ける圧力を緩和することができるため、放熱効果を低減させることなく放熱シート４００を半導体装置００１に搭載することが可能となる。また、貫通孔５０３の形状、孔数、配置は、封止体形成の際に放熱シート４００が受ける圧力に応じて、所定の形状、孔数、配置に予め設定される。
なお、放熱シート４００の他の構成については、第１の実施形態の放熱シート４００と同様の構成を有するものとする。
次に、本実施形態の放熱方法について説明する。第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱は、放熱シート４００の第１の部分４０１の伝熱導電層６０４を介して第２の部分４０２の伝熱導電層４０４に伝熱する。その後、導電体２０８、第２の導電膜２０９とを介して、基板１０１に放出される。
また、第２の部分４０２の第１の絶縁層４０５、第２の絶縁層４０６を介して、封止体６０２に放出される。
さらに、第２の部分４０２には第１の貫通孔５０３が形成されているため、封止体形成の際に放熱シート４００が一部避ける可能性を低減できる。つまり、封止体６０２を形成した場合であっても、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱を、第２の部分４０２の第２の絶縁層４０６から封止体６０２、基板１０１に放出することが可能となる。これにより、封止体６０２を形成した場合であっても、半導体装置００１の放熱性を低減させることのない半導体装置００１を提供することが可能となる。
次に、放熱シート４００以外の構成について説明する。
図１２に示すように、基板１０１の第１の面１１１及び第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂのまわりには、封止体６０２が、少なくとも第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂと第１の面１１１と上部配線２０２とを被覆するように形成されている。封止体６０２は、絶縁体で構成されており、例えば、エポキシ樹脂等で構成されている。さらに、封止体６０２は、封止層６０１によって封止された基板１０１と第１の半導体チップ３０１ａとの間の空間、第１の半導体チップ３０１ａと放熱シートの第１の部分４０１との間の空間、及び放熱シートの第１の部分４０１と第２の半導体チップ３０１ｂとの間の空間のうち、封止漏れの可能性がある部分についても封止するように形成されるため、半導体装置００１のリフロー耐性を向上させることが可能となる。
さらに、封止体６０２は、材料にセラミックを含んでいることが望ましい。これにより、半導体装置００１の放熱性を向上させることが可能となる。
なお、封止体６０２以外の構成については、第１の実施形態と同様の構成を有するものとする。
次に、本実施形態の半導体装置の製造方法について説明する。第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂにそれぞれ第２の貫通電極３０２ａ、第２の貫通電極３０２ｂ、接続バンプ２０３、接続バンプ２０４、接続バンプ２０７が形成されるまでの工程（基板１０１に搭載される前に行われる半導体チップ３０１ａ、半導体チップ３０１ｂの製造工程）は、第１の実施形態の第２の工程と同様の方法を有するため、ここでは説明せず、放熱シートを形成する工程である第１の工程、第２の工程以降の工程である第３の工程を説明する。第１の工程は、図１４で示され、第３の工程は図１５で示されている。なお、第３の工程について、基板１０１を準備する工程から封止層６０１を形成する工程までは、第１の実施形態の第３の工程（図６（ａ）〜図６（ｄ））と同様の工程を有するため、ここでは説明を省略する。
まず、第１の工程について説明する。図１４は放熱シート４００の製造工程を示す断面図である。
まず、図１４（ａ）に示すように、絶縁シートである第１の絶縁層４０５を準備する。第１の絶縁層４０５は、第１の実施形態の第１の絶縁層４０５と同様の構成を有するものとする。
次に、第１の絶縁層４０５上に伝熱導電層４０４を形成する。伝熱導電層４０４の製造方法は、第１の実施形態の伝熱導電層４０４と同様の方法を有する。
次に、図１４（ｂ）に示すように、伝熱導電層４０４が形成された第１の絶縁層４０５の第３の部分４１１に第２の貫通孔４０３ａを形成する。第２の貫通孔４０３ａの製造方法は、第１の実施形態の第２の貫通孔４０３ａと同様の方法を有する。
次に、第２の貫通孔４０３ａの側部及び伝熱導電層４０４を第２の絶縁層４０６で被覆する。第２の絶縁層４０６の製造方法は、第１の実施形態の第２の絶縁層４０６と同様の方法を有する。
次に、図１４（ｃ）に示すように、第２の絶縁層４０６で被覆された第２の貫通孔４０３ａの側部及び第３の部分４１１の第１の絶縁層４０５及び第２の絶縁層４０６上の一部に第１の導電膜４０３ｂを形成する。第１の導電膜４０３ｂの製造方法は、第１の実施形態の第１の導電膜４０３ｂと同様の方法を有する。
次に、第２の部分４０２に、第１の貫通孔５０３を形成する。第１の貫通孔５０３は、パンチ等の機械的もしくはエッチング等の化学的な方法により形成される。これにより、第１の半導体チップ３０１ａ、第２の半導体チップ３０１ｂで発生した熱は、放熱シートの一部避けることによる放熱効果の減少を引き起こすことなく、第２の部分４０２の第２の絶縁層４０６から封止体、基板１０１に放出することが可能となる。
次に、第４の部分４２２上に形成された第１の絶縁層４０５の所定の位置にエッチングを施すことにより、伝熱導電層４０４の一部を露出させ、その露出部に、第２の導電体４０８を形成する。
次に、第１の絶縁層４０５、第２の絶縁層４０６上に形成された第１の導電膜４０３ｂの所定の位置に接続バンプ２０５、接続バンプ２０６をそれぞれ形成する。接続バンプ２０５、接続バンプ２０６の製造方法は、第１の実施形態の接続バンプ２０５、接続バンプ２０６と同様の方法を有する。
次に、本実施形態の第３の工程について説明する。
まず、基板１０１を準備する工程から封止層６０１を形成する工程までは、第１の実施形態の第３の工程（図６（ａ）〜図６（ｄ））と同様の工程を有する。
次に、図１５（ａ）に示すように、ウエハ１００の第１の面１１１と上部配線２０２と第１の半導体チップ３０１ａと放熱シート４００と第２の半導体チップ３０１ｂとを被覆するように封止体６０２を形成する。
次に、封止体６０２の上面を研磨する。この研磨は、例えば、機械的研磨や化学的機械的研磨により行われる。さらに、第２の半導体チップ３０１ｂの第８の面３１２ｂと封止体６０２の上面との距離が１００μｍ以下になるように研磨することが望ましい。これにより、半導体装置００１の実装密度を高めることが可能となる。
次に、図１５（ｂ）に示すように、基板１０１の第１の貫通電極１０２と接続する外部接続端子２０１を形成する。
最後に、図１５（ｃ）に示すように、例えば機械的な工程により、ウエハ１００をチップ領域ごとに個片化することで、半導体装置００１が得られる。
以上、本願発明の実施形態について図面を用いて詳細に説明してきたが、具体的な構成は本実施形態に限られるものではなく、本願発明の要旨を逸脱しない範囲の設計の変更等があってもよい。例えば、本実施形態では、第１の半導体チップ３０１ａと第２の半導体チップ３０１ｂとの間に放熱シート４００を配置した構成について説明したが、もちろん３個以上の半導体チップの間に放熱シート４００を配置しても良い。また、複数の放熱シート４００を準備し、各半導体チップの間にそれぞれ配置しても良い。積層数が増えるにつれて発熱量が上昇するため、半導体チップ積層数の多い半導体装置ほど、本願発明の効果である放熱性の向上は顕著となる。
第１の実施形態の半導体装置の構造を説明する平面図である。 第１の実施形態の半導体装置の構造を説明する断面図である。 第１の実施形態の半導体装置の構造における放熱方法を説明する断面図である。 第１の実施形態の半導体装置の製造方法における第１の工程を説明する工程図である。 第１の実施形態の半導体装置の製造方法における第２の工程を説明する工程図である。 第１の実施形態の半導体装置の製造方法における第３の工程を説明する工程図である。 第２の実施形態の半導体装置の構造を説明する平面図である。 第２の実施形態の半導体装置の構造を説明する断面図である。 第２の実施形態の半導体装置の構造における放熱方法を説明する断面図である。 第２の実施形態の半導体装置の製造方法における第１の工程を説明する工程図である。 第３の実施形態の半導体装置の構造を説明する平面図である。 第３の実施形態の半導体装置の構造を説明する断面図である。 第３の実施形態の半導体装置の構造における放熱方法を説明する断面図である。 第３の実施形態の半導体装置の製造方法における第１の工程を説明する工程図である。 第３の実施形態の半導体装置の製造方法における第３の工程を説明する工程図である。
符号の説明
００１ 半導体装置
１０１ 基板
２０２ 上部配線
３０１ｂ 第２の半導体チップ
３０２ｂ 第４の貫通電極
４００ 放熱シート
５０１ 露出部

Claims (17)

  1. 第１の領域と、前記第１の領域を包囲する第２の領域とを有する第１の面と、前記第１の面の裏面である第２の面とを備え、前記第１の面と前記第２の面とを貫通する第１の貫通電極を有する基板と、
    第３の面と、前記第３の面の裏面である第４の面とを備え、前記基板の前記第１の領域上に前記第１の面と前記第３の面とが対向するように搭載され、前記第３の面と前記第４の面とを貫通し、前記基板の前記第１の貫通電極と電気的に接続された第２の貫通電極を有する第１の半導体チップと、
    伝熱導電層と前記伝熱導電層の表裏に形成された第１の絶縁層及び第２の絶縁層とを備え、前記第１の絶縁層側の面である第５の面と、前記第５の面の裏面である第６の面とを備えており、さらに、前記第１の半導体チップ上に前記第４の面と前記第５の面とが対向するように搭載され、前記第５の面と前記第６の面とを貫通し、前記第１の半導体チップの前記第２の貫通電極と電気的に接続された第３の貫通電極を有する第１の部分と、前記第１の部分の少なくとも一辺から延在し、前記基板の前記第２の領域に接続された第２の部分とから構成される放熱シートと、
    第７の面と、前記第７の面の裏面である第８の面とを備え、前記放熱シートの前記第１の部分上に前記第１の部分の前記第６の面と前記第７の面とが対向するように搭載され、前記第７の面と前記第８の面とを貫通し、前記放熱シートの前記第３の貫通電極と電気的に接続された第４の貫通電極を有する第２の半導体チップとを有し、
    前記放熱シートの前記第２の部分の前記第２の絶縁層は、前記伝熱導電層の一部が露出するように形成されていることを特徴とする半導体装置。
  2. 第１の領域と、前記第１の領域を包囲する第２の領域とを有する第１の面と、前記第１の面の裏面である第２の面とを備え、前記第１の面と前記第２の面とを貫通する第１の貫通電極を有する基板と、
    第３の面と、前記第３の面の裏面である第４の面とを備え、前記基板の前記第１の領域上に前記第１の面と前記第３の面とが対向するように搭載され、前記第３の面と前記第４の面とを貫通し、前記基板の前記第１の貫通電極と電気的に接続された第２の貫通電極を有する第１の半導体チップと、
    伝熱導電層と前記伝熱導電層の表裏に形成された第１の絶縁層及び第２の絶縁層とを備え、前記第１の絶縁層側の面である第５の面と、前記第５の面の裏面である第６の面とを備えており、さらに、前記第１の半導体チップ上に前記第４の面と前記第５の面とが対向するように搭載され、前記第５の面と前記第６の面とを貫通し、前記第１の半導体チップの前記第２の貫通電極と電気的に接続された第３の貫通電極を有する第１の部分と、前記第１の部分の少なくとも一辺から延在し、前記基板の前記第２の領域に接続された第２の部分とから構成される放熱シートと、
    第７の面と、前記第７の面の裏面である第８の面とを備え、前記放熱シートの前記第１の部分上に前記第１の部分の前記第６の面と前記第７の面とが対向するように搭載され、前記第７の面と前記第８の面とを貫通し、前記放熱シートの前記第３の貫通電極と電気的に接続された第４の貫通電極を有する第２の半導体チップとを有し、
    前記放熱シートの前記第２の部分の前記第６の面には、突起物が形成されていることを特徴とする半導体装置。
  3. 第１の領域と、前記第１の領域を包囲する第２の領域とを有する第１の面と、前記第１の面の裏面である第２の面とを備え、前記第１の面と前記第２の面とを貫通する第１の貫通電極を有する基板と、
    第３の面と、前記第３の面の裏面である第４の面とを備え、前記基板の前記第１の領域上に前記第１の面と前記第３の面とが対向するように搭載され、前記第３の面と前記第４の面とを貫通し、前記基板の前記第１の貫通電極と電気的に接続された第２の貫通電極を有する第１の半導体チップと、
    伝熱導電層と前記伝熱導電層の表裏に形成された第１の絶縁層及び第２の絶縁層とを備え、前記第１の絶縁層側の面である第５の面と、前記第５の面の裏面である第６の面とを備えており、さらに、前記第１の半導体チップ上に前記第４の面と前記第５の面とが対向するように搭載され、前記第５の面と前記第６の面とを貫通し、前記第１の半導体チップの前記第２の貫通電極と電気的に接続された第３の貫通電極を有する第１の部分と、前記第１の部分の少なくとも一辺から延在し、前記基板の前記第２の領域に接続された第２の部分とから構成される放熱シートと、
    第７の面と、前記第７の面の裏面である第８の面とを備え、前記放熱シートの前記第１の部分上に前記第１の部分の前記第６の面と前記第７の面とが対向するように搭載され、前記第７の面と前記第８の面とを貫通し、前記放熱シートの前記第３の貫通電極と電気的に接続された第４の貫通電極を有する第２の半導体チップと、
    前記基板の前記第１の面と前記第１の半導体チップと前記放熱シートと前記第２の半導体チップとを被覆する封止体とを有し、
    前記放熱シートの前記第２の部分に、前記第５の面と前記第６の面とを貫通する第１の貫通孔が形成されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置であって、
    前記封止体は、材料にセラミックを含んでいることを特徴とする半導体装置。
  5. 請求項１〜４いずれか記載の半導体装置であって、
    前記第３の貫通電極は、前記第５の面と前記第６の面とを貫通する第２の貫通孔と、前記第２の貫通孔を介し、前記第５の面上と前記第６の面上とに亘って形成された第１の導電膜とから構成されていることを特徴とする半導体装置。
  6. 請求項１〜５いずれか記載の半導体装置であって、
    前記放熱シートの前記第２の部分の前記第１の絶縁層は、前記伝熱導電層の一部が露出するように形成されており、
    前記基板の前記第１の面上に形成され、露出した前記伝熱導電層と電気的に接続された第２の導電膜を有していることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記第２の導電膜は、前記基板の前記第１の貫通電極と接続していることを特徴とする半導体装置。
  8. 請求項１〜７いずれか記載の半導体装置であって、
    前記放熱シートの前記伝熱導電層は、配線パターンを有しており、
    前記放熱シートの前記配線パターンは、前記第３の貫通電極と電気的に接続していることを特徴とする半導体装置。
  9. 第１の領域と、前記第１の領域を包囲する第２の領域と有する第１の面と、前記第１の面の裏面である第２の面と、前記第１の面と前記第２の面とを貫通する第１の貫通電極とを備えたチップ領域がマトリックス状に複数形成されたウエハを準備する工程と、
    前記各チップ領域の前記第１の領域に、第３の面と、前記第３の面の裏面である第４の面と、前記第３の面と前記第４の面とを貫通する第２の貫通電極とを備えた第１の半導体チップを、前記第１の貫通電極と前記第２の貫通電極とが電気的に接続し、前記第３の面と前記チップ領域の前記第１の面とが対向するように搭載する工程と、
    伝熱導電層と前記伝熱導電層の表裏に形成された第１の絶縁層及び第２の絶縁層とを備え、前記第１の絶縁層側の面である第５の面と前記第５の面の裏面である第６の面とを備えており、さらに、前記第５の面と前記第６の面とを貫通する第３の貫通電極が形成された第１の部分と、前記第１の部分の少なくとも一辺と接続された第２の部分とを有し、前記伝熱導電層が露出するように前記第２の部分の前記第２の絶縁層が形成された放熱シートを準備する工程と、
    前記各チップ領域の前記第１の半導体チップの前記第４の面に、前記放熱シートの前記第１の部分を、前記第２の貫通電極と前記第３の貫通電極とが電気的に接続し、前記第１の部分の前記第５の面と前記第１の半導体チップの前記第４の面とが対向するように搭載する工程と、
    前記各チップ領域の前記放熱シートの前記第１の部分の前記第６の面に、第７の面と、前記第７の面の裏面である第８の面と、前記第７の面と前記第８の面とを貫通する第３の貫通電極とを備えた第２の半導体チップを、前記第２の貫通電極と前記第３の貫通電極とが電気的に接続し、前記第７の面と前記放熱シートの前記第６の面とが対向するように搭載する工程と、
    前記各チップ領域の前記第２の領域に、前記放熱シートの前記第２の部分を接続する工程と、
    前記ウエハに前記第１の半導体チップ、前記放熱シート、前記第２の半導体チップを搭載した後、前記ウエハを前記チップ領域ごとに個片に分割する工程とを有することを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法であって、
    前記放熱シートを準備する工程は、
    前記放熱シートの前記第１の部分に相当する第３の部分と、前記放熱シートの前記第２の部分に相当する第４の部分とを有する前記第１の絶縁層を準備する工程と、
    前記第１の絶縁層上に、前記伝熱導電層を形成する工程と、
    前記第３の部分と前記第３の部分上に形成された前記伝熱導電層とを貫通する第２の貫通孔を形成する工程と、
    前記第２の貫通孔の側部と前記伝熱導電層とを被覆する第２の絶縁層を形成する工程と、
    前記第４の部分上に形成された前記伝熱導電層の一部が露出するように、前記第２の絶縁層にエッチングを施す工程と、
    前記第２の絶縁層を形成した後、前記第２の貫通孔を介し、前記第１の絶縁層上と前記第２の絶縁層上とに亘って形成された第１の導電膜を形成することで、前記第２の貫通孔と前記第１の導電膜とから構成される前記第３の貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
  11. 第１の領域と、前記第１の領域を包囲する第２の領域と有する第１の面と、前記第１の面の裏面である第２の面と、前記第１の面と前記第２の面とを貫通する第１の貫通電極とを備えたチップ領域がマトリックス状に複数形成されたウエハを準備する工程と、
    前記各チップ領域の前記第１の領域に、第３の面と、前記第３の面の裏面である第４の面と、前記第３の面と前記第４の面とを貫通する第２の貫通電極とを備えた第１の半導体チップを、前記第１の貫通電極と前記第２の貫通電極とが電気的に接続し、前記第３の面と前記チップ領域の前記第１の面とが対向するように搭載する工程と、
    伝熱導電層と前記伝熱導電層の表裏に形成された第１の絶縁層及び第２の絶縁層とを備え、前記第１の絶縁層側の面である第５の面と前記第５の面の裏面である第６の面とを備えており、さらに、前記第５の面と前記第６の面とを貫通する第３の貫通電極が形成された第１の部分と、前記第１の部分の少なくとも一辺と接続された第２の部分とを有し、前記第２の部分の前記第６の面に突起物が形成された放熱シートを準備する工程と、
    前記各チップ領域の前記第１の半導体チップの前記第４の面に、前記放熱シートの前記第１の部分を、前記第２の貫通電極と前記第３の貫通電極とが電気的に接続し、前記第１の部分の前記第５の面と前記第１の半導体チップの前記第４の面とが対向するように搭載する工程と、
    前記各チップ領域の前記放熱シートの前記第１の部分の前記第６の面に、第７の面と、前記第７の面の裏面である第８の面と、前記第７の面と前記第８の面とを貫通する第３の貫通電極とを備えた第２の半導体チップを、前記第２の貫通電極と前記第３の貫通電極とが電気的に接続し、前記第７の面と前記放熱シートの前記第６の面とが対向するように搭載する工程と、
    前記各チップ領域の前記第２の領域に、前記放熱シートの前記第２の部分を接続する工程と、
    前記ウエハに前記第１の半導体チップ、前記放熱シート、前記第２の半導体チップを搭載した後、前記ウエハを前記チップ領域ごとに個片に分割する工程とを有することを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法であって、
    前記放熱シートを準備する工程は、
    前記放熱シートの前記第１の部分に相当する第３の部分と、前記放熱シートの前記第２の部分に相当する第４の部分とを有する前記第１の絶縁層を準備する工程と、
    前記第１の絶縁層上に、前記伝熱導電層を形成する工程と、
    前記第３の部分と前記第３の部分上に形成された前記伝熱導電層とを貫通する第２の貫通孔を形成する工程と、
    前記第２の貫通孔の側部と前記伝熱導電層とを被覆する第２の絶縁層を形成する工程と、
    前記第４の部分の前記第２の絶縁層に突起物を形成する工程と、
    前記第２の絶縁層を形成した後、前記第２の貫通孔を介し、前記第１の絶縁層上と前記第２の絶縁層上とに亘って形成された第１の導電膜を形成することで、前記第２の貫通孔と前記第１の導電膜とから構成される前記第３の貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
  13. 第１の領域と、前記第１の領域を包囲する第２の領域と有する第１の面と、前記第１の面の裏面である第２の面と、前記第１の面と前記第２の面とを貫通する第１の貫通電極とを備えたチップ領域がマトリックス状に複数形成されたウエハを準備する工程と、
    前記各チップ領域の前記第１の領域に、第３の面と、前記第３の面の裏面である第４の面と、前記第３の面と前記第４の面とを貫通する第２の貫通電極とを備えた第１の半導体チップを、前記第１の貫通電極と前記第２の貫通電極とが電気的に接続し、前記第３の面と前記チップ領域の前記第１の面とが対向するように搭載する工程と、
    伝熱導電層と前記伝熱導電層の表裏に形成された第１の絶縁層及び第２の絶縁層を備え、前記第１の絶縁層側の面である第５の面と前記第５の面の裏面である第６の面とを備えており、さらに、前記第５の面と前記第６の面とを貫通する第３の貫通電極が形成された第１の部分と、前記第１の部分の少なくとも一辺と接続された第２の部分とを有し、前記第２の部分に前記第５の面と前記第６の面とを貫通する第１の貫通孔を備えた放熱シートを準備する工程と、
    前記各チップ領域の前記第１の半導体チップの前記第４の面に、前記放熱シートの前記第１の部分を、前記第２の貫通電極と前記第３の貫通電極とが電気的に接続し、前記第１の部分の前記第５の面と前記第１の半導体チップの前記第４の面とが対向するように搭載する工程と、
    前記各チップ領域の前記放熱シートの前記第１の部分の前記第６の面に、第７の面と、前記第７の面の裏面である第８の面と、前記第７の面と前記第８の面とを貫通する第３の貫通電極とを備えた第２の半導体チップを、前記第２の貫通電極と前記第３の貫通電極とが電気的に接続し、前記第７の面と前記放熱シートの前記第６の面とが対向するように搭載する工程と、
    前記各チップ領域の前記第２の領域に、前記放熱シートの前記第２の部分を接続する工程と、
    前記各チップ領域の前記第２の領域に、前記放熱シートの前記第２の部分を接続した後、前記第１の半導体チップと前記第２の半導体チップと前記放熱シートと前記チップ領域の前記第１の面とを封止体により被覆する工程と、
    前記封止体を形成した後、前記ウエハを前記チップ領域ごとに個片に分割する工程とを有することを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法であって、
    前記放熱シートを準備する工程は、
    前記放熱シートの前記第１の部分に相当する第３の部分と、前記放熱シートの前記第２の部分に相当する第４の部分とを有する前記第１の絶縁層を準備する工程と、
    前記第１の絶縁層上に、前記伝熱導電層を形成する工程と、
    前記第４の部分と前記第４の部分上に形成された前記伝熱導電層とを貫通する第１の貫通孔を形成する工程と、
    前記第３の部分と前記第３の部分上に形成された前記伝熱導電層とを貫通する第２の貫通孔を形成する工程と、
    前記第２の貫通孔の側部と前記伝熱導電層とを被覆する第２の絶縁層を形成する工程と、
    前記第２の絶縁層を形成した後、前記第２の貫通孔を介し、前記第１の絶縁層上と前記第２の絶縁層上とに亘って形成された第１の導電膜を形成することで、前記第２の貫通孔と前記第１の導電膜とから構成される前記第３の貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
  15. 請求項９〜１４いずれか記載の半導体装置の製造方法であって、
    前記放熱シートを準備する工程は、前記放熱シートの前記第２の部分の前記絶縁層に、前記伝熱導電層が露出するように開口部を形成する工程を有し、
    さらに、前記第１の面に第２の導電膜を形成する工程を有しており、
    前記各チップ領域の前記第２の領域に、前記放熱シートの前記第２の部分を接続する工程は、前記開口部を介して前記第２の導電膜と前記伝熱導電層とを電気的に接続することを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法であって、
    前記第２の導電膜を形成する工程は、
    前記第１の貫通電極と接続するように形成することを特徴とする半導体装置の製造方法。
  17. 請求項１０、１２、１４いずれか記載の半導体装置の製造方法であって、
    前記伝熱導電層を形成する工程は、
    前記第１の絶縁層上に、第３の導電膜を形成する工程と、
    前記第３の導電膜を形成した後、前記第３の導電膜にエッチングを施すことにより、配線パターンを形成する工程とを有することを特徴とする半導体装置の製造方法。
JP2005287552A 2005-09-30 2005-09-30 半導体装置及びその製造方法 Active JP4463178B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005287552A JP4463178B2 (ja) 2005-09-30 2005-09-30 半導体装置及びその製造方法
US11/525,868 US7646086B2 (en) 2005-09-30 2006-09-25 Semiconductor package
US12/591,396 US7781880B2 (en) 2005-09-30 2009-11-18 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005287552A JP4463178B2 (ja) 2005-09-30 2005-09-30 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007103413A true JP2007103413A (ja) 2007-04-19
JP4463178B2 JP4463178B2 (ja) 2010-05-12

Family

ID=37901110

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005287552A Active JP4463178B2 (ja) 2005-09-30 2005-09-30 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US7646086B2 (ja)
JP (1) JP4463178B2 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142199A (ja) * 2010-01-07 2011-07-21 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置および半導体集積回路装置の製造方法
JP2012028771A (ja) * 2010-07-20 2012-02-09 Lsi Corp 積層状の相互接続ヒートシンク
JP2012164970A (ja) * 2010-12-22 2012-08-30 Analog Devices Inc 垂直集積システム
WO2014020807A1 (ja) * 2012-08-03 2014-02-06 富士電機株式会社 冷却構造体及び電力変換装置
WO2014024361A1 (ja) * 2012-08-08 2014-02-13 富士電機株式会社 冷却構造体及び電力変換装置
JP2014523141A (ja) * 2011-07-11 2014-09-08 日本テキサス・インスツルメンツ株式会社 ダイ上の開ウィンドウを有するヒートスプレッダを備えた基板上のダイを含む電子的アッセンブリ
KR20150087684A (ko) * 2014-01-22 2015-07-30 엘지이노텍 주식회사 회로기판 및 반도체 패키지
JPWO2014020808A1 (ja) * 2012-08-03 2016-07-21 富士電機株式会社 冷却構造体及び電力変換装置
US10730743B2 (en) 2017-11-06 2020-08-04 Analog Devices Global Unlimited Company Gas sensor packages
US11587839B2 (en) 2019-06-27 2023-02-21 Analog Devices, Inc. Device with chemical reaction chamber
US12117415B2 (en) 2017-05-15 2024-10-15 Analog Devices International Unlimited Company Integrated ion sensing apparatus and methods

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192651A (ja) * 2007-01-31 2008-08-21 Elpida Memory Inc 半導体素子ユニットとその複合体及び半導体装置とそのモジュール並びにそれらの組立構造とフィルム基板の接続構造
KR100906065B1 (ko) * 2007-07-12 2009-07-03 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지
US8193092B2 (en) 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
US7851893B2 (en) * 2008-06-10 2010-12-14 Stats Chippac, Ltd. Semiconductor device and method of connecting a shielding layer to ground through conductive vias
DE102008044986A1 (de) 2008-08-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Ein 3-D-integriertes Schaltungsbauelement mit einer internen Wärmeverteilungsfunktion
US8310061B2 (en) * 2008-12-17 2012-11-13 Qualcomm Incorporated Stacked die parallel plate capacitor
JP2011082450A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
JPWO2012086107A1 (ja) 2010-12-24 2014-05-22 パナソニック株式会社 電子部品実装構造中間体、電子部品実装構造体および電子部品実装構造体の製造方法
KR20130030935A (ko) * 2011-09-20 2013-03-28 에스케이하이닉스 주식회사 반도체 장치
US9070653B2 (en) * 2013-01-15 2015-06-30 Freescale Semiconductor, Inc. Microelectronic assembly having a heat spreader for a plurality of die
US8933540B2 (en) * 2013-02-28 2015-01-13 International Business Machines Corporation Thermal via for 3D integrated circuits structures
US20150179557A1 (en) * 2013-12-21 2015-06-25 International Business Machines Corporation Semiconductor chips having heat conductive layer with vias
US9490226B2 (en) 2014-08-18 2016-11-08 Qualcomm Incorporated Integrated device comprising a heat-dissipation layer providing an electrical path for a ground signal
KR102233188B1 (ko) * 2014-10-29 2021-03-30 삼성디스플레이 주식회사 표시 장치
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
FR3085539B1 (fr) * 2018-09-04 2021-09-10 Commissariat Energie Atomique Module electronique de puissance

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP2004087936A (ja) * 2002-08-28 2004-03-18 Seiko Epson Corp 半導体装置及び半導体装置の製造方法並びに電子機器
JP2004111656A (ja) 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP3646719B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4580671B2 (ja) * 2004-03-29 2010-11-17 ルネサスエレクトロニクス株式会社 半導体装置
US7709943B2 (en) * 2005-02-14 2010-05-04 Daniel Michaels Stacked ball grid array package module utilizing one or more interposer layers

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142199A (ja) * 2010-01-07 2011-07-21 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置および半導体集積回路装置の製造方法
JP2012028771A (ja) * 2010-07-20 2012-02-09 Lsi Corp 積層状の相互接続ヒートシンク
US9267915B2 (en) 2010-12-22 2016-02-23 Analog Devices, Inc. Vertically integrated systems
JP2012164970A (ja) * 2010-12-22 2012-08-30 Analog Devices Inc 垂直集積システム
US8569861B2 (en) 2010-12-22 2013-10-29 Analog Devices, Inc. Vertically integrated systems
US9513246B2 (en) 2010-12-22 2016-12-06 Analog Devices, Inc. Vertically integrated systems
US8853799B2 (en) 2010-12-22 2014-10-07 Analog Devices, Inc. Vertically integrated systems
US8890286B2 (en) 2010-12-22 2014-11-18 Analog Devices, Inc. Vertically integrated systems
US8890285B2 (en) 2010-12-22 2014-11-18 Analog Devices, Inc. Vertically integrated systems
US8957497B2 (en) 2010-12-22 2015-02-17 Analog Devices, Inc. Vertically integrated systems
US9041150B2 (en) 2010-12-22 2015-05-26 Analog Devices, Inc. Vertically integrated systems
JP2014523141A (ja) * 2011-07-11 2014-09-08 日本テキサス・インスツルメンツ株式会社 ダイ上の開ウィンドウを有するヒートスプレッダを備えた基板上のダイを含む電子的アッセンブリ
JPWO2014020807A1 (ja) * 2012-08-03 2016-07-21 富士電機株式会社 冷却構造体及び電力変換装置
JPWO2014020808A1 (ja) * 2012-08-03 2016-07-21 富士電機株式会社 冷却構造体及び電力変換装置
WO2014020807A1 (ja) * 2012-08-03 2014-02-06 富士電機株式会社 冷却構造体及び電力変換装置
WO2014024361A1 (ja) * 2012-08-08 2014-02-13 富士電機株式会社 冷却構造体及び電力変換装置
JPWO2014024361A1 (ja) * 2012-08-08 2016-07-25 富士電機株式会社 冷却構造体及び電力変換装置
KR20150087684A (ko) * 2014-01-22 2015-07-30 엘지이노텍 주식회사 회로기판 및 반도체 패키지
KR102238823B1 (ko) * 2014-01-22 2021-04-09 엘지이노텍 주식회사 회로기판 및 반도체 패키지
US12117415B2 (en) 2017-05-15 2024-10-15 Analog Devices International Unlimited Company Integrated ion sensing apparatus and methods
US10730743B2 (en) 2017-11-06 2020-08-04 Analog Devices Global Unlimited Company Gas sensor packages
US11587839B2 (en) 2019-06-27 2023-02-21 Analog Devices, Inc. Device with chemical reaction chamber

Also Published As

Publication number Publication date
JP4463178B2 (ja) 2010-05-12
US7781880B2 (en) 2010-08-24
US20070075413A1 (en) 2007-04-05
US7646086B2 (en) 2010-01-12
US20100065953A1 (en) 2010-03-18

Similar Documents

Publication Publication Date Title
JP4463178B2 (ja) 半導体装置及びその製造方法
US10937667B2 (en) Semiconductor device and method for manufacturing the same
JP5042591B2 (ja) 半導体パッケージおよび積層型半導体パッケージ
KR101387701B1 (ko) 반도체 패키지 및 이의 제조방법
JP5118942B2 (ja) スルーシリコンビアスタックパッケージ及びその製造方法
US8426252B2 (en) Wafer level package having a stress relief spacer and manufacturing method thereof
JP2011249430A (ja) 半導体装置及び半導体装置の製造方法
US20230133322A1 (en) Semiconductor package and method of manufacturing the same
JP5027823B2 (ja) 三次元半導体集積回路装置及びその製造方法
KR100594716B1 (ko) 공동부를 구비한 캡 웨이퍼, 이를 이용한 반도체 칩, 및그 제조방법
KR20140063271A (ko) 관통 전극을 갖는 반도체 장치 및 그 제조 방법
US11552054B2 (en) Package structure and method of manufacturing the same
US11227814B2 (en) Three-dimensional semiconductor package with partially overlapping chips and manufacturing method thereof
US20240006272A1 (en) Semiconductor package and method of manufacturing the same
TWI725504B (zh) 封裝結構及其製造方法
KR20210053537A (ko) 반도체 패키지
WO2017038108A1 (ja) 半導体装置、及び半導体装置の製造方法
JP4764710B2 (ja) 半導体装置とその製造方法
JP4950012B2 (ja) シリコンスルーホールを有する半導体チップ装置及びその製造方法
TWI842343B (zh) 裝置封裝、半導體封裝及封裝方法
US20070052094A1 (en) Semiconductor wafer level chip package and method of manufacturing the same
US20240030187A1 (en) Semiconductor package and method of manufacturing semiconductor package
US20240153919A1 (en) Semiconductor package
TW201801264A (zh) 經封裝半導體裝置與製作經封裝半導體裝置的方法
KR20240131179A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080305

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100216

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100216

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130226

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4463178

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130226

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140226

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250