KR102238823B1 - 회로기판 및 반도체 패키지 - Google Patents

회로기판 및 반도체 패키지 Download PDF

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KR102238823B1
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Abstract

본 발명은 회로기판 및 반도체 패키지에 관한 것으로, 본 발명의 실시예에 따른 회로기판은 폴리머 재료의 기판; 상기 기판을 관통하여 형성되는 금속 비아; 상기 기판의 일면 및 타면 상에 형성되는 금속 패턴;을 포함한다.

Description

회로기판 및 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE}
본 발명의 실시예는 회로기판 및 반도체 패키지에 관한 것이다.
인쇄회로기판(PCB: Printed Circuit Board)은 전기 절연성 기판에 전도성 재료로 인쇄회로를 인쇄한 것으로, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재시키기 위해, 각 소자의 장착 위치를 확정하고, 소자를 연결하는 회로 라인을 평판 표면에 인쇄하여 고정하는 구조로 구성된다.
또한, 반도체 패키지는 상기와 같은 인쇄회로기판에 반도체 칩을 실장하여 구성되며, 근래에는 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징 (Multi-Chip Packing)가 사용되고 있다.
또한, 최근에는 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키지(Package on Package)가 사용되고 있으며, 반도체 패키지 기술의 발달과 함께 반도체 패키지가 점차 고용량, 박형화, 소형화 함에 따라 적층되는 칩의 수가 많아지고 있다.
종래 기술에 따른 인쇄회로 기판 또는 반도체 패키지는 실리콘(Si) 기판에 TSV(Through Si Via)를 형성하여 반도체 칩과 패키지 기판을 연결하는 구조로 구성되었으나, 집적도를 높이면서도 제조 비용을 보다 줄일 수 있는 소재 및 구조에 대한 요구가 높아지고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 실시예는 폴리머 재료의 기판을 사용하여, 종래에 실리콘(Si)을 기판의 재료로 사용하여 회로기판을 구성하는 경우에 비교하여, 저비용(low cost)의 유연성(flexibility)있는 회로기판을 제공하고자 한다.
또한, 본 발명의 실시예는 폴리머 재료의 기판을 사용하여 유연성 있는 다양한 형태의 반도체 패키지를 구성하면서도 제조비용이 보다 저렴한 반도체 패키지를 제공하고자 한다.
전술한 문제를 해결하기 위한 본 발명의 실시예에 따른 회로기판은 폴리머 재료의 기판; 상기 기판을 관통하여 형성되는 금속 비아; 상기 기판의 일면 및 타면 상에 형성되는 금속 패턴;을 포함한다.
본 발명의 다른 일실시예에 따르면, 상기 금속 패턴은 상기 기판의 일면에 형성되는 제1 금속 패턴; 상기 기판의 타면에 형성되는 제2 금속 패턴;을 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 금속 패턴 상에 형성되는 도금 패턴;을 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 폴리머 재료는 폴리이미드(Polyimide), 폴리에틸렌 테레플라이트(PET: Polyethylene terephthalate), 폴리에틸렌 나프탈레이트(PEN: Polyethylene naphthalate) 중에서 어느 하나의 재료일 수 있다.
본 발명의 일실시예에 따른 반도체 패키지는 폴리머 재료의 기판, 상기 기판을 관통하여 형성되는 금속 비아, 상기 기판의 일면 및 타면 상에 형성되는 금속 패턴을 포함하는 회로기판; 상기 금속 비아 및 금속 패턴 중에서 적어도 어느 하나와 연결되는 제1 소자; 상기 회로기판 및 상기 제1 소자 중에서 어느 하나가 배치되는 반도체 패키지 기판;을 포함한다.
본 발명의 다른 일실시예에 따르면, 상기 회로기판은 일면에 상기 제1 소자가 배치되고, 타면에 상기 반도체 기판이 배치될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제1 소자는 일측이 상기 회로기판과 연결되고, 타측이 상기 반도체 패키지 기판에 실장될 수 있다.
본 발명의 다른 일실시예에 따르면, 제2 소자;를 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 회로기판은 일면에 상기 제1 소자가 배치되고, 타면에 상기 제2 소자가 배치되어, 상기 제2 소자가 상기 반도체 패키지 기판에 실장될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제1 소자는 상기 반도체 패키지 기판 상에 실장되고, 상기 제2 소자는 상기 제1 소자 상에 배치되고, 상기 회로기판은 연결 배선의 양 끝단에 포함되어, 상기 제1 소자와 상기 제2 소자를 연결할 수 있다.
본 발명의 실시예에 따르면 폴리머 재료의 기판을 사용하여, 종래에 실리콘(Si)을 기판의 재료로 사용하여 회로기판을 구성하는 경우에 비교하여, 저비용(low cost)의 유연성(flexibility)있는 회로기판을 제공할 수 있다.
또한, 본 발명의 실시예에 따르면 폴리머 재료의 기판을 사용하여 유연성 있는 다양한 형태의 반도체 패키지를 구성하면서도 제조비용이 보다 저렴한 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 회로기판의 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 다른 일실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 다른 일실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 다른 일실시예에 따른 반도체 패키지의 단면도이다.
도 6 내지 도 10은 본 발명의 일실시예에 따른 회로기판의 제조 방법을 설명하기 위한 도면이다.
도 11 내지 도 15는 본 발명의 다른 일실시예에 따른 회로기판의 제조 방법을 설명하기 위한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 회로기판의 단면도이다.
도 1을 참조하여 본 발명의 일실시예에 따른 회로기판을 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 회로기판은 기판(110), 금속 비아(121) 및 금속 패턴(131, 136)을 포함하며, 도금 패턴(122, 123)을 더 포함할 수 있다.
상기 기판(110)은 폴리머(polymer) 재료로 구성될 수 있다. 보다 상세하게 설명하면, 상기 기판(110)의 폴리머 재료는 폴리이미드(Polyimide), 폴리에틸렌 테레플라이트(PET: Polyethylene terephthalate), 폴리에틸렌 나프탈레이트(PEN: Polyethylene naphthalate) 중에서 어느 하나의 재료일 수 있다.
본 발명의 일실시예에서와 같이 기판(110)을 폴리머 재료로 구성하면, 종래에 실리콘(Si)을 기판의 재료로 사용하여 회로기판을 구성하는 경우에 비교하여, 저비용(low cost)의 유연성(flexibility)이 있는 회로기판을 제공할 수 있다.
금속 패턴(131, 136)은 제1 금속 패턴(131)과 제2 금속 패턴(136)으로 구성될 수 있으며, 상기 제1 금속 패턴(131)은 상기 기판(110)의 일면에 형성되고, 제2 금속 패턴(136)은 상기 기판(110)의 타면에 형성될 수 있다.
또한, 상기 금속 패턴(131, 136) 상에는 도금 패턴(122, 123)이 각각 형성될 수 있다.
즉, 제1 금속 패턴(131)의 상면과 제2 금속 패턴(136)의 상면에 각각 도금 패턴(122, 123)이 배치될 수 있다.
금속 비아(via: 121)는 상기 기판(110)을 관통하도록 형성된다.
이때, 상기 금속 비아(121)는 기판(110)의 일면의 금속 패턴과 타면의 금속 패턴을 연결하는 구성으로서, 도 1에 도시된 바와 같이 금속 비아(121)가 금속 패턴을 포함하는 일체형으로 구성될 수 있다.
또한, 상기 금속 비아(121)는 상기 기판(110) 상에 복수개가 포함될 수 있다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 2를 참조하여 본 발명의 일실시예에 따른 반도체 패키지를 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지는 회로기판(100), 소자(300) 및 반도체 패키지 기판(200)을 포함한다.
회로기판(100)은 폴리머 재료의 기판(110), 상기 기판(110)을 관통하여 형성되는 금속 비아(121), 상기 기판(110)의 일면 및 타면 상에 형성되는 금속 패턴(131, 136) 및 도금 패턴(122, 123)을 포함할 수 있다.
소자(300)는 상기 회로기판(100)의 일면에 배치된다. 보다 상세하게 설명하면, 상기 소자(300)는 상기 금속 비아(121) 및 금속 패턴(131)에 실장되며, 이때 상기 소자(300)는 금속 패턴(131) 상에 도금 패턴(122)이 배치되어 있는 경우에는 상기 도금 패턴(122)을 매개로 상기 금속 패턴(131)과 연결될 수 있다.
또한, 상기 회로기판(110)의 타면에는 반도체 패키지 기판(200)이 배치될 수 있다.
한편, 상기 소자(300)는 메모리(memory), 응용 프로세서(Application Processor), 아날로그 소자 중에서 어느 하나로 구성될 수 있다.
도 3은 본 발명의 다른 일실시예에 따른 반도체 패키지의 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 다른 일실시예에 따른 반도체 패키지는 회로기판(100), 소자(300) 및 반도체 패키지 기판(200)을 포함한다.
회로기판(100)은 폴리머 재료의 기판(110), 상기 기판(110)을 관통하여 형성되는 금속 비아(121), 상기 기판(110)의 일면 및 타면 상에 형성되는 금속 패턴(131, 136) 및 도금 패턴(122, 123)을 포함할 수 있다.
소자(300)는 상기 회로기판(100)과 일측이 연결되고, 타측이 반도체 패키지 기판(220)와 연결될 수 있으며, 상기 소자(300)와 반도체 패키지 기판(220)은 단자(205)를 통해 연결될 수 있다.
상기 소자(300)의 일측은 상기 금속 비아(121) 및 금속 패턴(136)에 실장되며, 이때 상기 소자(300)는 금속 패턴(136) 상에 도금 패턴(123)이 배치되어 있는 경우에는 상기 도금 패턴(123)을 매개로 상기 금속 패턴(136)과 연결될 수 있다.
또한, 상기 소자(300)의 타측은 단자(205)를 통해 반도체 패키지 기판(220)와 연결될 수 있다.
한편, 상기 소자(300)는 메모리(memory), 응용 프로세서(Application Processor), 아날로그 소자 중에서 어느 하나로 구성될 수 있다.
도 4는 본 발명의 다른 일실시예에 따른 반도체 패키지의 단면도로서, 회로기판(100)의 양면에 소자(300, 350)가 배치되는 실시예이다.
도 4의 실시예에서는 회로기판(100), 제1 소자(300), 제2 소자(350) 및 반도체 패키지 기판(200)을 포함하며, 제1 소자(300)는 상기 회로기판(100)의 일면에 배치되고, 상기 제2 소자(350)는 상기 회로기판(100)의 타면에 배치될 수 있다.
보다 상세하게 설명하면, 회로기판(100)은 폴리머 재료의 기판(110), 상기 기판(110)을 관통하여 형성되는 금속 비아(121), 상기 기판(110)의 일면 및 타면 상에 형성되는 금속 패턴(131, 136) 및 도금 패턴(122, 123)을 포함할 수 있다.
제1 소자(300)는 회로기판(100)의 일면에 배치될 수 있다.
즉, 제1 소자(300)는 상기 회로기판(100)과 일측이 연결되고, 타측이 반도체 패키지 기판(200)와 연결될 수 있으며, 상기 제1 소자(300)와 반도체 패키지 기판(200)은 단자(205)를 통해 연결될 수 있다.
또한, 상기 제1 소자(300)의 일측은 상기 금속 비아(121) 및 금속 패턴(136)에 실장되며, 이때 상기 소자(300)는 금속 패턴(136) 상에 도금 패턴(123)이 배치되어 있는 경우에는 상기 도금 패턴(123)을 매개로 상기 금속 패턴(136)과 연결될 수 있으며, 상기 제1 소자(300)의 타측은 단자(205)를 통해 반도체 패키지 기판(200)과 연결될 수 있다.
한편, 제2 소자(350)는 회로기판(100)의 타면에 배치될 수 있다.
이때, 상기 제1 소자(300) 및 제2 소자(350)는 메모리(memory), 응용 프로세서(Application Processor), 아날로그 소자 중에서 어느 하나로 구성될 수 있다.
도 5는 본 발명의 다른 일실시예에 따른 반도체 패키지의 단면도로서, 회로기판(100)이 연결 배선(400)의 양 끝단에 포함되는 실시예를 도시한 것이다.
도 5에 도시된 바와 같이, 제1 소자(300)는 반도체 패키지 기판(200) 상에 배치되며, 이때 상기 제1 소자(300)는 단자(205)를 통해 반도체 패키지 기판(220)과 연결될 수 있다.
또한, 상기 제1 소자(300)의 상부에는 제2 소자(350)가 배치될 수 있으며, 이때 상기 제1 소자(300)와 제2 소자(350)는 연결 배선(400)에 의해 연결될 수 있다.
보다 상세하게 설명하면, 상기 연결 배선(400)은 그 자체가 본 발명의 일실시예에 따른 회로기판(110)으로 구성되어, 상기 회로기판(110)의 금속 패턴(131, 136)과 도금 패턴(122, 123)에 의해 상기 제1 소자(300)와 제2 소자(350)가 상호 연결될 수 있다.
이때, 도 5의 실시예는 도 4의 실시예에서와 마찬가지로, 상기 제1 소자(300) 및 제2 소자(350)는 메모리(memory), 응용 프로세서(Application Processor), 아날로그 소자 중에서 어느 하나로 구성될 수 있다.
도 6 내지 도 10은 본 발명의 일실시예에 따른 회로기판의 제조 방법을 설명하기 위한 도면이고, 도 11 내지 도 15는 본 발명의 다른 일실시예에 따른 회로기판의 제조 방법을 설명하기 위한 도면이다.
도 6 내지 도 10을 참조하여 본 발명의 일실시예에 따른 회로기판의 제조 방법을 설명하기로 한다.
도 6에 도시된 바와 같이 비아 홀(111)이 형성된 폴리머 기판(110)의 일면과 타면에 각각 제1 금속층(130)과 제2 금속층(135)을 형성한다.
이때, 상기 비아 홀(111)은 레이저 가공을 통해 형성할 수 있다.
이후, 도 7에 도시된 바와 같이 금속 재료를 필 도금(fill plating)하여 도금층(120)을 형성한다. 이때, 상기 필 도금의 금속 재료로는 구리(Cu)가 사용될 수 있다.
이후에는 도 8에 도시된 바와 같이 상기 도금층(120)을 에칭(etching)하고, 도 9에 도시된 바와 같이 상기 에칭된 도금층(120)의 상부에 감광성 필름 패턴(140)을 형성한다.
이후, 도 10에 도시된 바와 같이 상기 감광성 필름 패턴(140)을 이용하여 상기 도금층(120), 제1 금속층(130)과 제2 금속층(135)을 에칭하여, 도 11에 도시된 바와 같이 금속 비아(121), 제1 금속 패턴(131), 제2 금속 패턴(136), 도금 패턴(122, 123)을 형성할 수 있다.
이후부터는 도 11 내지 도 15를 참조하여 본 발명의 다른 일실시예에 따른 회로기판의 제조 방법을 설명하기로 한다.
도 11에 도시된 바와 같이 비아 홀(111)이 형성된 폴리머 기판(110)의 일면과 타면에 각각 제1 금속층(130)과 제2 금속층(135)을 형성한다.
이때, 상기 비아 홀(111)은 레이저 가공을 통해 형성할 수 있다.
도 12에 도시된 바와 같이 상기 제1 금속층(130)과 제2 금속층(135)의 상부에 감광성 필름 패턴(140)을 형성한다.
이후, 도 13에 도시된 바와 같이 금속 재료를 필 도금(fill plating)하여 도금층(120)을 형성한다. 이때, 상기 필 도금의 금속 재료로는 구리(Cu)가 사용될 수 있다.
이후에는 도 14에 도시된 바와 같이 상기 감광성 필름 패턴(140)을 제거하여, 금속 비아(121)와 도금 패턴(122, 123)을 형성한다.
이후에는 다시 에칭을 실시하여 도 15에 도시된 바와 같이 금속 비아(121), 제1 금속 패턴(131), 제2 금속 패턴(136), 도금 패턴(122, 123)을 형성할 수 있다.
본 발명의 일실시예에 따르면 기판을 폴리머 재료로 구성하면, 종래에 실리콘(Si)을 기판의 재료로 사용하여 회로기판을 구성하는 경우에 비교하여, 저비용(low cost)의 유연성(flexibility)있는 회로기판 및 반도체 패키지를 제공할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 기판
121: 금속 비아
131, 136: 금속 패턴
122, 123: 도금 패턴
200: 반도체 패키지 기판
205: 단자
300, 350: 소자

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 상면에 상호 이격되는 복수의 단자가 형성된 반도체 패키지 기판;
    상기 반도체 패키지 기판의 상기 복수의 단자 위에 배치된 제1 소자;
    상기 제1 소자 위에 배치된 제2 소자; 및
    상기 제1 소자 및 상기 제2 소자 사이를 연결하는 회로 기판을 포함하고,
    상기 회로 기판은,
    절연층;
    상기 절연층의 일면에 배치된 제1 금속 패턴;
    상기 제1 금속 패턴 위에 배치된 제1 도금 패턴;
    상기 절연층의 상기 일면과 반대되는 타면에 배치된 제2 금속 패턴;
    상기 제2 금속 패턴 아래에 배치된 제2 도금 패턴; 및
    상기 절연층을 관통하며 배치되고, 상면이 상기 제1 도금 패턴의 상면과 동일 평면 상에 위치하고, 하면이 상기 제2 도금 패턴의 하면과 동일 평면 상에 위치하는 금속 비아를 포함하고,
    상기 제1 소자는 상기 절연층의 상기 일면의 일단에 배치된 제1 도금 패턴과 직접 연결되고,
    상기 제2 소자는 상기 절연층의 상기 타면의 타단에 배치된 제2 도금 패턴과 직접 연결되며,
    상기 회로 기판은 U자 형상을 가지며 절곡되어 상기 제1 소자 및 상기 제2 소자와 연결되고,
    상기 회로 기판은
    상기 제1 금속 패턴 및 상기 제1 도금 패턴을 포함하는 제1 영역과,
    상기 제2 금속 패턴 및 상기 제2 도금 패턴을 포함하는 제2 영역과,
    상기 제1 영역과 상기 제2 영역 사이의 절곡 영역을 포함하고,
    상기 제1 영역 및 상기 제2 영역은 상기 절곡 영역을 사이에 두고, 상호 마주보며 배치되고,
    상기 회로 기판이 절곡된 상태에서, 상기 제1 소자와 직접 연결된 상기 제1 도금 패턴은, 상기 제2 소자와 직접 연결된 상기 제2 도금 패턴과 수직 방향으로 오버랩되지 않는 반도체 패키지.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 청구항 5에 있어서,
    상기 절연층은, 폴리이미드(Polyimide), 폴리에틸렌 테레플라이트(PET: Polyethylene terephthalate), 폴리에틸렌 나프탈레이트(PEN: Polyethylene naphthalate) 중에서 어느 하나의 폴리머 재질을 포함하는 반도체 패키지.
  10. 청구항 5에 있어서,
    상기 제1 소자 및 상기 제2 소자 각각은, 메모리, 응용 프로세서 및 아날로그 소자 중 어느 하나인 반도체 패키지.
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