KR101698932B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2225/1094—Thermal management, e.g. cooling
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Abstract

본 발명은 반도체 칩의 반도체 패키지, 반도체 모듈, 및 전자 시스템, 그리고 그 제조 방법들이 설명된다. 본 발명의 일 실시예에 의한 반도체 패키지 제조방법은, 반도체 칩이 실장된 배선 기판 상에 몰딩부재를 형성하고, 상기 몰딩부재에 상기 반도체 칩을 일정한 간격으로 노출시키는 비아 홀들을 형성하며, 상기 비아 홀들에 열전도성 비아 플러그들을 형성하는 것을 포함한다. 이때, 상기 비아 홀들은 상기 몰딩부재의 평면 상에서 격자 형태로 배열된다.

Description

반도체 패키지 및 그 제조방법{Semiconductor Package And Method For Manufacturing The Same}
본 발명은 반도체 칩의 반도체 패키지, 반도체 모듈, 및 전자 시스템, 그리고 그 제조 방법들에 관한 것이다.
반도체 칩을 외부 충격이나 손상으로부터 보호하기 위하여, 상기 반도체 칩은 에폭시 등과 같은 절연성 물질로 밀봉된다. 그러나, 이러한 절연성 물질은 절연성이 매우 좋으나, 열 전도도가 낮기 때문에, 상기 반도체 칩 내부에서 발생한 열을 효과적으로 방출시키기 어렵다. 이에 상기 반도체 칩의 외부에 금속성 물질 기타 방열 장치가 부착되는 반도체 패키지가 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 개선된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 개선된 반도체 패키지의 제조방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는, 반도체 칩이 실장된 배선 기판 상에 몰딩부재를 형성하고, 상기 몰딩부재에 상기 반도체 칩을 일정한 간격으로 노출시키는 비아 홀들을 형성하되, 상기 비아 홀들은 상기 몰딩부재의 평면 상에서 격자 형태로 배열되며, 상기 비아 홀들에 열전도성 비아 플러그들을 형성하는 것을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지 제조방법은, 배선 기판 상에 복수 개의 방열용 패드들이 형성된 반도체 칩을 실장하고, 상기 반도체 칩을 덮는 몰딩부재를 형성하며, 상기 몰딩부재에 다수의 홀들을 형성하되, 상기 홀들 중 일부는 상기 방열용 패드를 노출시키며, 상기 홀들 상부에 열전도성 물질들을 마운트하며, 상기 열전도성 물질들을 리플로우하여 상기 홀들 내부에 열전도성 플러그들을 충진하는 것을 포함한다.
상기 해결하려는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지 제조방법은, 웨이퍼 상태에서 반도체 회로와 상기 반도체 회로의 입출력 기능을 하는 칩 패드들을 형성하고, 상기 반도체 회로 상에 상기 칩 패드들을 노출시키는 제1버퍼층을 형성하며, 상기 제1버퍼층 상에 도금 방법 혹은 증착 방법에 의하여 방열용 패드들을 형성하며, 상기 제1버퍼층 상에 상기 칩 패드들과 상기 방열용 패드들을 노출시키는 제2버퍼층을 형성하고, 상기 반도체 회로, 상기 칩 패드들, 상기 제1버퍼층, 상기 방열용 패드들 및 상기 제2버퍼층을 포함하는 반도체 칩을 배선 기판 상에 실장하고, 상기 배선 기판과 상기 칩 패드들을 와이어 본딩하며, 상기 반도체 칩과 상기 칩 패드들을 EMC 몰딩하며, 상기 EMC를 관통하며 상기 방열용 패드들을 노출시키는 비아 홀들을 형성하고, 상기 비아 홀들 사이의 상기 EMC에 상기 비아 홀들보다 내부 직경이 작고 깊이가 낮은 서브 홀들을 형성하며, 상기 비아 홀들과 상기 서브 홀들에 제1 및 제2솔더 볼들을 각각 마운트하고, 상기 제1 및 제2솔더 볼들을 리플로우하여 상기 비아 홀들과 상기 서브 홀들 내부에 열전도성 비아 플러그들과 열전도성 서브 플러그들을 각각 충진하는 것을 포함한다.
상기 해결하려는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는, 배선 기판, 제1면은 방열용 패드들을 포함하고, 제2면은 상기 배선 기판과 부착되는 하나 이상의 반도체 칩, 상기 배선 기판과 상기 반도체 칩을 전기적으로 연결하는 연결부재, 상기 반도체 칩과 상기 연결부재를 커버하되, 비아 홀들에 의하여 상기 방열용 패드들이 노출되는 몰딩부재, 및 상기 비아 홀들에 충진되어 상기 방열용 패드들과 결합되는 열전도성 플러그들을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 칩의 반도체 패키지에 의하면, 첫째 EMC의 가공에 적합한 레이저 드릴링 공정을 통하여 비아 홀을 형성하기 때문에 비아 홀 형성이 용이하고, 둘째 녹는점이 비교적 낮은 솔더 볼을 이용하기 때문에 리플로우 공정에서 반도체 회로가 열에 의하여 손상 받지 않으며, 셋째 반도체 칩 제조 단계에서 방열용 패드를 먼저 형성하기 때문에 패키지 단계에서 열전도성 플러그를 EMC에 견고하게 고정할 수 있으며, 넷째 이웃하는 비아 플러그들을 브릿지하는 서브 플러그들을 더 형성함으로써 열 방출 면적을 최대화할 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 반도체 패키지를 개략적으로 도시한 평면도이고, 도 1b는 도 1a의 절단선 A-A'의 단면을 나타내는 종단면도이다.
도 2a, 도 2c, 도 2e 및 도 2g는, 본 발명의 기술적 사상의 다양한 실시예에 의한 반도체 칩을 개략적으로 도시한 평면도들이고, 도 2b, 도 2d, 도 2f 및 도 2h는, 도 2a, 도 2c, 도 2e 및 도 2g의 절단선 a-a', 절단선 b-b', 절단선 c-c' 및 절단선 d-d'의 단면을 각각 나타내는 종단면도들이다.
도 3a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지를 도시한 평면도이고, 도 3b는 도 3a의 절단선 B-B'의 단면을 나타내는 종단면도이다.
도 4a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지를 도시한 평면도이고, 도 4b는 도 4a의 절단선 C-C'의 단면을 나타내는 종단면도이다.
도 5a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지를 도시한 평면도이고, 도 5b는 도 5a의 절단선 D-D'의 단면을 나타내는 종단면도이다
도 6a 내지 도 6d는 본 발명의 일 실시예에 의한 반도체 칩의 제조방법을 도시한 종단면도들이다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 의한 반도체 패키지의 제조방법을 도시한 종단면도들이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 의한 반도체 패키지의 제조방법을 도시한 종단면도이다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 다양한 반도체 패키지를 포함하는 반도체 모듈, 전자 시스템, 및 메모리 카드의 블록 다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
[구조 실시예 1]
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 반도체 패키지를 개략적으로 도시한 평면도이고, 도 1b는 도 1a의 절단선 A-A'의 단면을 나타내는 종단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100)는, 반도체 칩(110), 반도체 칩(110)이 실장되는 배선 기판(130), 반도체 칩(110)과 배선 기판(130)을 물리적으로 연결하는 접착부재(140), 반도체 칩(110)과 배선 기판(130)을 전기적으로 연결하는 연결부재(150), 반도체 칩(110)과 연결부재(150)를 외부의 충격에서 보호하는 몰딩부재(160), 및 반도체 칩(110)에서 발생하는 열을 외부로 방출하는 열전도성 비아 플러그(200)를 포함할 수 있다.
도 2a, 도 2c, 도 2e 및 도 2g는, 본 발명의 기술적 사상의 다양한 실시예에 의한 반도체 칩을 개략적으로 도시한 평면도들이고, 도 2b, 도 2d, 도 2f 및 도 2h는, 도 2a, 도 2c, 도 2e 및 도 2g의 절단선 a-a', 절단선 b-b', 절단선 c-c' 및 절단선 d-d'의 단면을 각각 나타내는 종단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 칩(110)은 통상의 웨이퍼 제조 공정에 의하여 제조되는 메모리 혹은 비메모리 반도체 칩을 포함할 수 있다. 반도체 칩(110)은, 반도체 제조 공정 중 하나인 쏘잉(sawing) 공정의 이후 상태를 의미할 수 있다. 반도체 칩(110)은, 제1면(D), 및 그 반대편의 제2면(E)을 포함할 수 있다. 제1면(D)은 반도체 기판(도시되지 않음)의 상면에 반도체 회로(도시되지 않음)가 형성되는 활성면일 수 있고, 제2면은 비활성면일 수 있다. 가령, 상기 반도체 칩(110)은 내부에 하나 이상의 반도체 회로를 포함하는데, 상기 반도체 회로는 신호 처리 회로, 신호 증폭 회로, 데이터 송수신 회로, 데이터 입출력 회로, 데이터 기억 회로, 및/또는 전원 공급 회로 들 중 적어도 하나 이상일 수 있다.
반도체 칩(110)은, 통상의 웨이퍼 제조 공정을 통하여 제1면(D)의 외곽에 형성되는 칩 패드들(112), 및 제1면(D)을 커버하되 칩 패드들(112)을 노출시키는 제1패시베이션층(114)을 포함할 수 있다. 또한, 반도체 칩(110)은, 제1패시베이션층(114)을 덮는 제1버퍼층(116) 및 제1버퍼층(116) 상에 형성되는 방열용 패드들(120), 및 제1버퍼층(114)을 커버하되 칩 패드들(112)과 방열용 패드들(120)을 노출시키는 제2버퍼층(122)을 더 포함할 수 있다. 방열용 패드들(120)은, 반도체 칩(110)과 열전도성 비아 플러그들(200)이 물리적으로 접합되도록 하는 접합 기능을 수행할 수 있다. 칩 패드들(112)은, 연결부재(150)에 의하여 배선 기판(130)과 전기적으로 연결될 수 있다.
도 2c 및 도 2d를 참조하면, 반도체 칩(110)은 일체로 연결된 방열용 패드(120)를 포함할 수 있다. 가령, 제2버퍼층(122)으로부터 노출되는 방열용 패드(120)의 영역은 복수 개이고 격자 형태 또는 섬(island) 형태로 배열될 수 있다. 하지만, 제2버퍼층(122) 하부에 실제 배열되는 방열용 패드(120)는 단일의 메쉬 형태로 배열될 수 있다. 도 2a 및 도 2b의 경우에는 제2버퍼층(122)의 하부에 배열되는 방열용 패드들(120)과 제2버퍼층(122)으로부터 노출되는 방열용 패드들(120)의 영역은 서로 대응되기 때문에, 방열용 패드들(120) 상호간에 열 교환이 상대적으로 제한적일 수 있다. 이와 같이, 방열용 패드들(120)이 내부에서 일체로 연결되는 경우에는 방열용 패드들(120)이 열 전달 경로가 될 수 있기 때문에 상호 열 교환이 상대적으로 활발하게 진행될 수 있다. 동시에 반도체 칩(110)의 제1면(D)과의 접촉 면적이 넓어져 열 방출 능력이 상대적으로 개선될 수 있다.
도 2e 및 도 2f를 참조하면, 반도체 칩(110)은, 방열용 패드들(120)과 동일한 레벨에 재배선 패드들(120a)을 더 포함할 수 있다. 여기서, 방열용 패드들(120)은, 통상의 재배선 패드들과 그 구조가 유사하지만, 재배선 패드들과 구별될 수 있다. 가령, 재배선 패드들(120a)은, 반도체 칩(110)의 제1면(D) 상에 입출력 단자들(가령, 반도체 회로에 전기 신호를 입, 출력하는 신호 패드 단자, 반도체 회로에 전력을 공급하는 전력 패드 단자, 혹은 반도체 회로를 접지시키는 접지 패드 단자)의 간격이나 위치를 조절하기 위하여, 입출력 단자들을 재배치하는 기능을 수행할 수 있다. 반면, 방열용 패드들(120)은 상기 입출력 단자들과 전기적으로 절연될 수 있다. 다만, 반도체 칩(110)과 열전도성 비아 플러그들(200)을 열적으로 연결할 수 있다. 그러나, 본 실시예에서, 방열용 패드들(120)이 상기 입출력 단자들로부터 전달되는 열을 방출하기 위하여, 상기 입출력 단자들과 전체적 혹은 선택적으로 연결되는 경우가 배제되는 것은 아니다.
도 2g 및 도 2h를 참조하면, 반도체 칩(110)은, 통상의 웨이퍼 제조 공정을 통하여 제1면(D)의 외곽에 형성되는 칩 패드들(112), 및 제1면(D)을 커버하되 칩 패드들(112)을 노출시키는 제1페시베이션층(114)을 포함할 수 있다. 또한, 반도체 칩(110)은, 제1페시베이션층(114) 상에 형성되는 방열용 패드들(120)을 더 포함할 수 있다. 방열용 패드들(120)은, 반도체 칩(110)과 열전도성 비아 플러그들(200)을 접합시키는 기능을 수행하기 때문에, 상기 일 실시예와 달리 버퍼층(116, 122)을 포함하지 않을 수 있다. 가령, 방열용 패드(120)의 가장자리에 몰딩부재(160)가 형성되기 때문에, 방열용 패드들(120)이 몰딩부재(160)에 의하여 고정될 수 있다.
다시, 도 1a 및 도 1b를 참조하면, 배선 기판(130)은, 인쇄 회로 기판(PCB: printed circuit board)을 포함할 수 있다. 배선 기판(130)의 하면 일측에는 하부 도전성 패드(132)가 형성될 수 있다. 하부 도전성 패드(132)에는 외부 회로용 솔더 범프(134)가 부착될 수 있다. 외부 회로용 솔더 범프(134)는 배선 기판(130)을 외부 회로(도시되지 않음)와 전기적으로 연결할 수 있다. 배선 기판(130)의 상면 일측에는 상부 도전성 패드(136)가 형성될 수 있다. 배선 기판(130)을 관통하는 관통 전극(도시되지 않음)에 의하여 상, 하부 도전성 패드들(136, 132)이 상호 전기적으로 연결될 수 있다.
접착부재(140)는, 액체 상태의 접착제 혹은 고체 상태의 접착 시트를 포함할 수 있다. 연결부재(150)는, 반도체 칩(110)과 배선 기판(130)을 전기적으로 연결하는 금속선 기타 본딩 와이어를 포함할 수 있다. 몰딩부재(160)는, 수지(resin) 계열의 혼합물 혹은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
몰딩부재(160)는, 몰딩부재(160)를 관통하여 방열용 패드들(120)을 노출시키는 비아 홀들(162)을 포함할 수 있다. 비아 홀들(162)에는 방열용 패드들(120)과 콘택을 형성하는 열전도성 비아 플러그(200)가 형성될 수 있다. 비아 플러그들(200)은, 몰딩부재(160)의 상부 표면으로부터 방열용 패드들(120)을 향해 내려 갈수록 그 외부 직경이 작아지는 테이퍼 형상일 수 있다.
반도체 패키지(100)는, 비아 플러그들(200) 사이에 방열용 패드들(120)과 콘택을 형성하지 않는 열전도성 서브 플러그들(300)을 더 포함할 수 있다. 서브 플러그들(300)은 비아 플러그들(200)을 연결하는 브릿지 기능을 수행함으로써, 비아 플러그들(200)의 열 방출 경로를 더 확장시킬 수 있다. 서브 플러그들(300)은 몰딩부재(160)의 소정 깊이까지만 형성될 수 있다. 즉, 서브 플러그들(300)은 비아 플러그들(200)보다 부피가 작을 수 있다.
서브 플러그들(300)은, 비아 플러그들(200)과 마찬가지로 하부로 갈수록 외부 직경이 작아지는 테이퍼 형상일 수 있다. 따라서, 서브 플러그들(300)은 비아 플러그들(200)과 일부 오버랩되어 연결될 수 있다. 비아 플러그들(200)과 서브 플러그들(300)이 오버랩되는 연결부분(S)에서 몰딩부재(160)의 상부 레벨은 몰딩부재(160)의 상부 표면 레벨보다 낮을 수 있다. 서브 플러그들(300)의 테이퍼 정도가 커질수록 비아 플러그들(200)과 오버랩될 수 있는 확률이 그 만큼 높아질 수 있다.
이와 같이, 비아 플러그들(200)을 통해서만 열 방출을 시도할 때보다, 서브 플러그들(300)로 비아 플러그들(200)을 연결하는 방식으로 서브 플러그들(300)을 통해서도 열 방출을 시도할 때, 몰딩부재(160)의 전체 면적 중에서 플러그들(200, 300)이 차지하는 점유 면적이 높아지기 때문에, 열 방출 효과가 더 개선될 수 있다.
[구조 실시예 2]
도 3a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지를 도시한 평면도이고, 도 3b는 도 3a의 절단선 B-B'의 단면을 나타내는 종단면도이다. 실시예 2는 실시예 1과 유사하므로 이하에서 상이한 점에 대해서만 설명하고 동일한 점에 대해서는 생략하기로 한다.
도 3a 및 도 3b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지(100a)는, 비아 플러그(200) 사이에 복수개의 서브 플러그(300)를 포함할 수 있다. 이웃하는 한 쌍의 열전도성 비아 플러그들(200) 사이의 거리가 비아 플러그들(200)의 외부 직경보다 작은 경우, 단일의 서브 플러그(300)에 의하여 브릿지될 수 있다. 그러나, 이웃하는 한 쌍의 비아 플러그들(200) 사이의 거리가 비아 플러그(200)의 외부 직경보다 큰 경우는 복수개의 서브 플러그들(300)에 의하여 브릿지될 수 있다. 이때도, 복수개의 서브 플러그들(300)은 상호 오버랩되어 브릿지될 수 있다.
이와 같이, 복수개의 서브 플러그들(300)을 사용하게 되면, 방열용 패드들(120)의 숫자가 작아지더라도, 방열용 패드들(120)의 숫자가 많은 경우와 유사한 방열 효과를 기대할 수 있다. 따라서, 최소한의 방열용 패드들(120)을 이용하여 방열 기능을 수행할 수 있다.
[구조 실시예 3]
도 4a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지를 도시한 평면도이고, 도 4b는 도 4a의 절단선 C-C'의 단면을 나타내는 종단면도이다. 실시예 3은 실시예 1과 유사하므로 이하에서 상이한 점에 대해서만 설명하고 동일한 점에 대해서는 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지(100b)는, 이웃하는 한 쌍의 열전도성 비아 플러그들(200) 사이에 열전도성 서브 플러그(300)가 브릿지 되는 구조를 가지지만, 비아 홀(162)과 서브 홀(172) 사이에 오버랩되는 부분을 가지지 않을 수 있다. 그러나, 비아 홀(162)과 서브 홀(172) 사이에 오버랩되는 부분이 존재하지 않더라도, 비아 홀(162)에 충진되는 비아 플러그(200)와 서브 홀(172)에 충진되는 서브 플러그(300)는 연결부분(S')에 의하여 상호 연결되어 있다.
이는 비아 플러그(200)와 서브 플러그(300)가 고체 상태로 냉각되기 전에 액체 상태에서 응집력 혹은 표면 장력에 의하여 부착력이 발생하기 때문이다. 즉, 같은 종류의 액체 분자끼리는 서로 끌어 당기는 성질이 있기 때문에, 비아 플러그(200)와 서브 플러그(300)는 자연적으로 연결부분(S')을 가지게 된다.
[구조 실시예 4]
도 5a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지를 도시한 평면도이고, 도 5b는 도 5a의 절단선 D-D'의 단면을 나타내는 종단면도이다. 실시예 4는 실시예 1과 유사하므로 이하에서 상이한 점에 대해서만 설명하고 동일한 점에 대해서는 생략하기로 한다.
도 5a 및 도 5b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지(100c)는, 하나의 배선 기판(130) 상에 기능을 달리하는 다수의 반도체 칩들(110a, 110b, 110c)이 밀봉되어 있는 시스템 인 패키지일 수 있다. 반도체 패키지(100c)는, 배선 기판(130), 배선 기판(130) 상에 위치하고 비메모리 반도체 칩(110a)이 적층되는 하부 패키지, 하부 패키지 상에 위치하고 메모리 반도체 칩들(110b, 110c)이 적층되는 상부 패키지, 및 상, 하부 패키지를 밀봉하는 몰딩부재(160)를 포함할 수 있다. 상, 하부 패키지는, 다수의 반도체 칩들이 적층되는 멀티 칩 패키지로 구성되거나 혹은 단독 반도체 칩으로 구성될 수 있다.
배선 기판(130)의 하면 일측에는 하부 도전성 패드들(132)이 형성될 수 있다. 하부 도전성 패드들(132)에는 외부 회로용 솔더 범프들(134)이 부착될 수 있다. 외부 회로용 솔더 범프들(134)은 배선 기판(130)을 외부 회로와 전기적으로 연결할 수 있다. 배선 기판(130)의 상면 일측에는 상부 도전성 패드들(136)이 형성될 수 있다.
하부 패키지는, 하나 이상의 비메모리, 즉 로직 반도체 칩(110a)을 포함할 수 있다. 반도체 칩(110a)은, 상면 가장자리에 제1칩 패드들(112a)을 포함할 수 있다. 제1칩 패드들(112a)은 제1본딩 와이어들(150a)에 의하여 배선 기판(130)의 상부 도전성 패드들(136)과 전기적으로 연결될 수 있다.
상부 패키지는, 다수의 메모리 반도체 칩들(110b, 110c)을 포함할 수 있다. 다수의 메모리 반도체 칩들(110b, 110c)은, 상하로 적층되고, 상면 가장자리에 제2 및 제3칩 패드들(112b, 112c)을 포함함으로써, 제2 및 제3본딩 와이어들(150b, 150c)에 의하여 배선 기판(130)의 상부 도전성 패드들(136)과 연결될 수 있다. 배선 기판(130)과 반도체 칩(110a) 사이에 혹은 반도체 칩들(110a, 110b, 110c) 사이에는 접착부재들(140a, 140b, 140c)이 개재될 수 있다. 상부 패키지 중에서 최 상단에 적층되는 반도체 칩(110c)은, 가로방향 및 세로방향으로 배열되어 격자 형태를 이루는 방열용 패드들(120)을 더 포함할 수 있다.
몰딩부재(160)는, 몰딩부재(160)를 관통하여 방열용 패드들(120)을 노출시키는 비아 홀들(162)을 포함하고, 비아 홀들(162)에는 방열용 패드들(120)과 콘택을 형성하는 열전도성 비아 플러그들(200)이 형성될 수 있다. 비아 플러그들(200)은, 몰딩부재(160)의 표면으로부터 방열용 패드들(120)로 내려 갈수록 그 외부 직경이 작아지는 테이퍼 형상일 수 있다.
하나의 패키지에 2개 이상의 반도체 칩이 적층되는 멀티 칩 패키지(multi chip package)의 경우, 패키지 하부의 반도체 칩으로부터 발생하는 열이 패키지 상부로 점차 수렴되기 때문에, 상대적으로 패키지 상부에 위치하는 반도체 칩에서 열 방출 필요성이 크다. 특히, 2종류 이상의 반도체 칩이 적층되는 시스템 인 패키지(system in package)의 경우, 전력 소비량이 높은 논리 메모리 반도체 칩으로 인하여, 열 방출 필요성이 더욱 크다.
이에 비아 플러그들(200) 이외에 비아 플러그들(200) 사이에서 방열용 패드들(120)과 콘택을 형성하지 않는 열전도성 서브 플러그들(300)을 더 포함하되, 서브 플러그들(300)은, 가로방향 혹은 세로방향에서 연속적으로 형성될 수 있다. 본 실시예에서, 서브 플러그들(300)은 댐(dam) 혹은 담벽(fence) 모양일 수 있다.
이와 같이, 비아 플러그들(200)을 통해서만 열 방출을 시도할 때보다, 서브 플러그들(300)로 비아 플러그들(200)을 연결하여 사용할 때, 몰딩부재(160)의 전체 면적 중에서 플러그들(200, 300)이 차지하는 점유 면적이 높아질 수 있다. 또한, 서브 플러그들(300)을 비연속적으로 형성할 때보다, 연속적으로 형성할 때, 방출 효과가 더 개선될 수 있다. 가령, 비아 플러그들(200)만으로 구성될 경우, 플러그들(200)이 차지하는 점유율은 30% 정도에 머무를 수 있으나, 비아 플러그들(200) 사이에 서브 플러그들(300)을 브릿지로 이용하고, 이를 연속적으로 형성하게 되면, 그 점유율은 80% 정도에 이를 수 있다.
이하에서, 본 발명의 기술적 사상에 의한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지의 제조 방법이 설명된다.
먼저, 반도체 칩의 제조방법이 설명된다. 도 6a 내지 도 6d는 본 발명의 일 실시예에 의한 반도체 칩의 제조방법을 도시한 종단면도들이다.
도 6a를 참조하면, 반도체 칩(110)이 준비될 수 있다. 반도체 칩(110)은, 웨이퍼 상태로서, 반도체 제조 공정 중 하나인 쏘잉(sawing) 공정의 이전 상태를 의미할 수 있다. 반도체 칩(110)의 제1면(D)에는 통상의 웨이퍼 제조 공정을 통하여 반도체 회로(도시되지 않음) 이외에도 상기 반도체 회로의 입출력 단자 기능을 수행하는 칩 패드들(112), 칩 패드들(112)을 제외하고 제1면(D)을 덮고 있는 패시베이션층(114), 및 제1버퍼층(116)이 더 형성될 수 있다.
패시베이션층(114)은, 반도체 칩(110) 내부의 상기 반도체 회로를 보호하기 위하여, 제1면(D) 전체를 덮되, 칩 패드들(112)을 오픈시킬 수 있다. 패시베이션층(114)은, 실리콘 산화막 혹은 실리콘 질화막으로 형성될 수 있다. 칩 패드들(112)은, 구리 혹은 구리를 포함하는 금속 화합물 등으로 형성될 수 있다.
제1버퍼층(116)은, 전기적인 절연 기능과 함께 열 응력을 저감시키는 완충 기능을 수행할 수 있다. 따라서, 제1버퍼층(116)은, 코팅 공정을 통하여 폴리머(polymer)로 형성될 수 있다. 혹은 포토리소그래피 공정이 가능한 감광성 폴리이미드(polyimide)로 형성될 수 있다. 제1버퍼층(116)은, 패시베이션층(114) 상부를 덮되, 칩 패드들(112)이 노출될 수 있도록 일부가 제거될 수 있다.
도 6b를 참조하면, 제1버퍼층(116) 상에 금속 도금 방법이나 물리적 증착 방법 등을 이용하여 시드층(118)이 형성될 수 있다. 시드층(118)은, 후속 공정에서 방열용 패드(도 6c의 120)을 형성하기 위한 전극으로 사용될 수 있다. 방열용 패드(120)는, 금속 물질에 따라 도금 방법 혹은 증착 방법으로 형성될 수 있는데, 본 실시예에서는 도금 방법을 예로 들어 설명하기 때문에, 시드층(118)이 형성될 수 있다. 그러나, 증착 방법을 예로 들어 설명하게 되면 시드층(118)은 형성되지 않을 수 있다. 시드층(118) 상에 레지스트층을 형성하고, 레지스트층은 노광 및 현상 공정을 통하여 선택적으로 제거함으로써, 시드층(118)의 일부를 노출시키는 레지스트 패턴(PR)이 형성될 수 있다.
도 6c를 참조하면, 레지스트 패턴(PR)을 통하여 노출된 시드층(118)을 전극으로 이용하여 전해 도금을 수행함으로써, 방열용 패드들(120) 및 재배선 패드들(120a)이 형성될 수 있다. 계속해서, 레지스트 패턴(PR)이 제거되고, 방열용 패드들(120) 및 재배선 패드들(120a)을 식각 마스크로 이용하여 시드층(118)이 제거될 수 있다. 시드층(118)은 방열용 패드들(120)에 흡수되는 것으로 보고, 도면상 생략하기로 한다.
도 6d를 참조하면, 제1버퍼층(116) 상부에 제2버퍼층(122)이 형성될 수 있다. 제2버퍼층(122)은 폴리이미드(polyimide)를 코팅하여 형성될 수 있다. 폴리이미드는 포토리소그래피 공정이 가능하기 때문에, 노광 및 현상 공정을 통하여 제2버퍼층(122)의 일부를 제거함으로써, 방열용 패드들(120) 및 재배선 패드들(112a)이 노출될 수 있다.
다음, 상기 반도체 칩의 반도체 패키지의 제조방법이 설명된다.
[방법 실시예 1]
도 7a 내지 도 7h는 본 발명의 일 실시예에 의한 반도체 패키지의 제조방법을 도시한 종단면도들이다. 방법 실시예 1은 구조 실시예 1을 주로 설명하기로 한다.
도 7a를 참조하면, 하면 일측에 하부 도전성 패드들(132)을 포함하고, 상면 일측에 상부 도전성 패드들(136)을 포함하는 배선 기판(130)이 준비될 수 있다. 배선 기판(130)은, PCB 혹은 리드 프레임을 포함할 수 있다. 배선 기판(130)은, 이 분야의 통상의 제조기술을 이용하여 제작될 수 있다.
도 7b를 참조하면, 배선 기판(130) 상에 접착부재(140)를 이용하여 반도체 칩(110)이 물리적으로 부착될 수 있다. 반도체 칩(110)은, 도 6a 내지 도 6d에 의하여 제조된 웨이퍼 상태의 반도체 칩이 절단된 것일 수 있다. 배선 기판(130)의 상부 도전성 패드들(136)과 반도체 칩(110)의 재배선 패드들(120a)이, 연결부재(150)를 이용하여 전기적으로 연결될 수 있다. 접착부재(140)는, 접착시트를 포함할 수 있다. 연결부재(150)는, 금속선(gold wire)을 포함할 수 있다.
도 7c를 참조하면, 반도체 칩(110)과 연결부재(150)을 포함하는 배선 기판(130) 상부에 몰딩부재(160)가 형성될 수 있다. 몰딩부재(160)는, 적어도 반도체 칩(110)과 연결부재(150)를 밀봉함으로써, 반도체 칩(110)과 연결부재(150)를 화학적으로 혹은 물리적으로 외부 환경으로부터 보호할 수 있다. 몰딩부재(160)는, 수지(resin) 계열의 혼합물 혹은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 배선 기판(130)의 하부 도전성 패드들(132)에 외부 회로용 솔더 범프들(134)이 부착될 수 있다. 또는, 외부 회로용 솔더 범프들(134)은 솔더 볼 마운트 공정과 솔더 볼 리플로우 공정이 완료된 후에 하부 도전성 패드들(134)에 부착될 수 있다.
도 7d를 참조하면, 몰딩부재(160)의 일부가 제거됨으로써, 방열용 패드들(120)을 노출시키는 비아 홀들(162)이 형성될 수 있다. 비아 홀들(162)은, 비아 공정을 통하여 동시에 혹은 각각 형성될 수 있다. 비아 공정은, 마스크 공정이나 포토 공정을 포함한 식각 공정일 수 있다. 비아 공정은, 마스크 공정이나 포토 공정을 포함하지 않는 레이저 드릴링 공정일 수 있다. 레이저 드릴링 공정은, 비아 홀들(162)의 크기와 깊이를 비교적 용이하게 설정할 수 있다. 그 밖에도 비아 공정은, 드릴 비트에 의한 기계적 공정일 수 있다. 또한, 비아 홀들(162)은, 몰딩부재(160)의 몰딩시 몰딩 금형에 의하여 형성될 수 있다.
레이저 드릴링 공정은, 엑시머 레이저를 이용하여 수행될 수 있다. 방열용 패드(120)와 얼라인이 되도록 몰딩부재(160)의 상부 표면에 레이저 빔의 초점이 설정될 수 있다. 레이저 빔이 조사되면, 몰딩부재(160)가 레이저 빔에 의하여 드릴링될 수 있다. 비아 홀들(162)은, 몰딩부재(160)의 상부 표면에 대략 원형으로 형성되는데, 몰딩부재(160)의 상부 표면으로부터 방열용 패드(120)를 향하여 진행할수록, 그 내부 직경이 작아질 수 있다. 레이저 빔의 초점이 몰딩부재(160)의 상부 표면에 설정되어 있기 때문에, 몰딩부재(160)의 하부로 내려갈수록 레이저 빔의 초점이 흐려질 수 있다. 따라서, 레이저 빔의 강도가 작아지면서 몰딩부재(160)가 제거되는 정도가 감소될 수 있다.
레이저 빔의 초점이 미스 얼라인되는 경우에도 하부에 위치한 비아 홀(162)의 직경이 상부에 위치한 비아 홀(162)의 직경보다 작기 때문에, 비아 홀(162)이 방열용 패드(120)와 어긋날 확률은 그 만큼 줄어들 수 있다. 다만, 레이저 빔의 초점이 몰딩부재(160)의 상부 표면보다 높게 설정되거나 레이저 빔의 강도가 지나치게 작게 형성되면, 비아 홀(162)이 방열용 패드(120)를 노출시킬 수 없기 때문에, 레이저 빔의 초점과 강도는 비아 홀(162)이 적어도 방열용 패드(120)를 노출시킬 수 있을 정도에서 결정되어야 한다. 이때, 방열용 패드(120)는 반도체 회로가 레이저에 의하여 손상되는 것을 방지할 수 있다. 따라서, 방열용 패드(120)는 단면 형상이 비아 홀(162)의 형상과 대응되게 원형 혹은 이와 유사한 형태를 가질 수 있다.
도 7e를 참조하면, 이웃한 비아 홀들(162) 사이에 서브 홀들(172)이 더 형성될 수 있다. 이때, 서브 홀들(172)이 반도체 칩(110)과 콘택을 형성하지 않도록, 레이저 빔의 강도는 몰딩부재(160)를 관통하지 않을 정도의 범위에서 결정될 수 있다. 혹은 레이저 빔의 초점이 몰딩부재(160)의 상부 표면보다 높게 설정될 수 있다. 이 경우에도 레이저 빔은, 몰딩부재(160)의 하부로 향하여 내려갈수록 그 초점이 흐려지기 때문에, 서브 홀(172)의 내부 직경은 몰딩부재(160)의 상부 표면보다 그 하부에서 작아질 수 있다.
테이퍼 형태의 비아 홀(162)과 서브 홀(172)은, 상부에서 일부 오버랩될 수 있다. 오버랩되는 경계부분(Q)에서 몰딩부재(160)의 레벨은 상부 표면 레벨보다 낮을 수 있다. 오버랩되는 경계부분(Q)에서 몰딩부재(160)의 레벨이 상부 표면 레벨보다 낮기 때문에, 후속 공정에서 용융된 솔더 물질(도 7f의 170)이 오버랩되는 경계부분(Q)을 통하여 이웃한 비아 홀(162)과 서브 홀(172) 사이를 유동하고, 상온에서 응고된 후에는 연결부분(도 7g의 S)으로 기능할 수 있다.
도 7f를 참조하면, 솔더 물질 마운트 공정은, 솔더 물질 마운트 툴(sholder ball mount tool)를 이용하여 수행될 수 있다. 솔더 물질(170)은 구형 혹은 이와 유사한 형태의 솔더 볼일 수 있다. 솔더 물질들(170)이 비아 홀들(162)에 배열될 수 있다. 솔더 물질들(170)은 흐름성이 우수하고, 열전도성이 높은 금속이나 솔더 페이스트(solder paste)를 포함할 수 있다. 솔더 물질(170)의 부피는 적어도 비아 홀(162)의 부피보다 클 수 있다. 솔더 물질(170)의 부피는 비아 홀(162)의 부피와 비아 홀(162)과 인접한 서브 홀(172)의 부피를 합한 부피와 같거나 이보다 작을 수 있다.
도 7g를 참조하면, 솔더 물질 리플로우 공정은, 가열 및 냉각기능을 수행하는 리플로우 장치에 의하여 수행될 수 있다. 리플로우 공정에 의하여 솔더 물질들(170)에 열이 가해지면, 솔더 물질들(170)이 용융되면서 각 비아 홀들(162)에 충진될 수 있다. 솔더 물질(170)의 경우 주석/납(Sn/Pb)을 포함하거나, 주석을 주성분으로 하되, 납 대신에 은(Ag), 구리(Cu) 혹은 아연(Zn) 등이 혼합되어 구성되어 있기 때문에, 대략 200℃ 내지 300℃의 범위에서 용융될 수 있다. 이때, 비아 홀들(162)을 채우고 남은 용융된 솔더 물질들(170)은 인접한 서브 홀들(172)로 흘러 들어가서, 각 서브 홀들(172)에 충진될 수 있다. 비아 홀들(162)과 서브 홀들(172)에 충진된 솔더 물질들(170)은 용융된 상태에 있기 때문에, 표면 장력에 의하여 상호 연결될 수 있다. 특히, 비아 홀들(162)과 서브 홀들(172)이, 상단 일부에서 오버랩되고, 오버랩되는 경계부분(Q)에서 몰딩부재(160)의 레벨은 상부 표면 레벨보다 낮기 때문에, 융융된 솔더 물질들(170)이 표면 장력에 의하여 쉽게 연결될 수 있다.
도 7h를 참조하면, 용융된 솔더 물질들(170)은 상온에서 냉각되어 고체화될 수 있다. 이때, 비아 홀들(162)과 서브 홀들(172)은 용융된 솔더 물질들(170)의 형틀(mold)이 될 수 있다. 고체화된 솔더 물질들(170)은, 비아 플러그들(200)과 서브 플러그들(300)로 되고, 비아 플러그들(200)과 서브 플러그들(300)은 일체로 연결될 수 있다. 열전도성 비아 플러그들(200)과 서브 플러그들(300)이 일체로 연결됨으로써, 열 전달 경로가 확장되고, 열 확산이 활성화될 수 있다.
열전도성 비아 플러그들(200)은, 솔더 물질(170)로부터 형성되는 경우에는 열 전도도가 40W/mk 이상의 열전도성을 가질 수 있다. 반면, 몰딩부재(160)가 에폭시 수지로 형성되는 경우 저항이 매우 높고, 절연성을 특징으로 하기 때문에, 열 전도도가 2W/mk 이하로 매우 낮을 수 있다. 하지만, 몰딩부재(160)에 열전도성 비아 플러그들(200)을 형성하게 되면, 비아 플러그들(200)은 반도체 칩(110)에서 발생되는 열을 전달하거나 확산시키는 경로가 되기 때문에, 고열의 방출이 효과적으로 진행될 수 있다. 만약, 솔더 물질(170)이 알루미늄이나 구리의 금속 볼로 제작되는 경우, 열전도성이 100W/mk 이상이 될 수 있다.
전술한 바와 같이, 솔더 물질 마운트 공정과 솔더 물질 리플로우 공정을 통하여 비아 홀들(162)과 서브 홀들(172)에 열전도성 비아 플러그들(200)과 서브 플러그들(300)이 각각 형성될 수 있지만, 그 외에도 열전도성 비아 플러그들(200)은, 도전성 금속을 이용하여 도금하는 방식으로 형성될 수 있다. 또한, 비아 플러그들(200)은, 도전성 페이스트를 이용하여 스텐실 프린팅하는 방식으로 형성될 수 있다.
[방법 실시예 2]
방법 실시예 2는 방법 실시예 1과 유사하므로 이하에서 상이한 점에 대해서만 설명하고 동일한 점에 대해서는 생략하기로 한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 8a를 참조하면, 하부 도전성 패드들(132) 및 상부 도전성 패드들(136)을 포함하는 배선 기판(130) 상에 반도체 칩(110)이 접착부재(140)를 이용하여 부착되고, 반도체 칩(110)이 연결부재(150)를 이용하여 배선 기판(130)과 전기적으로 연결되며, 반도체 칩(110)이 몰딩부재(160)에 의하여 밀봉되며, 하부 도전성 패드들(132)에 외부 회로용 솔더 범프들(134)이 부착될 수 있다. 또한, 몰딩부재(160)에는 방열용 패드들(120)을 노출시키는 비아 홀들(162)이 형성되고, 이웃한 비아 홀들(162) 사이에 반도체 칩(110)을 노출시키지 않는 서브 홀들(172)이 더 형성되며, 테이퍼 형태의 비아 홀들(162)과 서브 홀들(172) 사이의 경계부분(Q)에서 일부 오버랩될 수 있다.
솔더 물질들(180, 190)은 비아 홀(162)과 서브 홀(172)의 종류에 따라 별도로 준비될 수 있다. 가령, 솔더 물질은 비아 홀(162)에 대응되는 제1솔더 볼(180) 및 서브 홀(172)에 대응되는 제2솔더 볼(190)로 구분될 수 있다. 제1솔더 볼(180)의 부피는 비아 홀(162)의 부피와 같거나 작을 수 있다. 마찬가지로, 제2솔더 볼(190)의 부피는 서브 홀(162)의 부피와 같거나 작을 수 있다.
도 8b를 참조하면, 리플로우 공정에 의하여 제1솔더 볼들(180)과 제2솔더 볼들(190)에 열이 가해지면, 제1솔더 볼들(180)이 용융되면서 비아 홀들(162)에 충진되고, 제2솔더 볼들(190)이 용융되면서 서브 홀들(172)에 충진될 수 있다. 비아 홀들(162)에 충진된 제1솔더 볼들(180)과 서브 홀들(172)에 충진된 제2솔더 볼들(190)은 용융된 상태에 있기 때문에, 경계부분(Q)을 통하여 표면 장력에 의하여 상호 연결될 수 있다. 용융된 제1 및 제2솔더 볼들(180, 190)이 냉각되어 고체화되면, 열전도성 비아 플러그들(200)과 서브 플러그들(300)이 일체로 연결될 수 있다.
[응용예]
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 다양한 반도체 패키지를 포함하는 반도체 모듈, 전자 시스템, 및 메모리 카드의 블록 다이어그램들이다.
도 9a를 참조하면, 상술한 반도체 패키지(100, 100a, 100b 및 100c)는 다양한 종류의 반도체 소자들을 구비하는 반도체 모듈(400)에 적용될 수 있다. 반도체 모듈(400)은, 모듈 기판(410), 모듈 기판(410) 상부에 실장되는 반도체 집적회로 칩들(420), 모듈 기판(410)의 일측에 나란히 형성되어 반도체 집적회로 칩들(420)과 전기적으로 연결되는 모듈 접촉 단자들(430)을 포함할 수 있다. 반도체 집적회로 칩들(420)은 본 발명 실시예의 패키지 기술이 적용된 것일 수 있다. 반도체 모듈(400)은 모듈 접촉 단자들(430)를 통해 외부 전자 장치와 연결될 수 있다.
도 9b를 참조하면, 상술한 반도체 패키지(100-100c)는, 전자 시스템(500)에 적용될 수 있다. 전자 시스템(500)은, 제어기(510), 입출력 장치(520), 및 기억 장치(530)를 포함할 수 있다. 제어기(510), 입출력 장치(520), 및 기억 장치(530)는 데이터들이 이동하는 통로를 제공하는 버스(550)를 통하여 결합될 수 있다. 제어기(510)는, 하나 이상의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(510) 및 기억 장치(530)는, 본 발명 실시예에 따른 반도체 패키지(100-100c)를 하나 이상 포함할 수 있다. 입출력 장치(520)는, 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(530)는, 데이터 및/또는 제어기(510)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(530)는, 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다.
전자 시스템(500)은, 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(540)를 더 포함할 수 있다. 인터페이스(540)는 유무선 형태일 수 있다. 예컨대, 인터페이스(540)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(500)은, 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal DigitalAssistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다.
도 9c를 참조하면, 상술한 본 발명 실시예의 반도체 패키지(100-100c)는 메모리 카드(600)의 형태로 제공될 수 있다. 일례로, 메모리 카드(600)는 비휘발성 기억 장치(610) 및 메모리 제어기(620)를 포함할 수 있다. 비휘발성 기억 장치(610) 및 메모리 제어기(620)는, 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 장치(610)는, 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(620)는, 호스트(630)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 장치(610)를 제어할 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 100a, 100b, 100c: 반도체 패키지
110, 110a, 110b, 110c: 반도체 칩
112: 칩 패드 114: 패시베이션층
116: 제1버퍼층 118: 시드층
120: 방열용 패드 120a: 재배선 패드
122: 제2버퍼층 130: 배선 기판
132: 하부 도전성 패드 134: 외부 회로용 솔더 범프
136: 상부 도전성 패드 140: 접착부재
150: 연결부재 160: 몰딩부재
162: 비아 홀 170: 솔더 물질
172: 서브 홀 180: 제1솔더 볼
190: 제2솔더 볼 200: 열전도성 비아 플러그
300: 열전도성 서브 플러그

Claims (10)

  1. 반도체 칩이 실장된 배선 기판 상에 몰딩부재를 형성하고,
    상기 몰딩부재에 상기 반도체 칩을 일정한 간격으로 노출시키는 비아 홀들을 형성하되, 상기 비아 홀들은 상기 몰딩부재의 평면 상에서 격자 형태로 배열되며,
    상기 비아 홀들 사이에 상기 비아 홀들 보다 낮은 깊이를 가지는 서브 홀들을 형성하고,
    상기 비아 홀들 및 상기 서브 홀들에 열전도성 플러그들을 형성하는 것을 포함하며,
    상기 열전도성 플러그들을 형성하는 것은,
    마운트 공정을 통하여 상기 비아 홀들 및 상기 서브 홀들에 솔더 물질들을 위치시키고, 리플로우 공정을 통하여 상기 솔더 물질들을 용융시킴으로써 상기 비아 홀들 및 상기 서브 홀들을 형틀로 이용하여 상기 솔더 물질들을 상기 비아 홀들 및 상기 서브 홀들에 충진하며,
    상기 비아 홀들에 충진된 솔더 물질들 및 상기 서브 홀들에 충진된 솔더 물질들은 표면 장력에 의하여 연결되고,
    상기 솔더 물질들이 상온에서 고체화된 후, 상기 비아 홀들에 열전도성 비아 플러그들이 형성되고, 상기 서브 홀들에 열전도성 서브 플러그들이 형성되며,
    상기 열전도성 비아 플러그들과 상기 열전도성 서브 플러그들은 일체로 형성되는 반도체 패키지 제조방법.
  2. 제 1 항에 있어서,
    상기 몰딩부재를 형성하는 것은, 상기 반도체 칩의 상부를 EMC로 밀봉하는 것을 포함하고,
    상기 비아 홀들을 형성하는 것은, 상기 EMC의 상부 표면에 제1레이저 드릴링 공정을 수행함으로써, 상기 반도체 칩 상부의 EMC를 제거하는 것을 포함하는 반도체 패키지 제조방법.
  3. 제 2 항에 있어서,
    상기 서브 홀들을 형성하는 것은, 상기 몰딩부재의 상부 표면에 제2레이저 드릴링 공정을 수행함으로써, 상기 몰딩부재를 제거하되, 상기 몰딩부재는 상기 반도체 칩이 노출되지 않을 정도로 소정 깊이 까지만 제거되는 반도체 패키지 제조방법.
  4. 제 1 항에 있어서,
    상기 반도체 칩에 상기 비아 플러그들과 결합되는 방열용 패드들을 형성하는 것을 더 포함하고,
    상기 방열용 패드들을 형성하는 것은,
    반도체 회로를 포함하는 상기 반도체 칩의 제1면에 형성된 제1페시베이션층을 형성하고 ,
    상기 제1페시베이션층 상에 소정 간격으로 상기 방열용 패드들을 형성하는 것을 포함하는 반도체 패키지 제조방법.
  5. 배선 기판 상에 복수 개의 방열용 패드들이 형성된 반도체 칩을 실장하고,
    상기 반도체 칩을 덮는 몰딩부재를 형성하며,
    상기 몰딩부재의 상부 표면에 제1레이저 드릴링하여, 상기 방열용 패드들을 노출시키는 비아 홀들을 형성하고,
    상기 몰딩부재의 상부 표면에 제2레이저 드릴링하여, 상기 비아 홀들 사이에 상기 비아 홀들보다 내부 직경이 작고 깊이가 낮은 서브 홀들을 형성하고,
    상기 비아 홀들 및 상기 서브 홀들 중 적어도 일부의 상부에 열전도성 물질들을 마운트하며,
    상기 열전도성 물질들을 리플로우하여 상기 비아 홀들 및 상기 서브 홀들 내부에 열전도성 플러그들을 충진하는 것을 포함하며,
    상기 열전도성 플러그들을 충진하는 것은,
    상기 열전도성 물질들은 리플로우에 의하여 액체화된 후, 상기 비아 홀들과 상기 서브 홀들로 유동하고,
    상기 비아 홀들과 상기 서브 홀들 사이를 유동하는 열전도성 물질들은 표면 장력에 의하여 연결되며,
    상기 열전도성 물질들이 상온에서 고체화된 후, 상기 비아 홀들에 열전도성 비아 플러그들이 형성되고, 상기 서브 홀들에 열전도성 서브 플러그들이 형성되며,
    상기 열전도성 비아 플러그들과 상기 열전도성 서브 플러그들은 일체로 형성되는 반도체 패키지 제조방법.
  6. 제 5 항에 있어서,
    상기 비아 홀들과 상기 서브 홀들은 교대로 배열되는 반도체 패키지 제조방법.
  7. 제 5 항에 있어서,
    상기 비아 홀들 및 상기 서브 홀들 중 적어도 일부의 상부에 열전도성 물질들을 마운트하는 것은,
    상기 열전도성 물질들을 상기 비아 홀들 혹은 상기 서브 홀들에 얹어 놓되,
    상기 열전도성 물질들의 부피는 적어도 상기 비아 홀들의 부피보다 크고, 상기 비아 홀들의 부피와 상기 서브 홀들의 부피를 합한 부피보다 작거나 동일한 반도체 패키지 제조방법.
  8. 삭제
  9. 제 5 항에 있어서,
    상기 비아 홀들 및 상기 서브 홀들 중 적어도 일부의 상부에 열전도성 물질들을 마운트하는 것은,
    상기 비아 홀들의 부피와 대응되는 제1물질들을 상기 비아 홀들에 얹어 놓고,
    상기 서브 홀들의 부피와 대응되는 제2물질들을 상기 서브 홀들에 얹어 놓는 것을 포함하는 반도체 패키지 제조방법.
  10. 삭제
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