CN102106198A - 半导体装置及其制造方法 - Google Patents

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副岛康志
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Abstract

本发明提供一种高可靠性的半导体装置及其制造方法，半导体装置在布线基板中内置有窄间距、多引脚的半导体元件，能够不降低成品率而实现多层化。多个布线层及绝缘层层叠，半导体元件埋入于绝缘层，设于各绝缘层(15、18、21)的通孔(16、19、22)、或设于各布线层的布线(17、20、23)的至少一个具有与设于其他绝缘层或布线层的通孔或布线不同的剖面形状。

Description

半导体装置及其制造方法
技术领域
[相关申请的记载]
本发明要求日本国专利申请：特愿2008-190100号(2008年7月23日申请)的优先权，该申请的全部记载内容引用到本说明书。
本发明涉及一种半导体装置及其制造方法。特别是涉及将半导体元件内置于无芯布线基板，并由树脂等绝缘层覆盖，且在其上层叠多层布线层和绝缘层的半导体装置及其制造方法。
背景技术
近年来，要求电子设备的小型化、高功能化、高性能化，相应地需要半导体封装的高密度安装技术。一直以来，半导体封装的内插基板主要使用具有芯层的组合基板。但是芯基板的贯通孔(TH)、布线宽度与组合层的通孔直径、布线宽度相比大数倍，因此其尺寸差成为封装基板的高速化、高密度微细布线化的障碍。此外，组合基板的一个面在设计上是不需要的层，但在制造上设置用于防止基板的翘曲，因此成为成本提高的要因。因此，为了实现半导体封装的高速化、高密度化及低成本化，要求不具有芯层的全层组合基板即无芯基板。
另一方面，现有的内插基板(布线基板)和半导体元件的连接方法，采用使用了金线等的引线接合、使用焊锡球的倒装片连接，但均存在问题。引线接合中，有低成本的优点，但在窄间距化时需要缩小线直径，存在线断开、连接条件苛刻的问题。倒装片连接中，与引线接合相比能够进行高速传送，但在半导体元件的端子数增加、窄间距连接时，由于焊锡凸起的连接强度较弱，因而常发生连接部位产生裂纹、因空隙引起的连接不良。因此，近年来，作为具有实现半导体装置的高集成化及高功能化、封装的薄型化、低成本化、高频对应、电镀连接所产生的低应力连接等大量优点的高密度安装技术，提出了在布线基板中内置半导体元件并从半导体元件的电极端子直接引出布线的半导体装置，即所谓的半导体元件内置基板。
专利文献1中，公开了下述多层印刷基板：在芯基板中内置IC芯片，通过在IC芯片的顶料板的表面设置过渡层，能够不经由导线部件地与IC芯片直接电连接。
此外，专利文献2中，公开了下述电子部件内置型多层基板：如图19所示设定上述过渡层129的直径比焊盘127的直径小，且比覆盖焊盘的钝化膜128的开口径128a大，由此防止从过渡层的边缘向钝化膜产生龟裂。
并且，专利文献3中，虽不涉及内置有半导体元件的布线基板，但说明了下述事项：如图20所示，在多层布线基板中，在表面设置电气元件连接焊盘，在背面设置外部电路连接端子焊盘，使与电气元件连接的通孔直径A小于外部电路连接端子焊盘的直径B。
专利文献1：JP特开2001-339165号公报
专利文献2：JP特开2004-288711号公报
专利文献3：JP特开2005-72328号公报
发明内容
另外，从上述专利文献1至3的全部公开内容引用在本说明书中。以下的分析由本发明提供。
使用在半导体封装的内插基板中具有芯层的组合基板时，芯基板的贯通孔(TH)、布线宽度与组合层的通孔直径、布线宽度相比大数倍，因此其尺寸差成为封装基板的高速化、高密度微细布线化的障碍。另一方面，在布线层不使用芯层的无芯基板，相对于组合基板，虽然能够实现高速化、高密度微细布线化，但由于是在支撑体上依次地层叠布线体的结构，因此已知层数增加时，成品率以层数的阶乘劣化。与窄间距、多引脚的半导体元件连接的无芯基板必须多层化，因此需要以高成品率实现多层化的无芯基板。
并且，半导体元件内置基板通过内置保证良好质量的半导体元件而实现，因此内置半导体元件的布线基板的制造方法必须具有高成品率。
此处，一直以来，通常在组合基板上层叠的绝缘层，在各层上绝缘材料、绝缘层厚不改变。这是因为，若改变绝缘材料，则层叠条件、通孔形成条件、布线形成条件完全改变，从而影响到工艺成本、成品率。
另一方面，在工艺、可靠性方面要求表征通孔高度相对于通孔直径的通孔高宽比为1左右。高宽比为1以上时，向通孔内电解镀的均匀性变差，产生通孔连接点不良。高宽比为1以下时，虽然向通孔内电解镀的均匀性良好，但采用薄的绝缘层时，会发生层间布线短路。由以上可知，不能期待布线总数多层化时的高成品率化。
近年的半导体元件越来越高性能化，可以预想，今后在半导体元件内置基板中内置的半导体元件会进一步窄间距、多引脚。到那时，以现有技术的布线规则、通孔直径难以从半导体元件的电极端子引出全部的信号，需要布线规则的微细化(例如，L/S＝5～20μm)和通孔的小径化(例如通孔直径：10～30μm)。但是，布线规则的微细化和通孔的小径化会影响到成品率，因此可预想到，随着层数增加，会进一步产生成品率问题。上述专利文献1至3无法解决上述问题。
本发明的目的在于提供一种高成品率、高可靠性的半导体装置及其制造方法，在将窄间距、多引脚的半导体元件内置于无芯布线基板的半导体元件内置基板中，能够不降低成品率地实现无芯布线的层数的多层化。
本发明的一个方面(侧面)的半导体装置，包括：一个以上的半导体元件，在表面具有电极端子；和无芯布线基板，内置有所述半导体元件，并且具有层叠的多个布线层及绝缘层、设置于所述布线层的布线、及设置于所述绝缘层并将所述绝缘层上下的所述布线电连接的通孔，并在表面设有外部连接端子，所述半导体装置的特征在于，所述半导体元件埋入于所述绝缘层，所述外部连接端子和所述电极端子经由所述布线或所述通孔中的至少一个而电导通，所述绝缘层和所述布线层层叠在所述半导体元件的一个面上，所述通孔或所述布线中的至少一个具有与其他绝缘层或布线层上所设置的通孔或布线不同的剖面形状。
另外，本发明中，布线的剖面形状是指最小布线宽度、布线间的最小间距、布线的厚度，不同的剖面形状包括上述要素中的一个不同的情况。
本发明的其他方面的半导体装置的制造方法，包括：在支撑体上以电极端子形成面为表面而配置半导体元件的工序；第一布线体形成工序，形成布线体，该布线体包括覆盖所述半导体元件的绝缘层、在所述绝缘层上所设置的布线层、及贯通所述绝缘层而将所述电极端子和所述布线层连接的通孔；以及第二布线体形成工序，在所述布线体上进一步形成新布线体，该新布线体通过形成并层叠绝缘层、通孔和布线层而成，所述半导体装置的制造方法的特征在于，反复进行一次以上所述第二布线体形成工序，反复进行一次以上的所述第二布线体形成工序中的至少一次第二布线体形成工序包括下述工序：新形成与该工序之前的工序中形成的布线层的布线剖面形状或通孔的剖面形状不同的剖面形状的布线或通孔。
发明效果
根据本发明，能够提供一种高成品率且高可靠性的半导体装置和所述半导体装置的低成本且简易的制造方法，即使内置于无芯多层布线基板的半导体元件是窄间距、多引脚的半导体元件，也能够构成对各层最适宜的布线体。
附图说明
图1是表示本发明的实施方式1的半导体装置的剖视图。
图2是表示实施方式1的变形例4的半导体装置的剖视图。
图3是表示实施方式1的变形例5的半导体装置的剖视图。
图4是表示本发明的实施方式2的半导体装置的剖视图。
图5是表示实施方式2的变形例1的半导体装置的剖视图。
图6是表示本发明的实施方式3的半导体装置的剖视图。
图7是表示本发明的实施方式4的半导体装置的剖视图。
图8是表示实施方式4的变形例1的半导体装置的剖视图。
图9是表示实施方式4的变形例2的半导体装置的剖视图。
图10是表示实施方式1至实施方式4的变形例的半导体装置的剖视图。
图11是表示本发明的实施方式5的半导体装置的制造方法的工序图。
图12是图11所示的工序图的后续工序图。
图13是表示本发明的实施方式6的半导体装置的制造方法的工序图。
图14是图13所示的工序图的后续工序图。
图15是表示本发明的实施方式7的半导体装置的制造方法的工序图。
图16是图15所示的工序图的后续工序图。
图17是表示本发明的实施方式8的半导体装置的制造方法的工序图。
图18是图17所示的工序图的后续工序图。
图19是表示现有的电子部件内置型多层基板的剖视图。
图20是表示现有的多层布线基板的剖视图。
图21是表示实施方式1的变形例1的半导体装置的剖视图。
图22是表示实施方式1的变形例2的半导体装置的剖视图。
图23是表示实施方式1的变形例3的半导体装置的剖视图。
标号说明
12 半导体装置
13、13A 半导体元件
14 电极端子
15 绝缘层A
16 通孔A
17 布线A
18、18A 绝缘层B
19、19A 通孔B
20、20A 布线B
21、21A 绝缘层C
22、22A 通孔C
23、23A、23B 布线C(外部连接端子)
24 阻焊剂
25 支撑体
26 粘接层
27 加强材料
28 散热器
29 绝缘层D
30 金属柱(通孔)
31 无芯布线基板(电路基板)
111 绝缘层
112 布线电路层
113 通孔导体
117 端子焊盘
119 布线基板
121 电子部件内置型多层基板
124 腔室
125 电子部件
127 焊盘
128 钝化膜
129 过渡层
131 导通孔
132 导体电路(布线层)
具体实施方式
关于本发明的实施方式，如下根据需要参照附图进行概括。
如图1～图10、图21～图23所示，本发明的一个实施方式的半导体装置12，包括：一个以上的半导体元件13，在表面具有电极端子14；和无芯布线基板31，内置有半导体元件13，且具有层叠的多个布线层(17、20、23)和绝缘层(15、18、21)、设于布线层的布线(17、20、23)、及设于绝缘层并将绝缘层上下的布线电连接的通孔(16、19、22、30)，并在表面设有外部连接端子23，其中，半导体元件13埋入于绝缘层，外部连接端子23和电极端子14经由布线或通孔中的至少一个而电导通，绝缘层(15、18、21)和布线层(17、20、23)层叠在半导体元件13的一个面上，通孔(16、19、22、30)或布线(17、20、23)中的至少一个具有与其他绝缘层或布线层上所设置的通孔或布线不同的剖面形状。
此外，如图1～图10、图22、图23所示，本发明的一个实施方式的半导体装置，也可以在最接近电极端子14的层(16、30)，通孔(16、19、22、30)的剖面形状最小。
此外，如图1～图10、图22、图23所示，本发明的一个实施方式的半导体装置，也可以从最接近电极端子14的层(16、30)朝向所述外部连接端子23一侧的层22，通孔(16、19、22、30)的剖面形状阶段性地扩大。阶段的数量可根据需要增加。
此外，如图1～图10、图22、图23所示，本发明的一个实施方式的半导体装置，也可以从最接近电极端子14的层16朝向所述外部连接端子23一侧的层22，通孔(16、19、22、30)的剖面形状保持大致相似的形状并逐层扩大。为了保持大致相似的形状，优选在逐层扩大通孔直径的同时逐层增厚通孔的高度即绝缘层的厚度。此外，高度相对于通孔直径的比即高宽比优选不超过0.3至3的范围。在高宽比小于0.3时，相对于通孔直径的高度(绝缘层的厚度)引起层间短路，或由于通孔直径过大而成为高密度化的障碍。另一方面，高宽比超过3时，向通孔内形成布线较困难，会产生断线不良。
此外，如图1～图10、图21、图23所示，本发明的一个实施方式的半导体装置，也可以在最接近电极端子14的层17，布线(17、20、23)的剖面形状最小。即使在安装电极端子14间的间距为窄间距的半导体元件13的情况下，使最接近层17为散开层时，能够将与电极端子14连接的窄间距的布线在最接近层17引出到外侧，更靠外部连接端子23侧的布线层(20、23)能够以宽间距进行布线。
此外，如图1～图10、图21、图23所示，本发明的一个实施方式的半导体装置，也可以从最接近电极端子14的层17朝向外部连接端子一侧的层23，布线(17、20、23)的剖面形状阶段性地扩大。
此外，如图1～图10、图21、图23所示，本发明的一个实施方式的半导体装置，也可以电极端子14的间距比外部连接端子23的间距窄。
此外，如图1～图10、图22、图23所示，本发明的一个实施方式的半导体装置，也可以通孔(16、19、22)的外部连接端子23一侧的直径大于电极端子14一侧的直径。
此外，如图4、图5、图8、图9所示，本发明的一个实施方式的半导体装置，也可以密封半导体元件13的电极端子的表面的绝缘层15和密封半导体元件13的侧面的绝缘层(29、26、25)不同。
此外，如图6所示，本发明的一个实施方式的半导体装置，也可以在半导体元件13的电极端子14上设置金属柱30，金属柱30作为通孔16起作用。
此外，如图7、图8所示，本发明的一个实施方式的半导体装置，也可以在半导体元件13的形成有电极端子14的面的相反面设置支撑体25。
此外，如图10所示，本发明的一个实施方式的半导体装置，也可以在半导体元件13的设有电极端子14的面的相反面一侧设置散热器28。
并且，如图11～图18所示，本发明的一个实施方式的半导体装置的制造方法，包括：在支撑体25上以电极端子14形成面为表面而配置半导体元件13的工序(图11(b)、图13(a)、图15(a)、图16(b))；第一布线体形成工序，形成布线体，该布线体包括覆盖半导体元件的绝缘层(15、29)、在所述绝缘层15的表面上所设置的布线层17、及贯通所述绝缘层并将所述电极端子和所述布线层连接的通孔(16、30)(图11(d)、图16(d)、图18(d))；第二布线体形成工序，在布线体上进一步形成新布线体，该新布线体通过形成并层叠绝缘层(18、21)、通孔(19、22)和布线层(20、23)而成(图12(e)、图18(e))，其中，反复进行一次以上的第二布线体形成工序，反复进行一次以上的第二布线体形成工序中的至少一次第二布线体形成工序包括下述工序：新形成与在该工序之前的工序中形成的布线层17的布线剖面形状或通孔(16、30)的剖面形状不同的剖面形状的布线(20、23)或通孔(19、22)。
此外，如图11～图18所示，本发明的一个实施方式的半导体装置的制造方法，反复进行一次以上的第二布线体形成工序(图12(e)、图18(e))中的至少一次第二布线体形成工序包括下述工序：新形成具有比该工序之前的工序形成的通孔(16、30)的剖面形状扩大的剖面形状的通孔(19、22)。
此外，如图11～图18所示，本发明的一个实施方式的半导体装置的制造方法，反复进行一次以上的第二布线体形成工序中的至少一次第二布线体形成工序包括下述工序：新形成具有比该工序之前的工序中形成的布线层17的布线剖面形状扩大的布线剖面形状的布线层(20、23)。
此外，如图12(f)所示，本发明的一个实施方式的半导体装置的制造方法，也可以包括形成布线体后除去所述支撑体25的工序。
此外，如图10所示，本发明的一个实施方式的半导体装置的制造方法，也可以具有除去支撑体25后配置散热器28的工序。
此外，如图13、图14所示，本发明的一个实施方式的半导体装置的制造方法，第一布线体形成工序也可以包括以下工序：在半导体元件13的侧面形成第一绝缘层29(图13(b))；和在第一绝缘层29和半导体元件13的表面形成材质与第一绝缘层29不同的第二绝缘层15(图14(c))。
并且，如图15、图16所示，本发明的一个实施方式的半导体装置的制造方法，也可以是，半导体元件13是具有电极端子14的表面上所设置的金属柱30的半导体元件，第一布线体形成工序包括以下工序：形成覆盖半导体元件13的绝缘层15(图15(b))；及除去绝缘层15的一部分以露出金属柱30的表面(图16(c))，并在露出的金属柱30和绝缘层15的表面形成布线层(图16(d))，金属柱30作为通孔16起作用。
以下，参照附图对每个实施方式进行详细说明。
[实施方式1]
图1是表示本发明的实施方式1的半导体装置的剖视图。图1的半导体装置12中，半导体元件13的侧面和具有电极端子14的面的至少一部分与绝缘层A(15)相接，在电极端子14的上表面侧设有将电极端子14和半导体装置12的外部连接端子即布线C(23)电连接的通孔A(16)、布线A(17)、绝缘层B(18)、通孔B(19)、布线B(20)、绝缘层C(21)、通孔C(22)。此外，半导体元件13的设有电极端子14的面的相反面从绝缘层A(15)露出。
图1中，层数为3层，但不限于此，只要为多层，多少层均可。本实施方式中，设定布线层为3层、绝缘层为3层。
此外，图1中，按通孔A(16)、通孔B(19)、通孔C(22)的顺序使通孔剖面形状扩大，按布线A(17)、布线B(20)、布线C(23)的顺序使布线剖面形状扩大，按电极端子14和布线A(17)之间的绝缘层A(15)、绝缘层B(18)、绝缘层C(21)的顺序使绝缘层变厚。但是，不限定于这种结构。通孔剖面形状、布线剖面形状、绝缘层厚根据需要在各层选择最适宜的结构即可。也可以是，通孔剖面形状在外部连接端子侧比在电极端子侧扩大，且绝缘层在外部连接端子侧比在电极端子侧变厚。此外，也可以是，布线剖面形状在外部连接端子侧比在电极端子侧扩大。
此处，通孔剖面形状表示通孔的顶部直径、底部直径和高度。通孔剖面形状的扩大也可以指其中的一个以上扩大。设通孔直径较大的一方为通孔的顶部，通孔直径较小的一方为通孔的底部。优选通孔的底部侧为与窄间距的半导体元件之间的连接部位，但也可以相反。其中，从接近半导体元件的层开始通孔剖面形状相似地扩大，从信号品质考虑是优选的。各层的通孔优选通孔的高度相对于直径的比即高宽比不超出0.3至3的范围。在高宽比小于0.3时，相对于通孔直径的高度(绝缘层的厚度)引起层间短路，或因通孔直径过大而妨碍高密度化。另一方面，高宽比超过3时，难以向通孔内形成布线，担心断线不良。优选高宽比为1左右，因此，在每层扩大通孔直径时，优选与扩大通孔直径同时地也同时扩大通孔高度(绝缘层的厚度)。
布线剖面形状表示最小布线宽度、布线间的最小间距、所谓的布线规则、布线的厚度，可以仅扩大其中的一个以上。布线剖面形状的扩大，在布线规则中表示从窄间距、小宽度向宽间距、大宽度转变，在布线厚度中表示从薄的布线厚度向厚的布线厚度转变。布线剖面形状优选从接近半导体元件的层逐渐扩大。
为了实现高成品率的半导体装置，优选的是，从接近半导体元件13的层开始通孔剖面形状、布线剖面形状分别逐渐变大，并且绝缘层随之变厚，即，从接近半导体元件13的层开始，布线规则从窄间距、小宽度向宽间距、大宽度转变，通孔直径从小径向大径转变，绝缘层从薄的绝缘层向厚的绝缘层转变，但不限于此。此外，在布线层、绝缘层达到多层的情况下，不一定需要在每一层改变通孔剖面形状、布线剖面形状、绝缘层厚，也可以从接近半导体元件13的层朝向外部连接端子在每几层阶段性地改变通孔剖面形状、布线剖面形状、绝缘层厚。
此外，通过布线规则中从窄间距、小宽度向宽间距、大宽度转变、通孔直径从小径向大径转变、绝缘层厚从薄的层厚向厚的层厚转变，能够提高半导体装置12的可靠性。
半导体元件13可根据目标半导体装置的厚度调整厚度。本实施方式中，半导体元件13的厚度设定为30～50μm。图1中，半导体元件13的数量为一个，但也可以为多个。半导体元件13的设有电极端子14的面的相反面(以下称为半导体元件13的背面)与绝缘层A(15)成为同一平坦面，因此能够在该面稳定且高精度地连接散热器及其他部件。另一方面，半导体元件13的背面比绝缘层A(15)突出时，半导体元件13的露出面变多，因此散热特性提高。此外，能够通过加工突出部而调整半导体元件13的厚度。进而，若半导体元件13的背面相比绝缘层A(15)凹陷，则能够避免从半导体元件13的端部发生剥离、破碎。本实施方式中，半导体元件13的背面与绝缘层A(15)为同一平坦面。此外，图1中，外部连接端子23相比绝缘层C(21)突出，但与电极端子14和绝缘层A(15)的关系同样地，外部连接端子23可以与绝缘层C(21)大致为平面，也可以相比绝缘层C(21)凹陷。
绝缘层A(15)、绝缘层B(18)、绝缘层C(21)例如由感光性或非感光性的有机材料形成，有机材料使用例如环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等、在由玻璃布或芳族聚酸胺纤维等形成的织布或不织布上浸渍了环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等的材料。
此外，各绝缘层除了使用上述有机材料以外，还可以使用氮化硅、钛酸钡、氮化硼、钛锆酸铅、碳化硅、滑石、氧化锌等氧化物类、氢氧化物类、碳化物类、碳酸盐类、氮化物类、卤化物类、磷酸盐类的陶瓷和在填料中包括上述陶瓷或玻璃等的合成材料、或碳纳米管、类金刚石碳、聚对二甲苯等材料。
为了实现高成品率的半导体装置，优选的是，在要求最微细的通孔直径、布线规则、薄的绝缘层的接近半导体元件的层的绝缘层采用感光性树脂，在其下一层采用可通过UV-YAG激光形成通孔的非感光性树脂，在要求最大的通孔直径、最宽的布线规则、最厚的绝缘层的接近外部连接端子的层的绝缘材料中采用可通过CO2激光形成通孔的玻璃布等浸渍了加强材料的非感光性树脂。这样在各层适宜采用与要求的布线规则、通孔剖面形状、绝缘层厚适应的绝缘材料、工艺，从而不仅能够实现高成品率，还能够实现低成本。
此外，通过在各层改变绝缘材料，能够期待各种效果。例如，通过在需要微细通孔的层采用低弹性的绝缘材料，能够提高可靠性。此外，通过在厚的绝缘层采用高弹性模量的绝缘材料，能够实现半导体装置的低翘曲化。本实施方式中，绝缘层A(15)、绝缘层B(18)、绝缘层C(21)使用非感光性树脂的环氧树脂。
布线A(17)、布线B(20)、布线C(23)使用例如选自铜、银、金、镍、铝和钯构成的组的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中，布线A(17)、布线B(20)、布线C(23)使用了铜。
通孔A(16)、通孔B(19)、通孔C(22)使用例如选自铜、银、金、镍、铝和钯构成的组的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中，通孔A(16)、通孔B(19)、通孔C(22)使用了铜。
[实施方式1的变形例1]
图21是实施方式1的变形例1的半导体装置的剖视图。图21与图1相比，使绝缘层B(18A)、绝缘层C(21A)的膜厚与绝缘层A(15)的膜厚大致相同而较薄。此外，半导体元件13A的厚度也比图1薄。因此，能够实现半导体装置12整体的薄型化。布线B(20)的布线剖面形状比布线A(17)扩大，但布线C(23A)的布线剖面形状与布线B(20)大致相同。根据半导体元件13A的电极端子14的间距，将最接近半导体元件13A的层即布线层17的布线以窄间距进行布线，并且将最接近层17的布线作为散开层(Fan-out layer)，将从半导体元件13A引出的布线的一部分在半导体元件13A的外侧连接向通孔B(19A)，以能够扩大最接近层的外部连接端子23侧的布线层、通孔的布线间距而进行布线。因此，能够在布线A(17)的外部连接端子23A侧的布线层(20、23A)扩大布线间距，扩大布线剖面形状而进行布线。因此，即使电极端子14为窄间距，也能够扩大最接近第一电极端子14的层即布线层17以外的布线层的布线剖面形状而进行布线。即，相对于布线层17的最小布线宽度、最小布线间隔为10μm、厚度为10μm，能够使布线层20、布线层23的最小布线宽度、最小布线间隔为50μm、厚度15μm。此外，由于减薄了绝缘层的膜厚，因此，通孔B(19A)、通孔C(22A)的通孔剖面形状与通孔A(16)大致为同一形状而不致使破坏高宽比。即，该变形例中，使最接近半导体元件13A的层即布线层17的布线剖面形状比其他布线层小，由此可实现能够以薄型且成品率良好地制造的半导体元件内置无芯基板。
[实施方式1的变形例2]
图22是实施方式1的变形例2的半导体装置的剖视图。图22与图1相比，使布线B(20A)、布线C(23B)的布线剖面形状与布线A(17)大致相同。通常，为了以窄间距形成微细的布线，需要高精度的布线形成工序，因此容易变为高成本。但是，不会因布线层而改变布线形成工序时能够稳定地以低成本进行制造的情况下，能够如图22所示对全部的布线层的布线使用可进行微细布线的布线层。另外，相对于根据电极端子14的间距必须形成微细的布线的布线A(17)，在布线B(20A)、布线C(23B)的布线存在富余的情况下，也能够以接地布线覆盖打开的空间。但是，布线B(20A)、布线C(23B)的设计规则上的最小布线宽度、最小布线间隔与布线A(17)相同。此外，布线B(20A)、布线C(23B)的布线的厚度与布线A(17)相同。
[实施方式1的变形例3]
图23是表示实施方式1的变形例2的半导体装置的剖视图。图23中，相对于图1，在半导体装置12的最上表面以使布线C(23)的一部分开口的方式设置阻焊剂24。阻焊剂24设置成使布线C(23)的一部分露出而覆盖其余部分。该变形例中，作为阻焊剂23的材料，使用感光性阻焊油墨。也可以在从阻焊剂24开口的表面上通过选自金、银、铜、锡及焊锡材料构成的组中的至少1种金属或合金形成。本实施方式中，依次层叠厚度3μm的镍和0.5μm的金。
[实施方式1的其他变形例]
此外，如图2所示，也可以在半导体元件13的电极端子14的相反面设置粘接层26。该情况下，粘接层26起防止污染半导体元件13的作用。此外，如图3所示，粘接层26不仅限于半导体元件13的电极端子14的相反面，也可以设置成与绝缘层A(15)相接。
并且，也可以在各层的期望位置设置起到电路的噪声滤波器的作用的电容器。作为构成电容器的电介质材料，优选氧化钛、氧化钽、Al2O3、SiO2、ZrO2、HfO2或Nb2O5等金属氧化物、BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)或PLZT(Pb1-yLayZrxTi1-xO3)等钙钛矿类材料或SrBi2Ta2O9等Bi类层状化合物。其中，0≤x≤1，0＜y＜1。此外，作为构成电容器的电介质材料，也可以使用混合有无机材料、磁性材料的有机材料等。此外，除半导体元件、电容器以外，也可以设置分立(Discrete)部件。
通过本实施方式或其变形例，在内置有窄间距、多引脚的半导体元件的半导体元件内置基板的多层化中，能够实现半导体元件内置基板的高成品率化、高可靠性化。
[实施方式2]
图4是表示本发明的实施方式2的半导体装置的剖视图。图4的半导体装置12中，半导体元件13的具有电极端子14的面的至少一部分与绝缘层A(15)相接，半导体元件13的侧面与绝缘层D(29)相接，在电极端子14的上表面侧设有将电极端子14和半导体装置12的外部连接端子即布线C(23)电连接的通孔A(16)、布线A(17)、绝缘层B(18)、通孔B(19)、布线B(20)、绝缘层C(21)、通孔C(22)。此外，以将布线C(23)的一部分开口的方式设有阻焊剂24。此外，半导体元件13的设有电极端子14的面的相反面从绝缘层D(29)露出。
图4中，层数为3层，但不限于此，只要为多层，多少层均可。本实施方式中，设定布线层为3层，绝缘层为3层。
此外，图4中，按通孔A(16)、通孔B(19)、通孔C(22)的顺序使通孔剖面形状扩大，按布线A(17)、布线B(20)、布线C(23)的顺序使布线剖面形状扩大，按电极端子14和布线A(17)之间的绝缘层A(15)、绝缘层B(18)、绝缘层C(21)的顺序使绝缘层变厚。但是，如在实施方式1中的说明，不需要限定于这种结构。
通孔剖面形状表示通孔的顶部直径、底部直径和高度。通孔剖面形状的扩大也可以指其中的一个以上扩大。设通孔直径大的一方为通孔的顶部，通孔直径小的一方为通孔的底部。优选通孔的底部侧为与窄间距的半导体元件之间的连接部位。其中，从接近半导体元件的层开始通孔剖面形状相似地扩大，从信号品质考虑是优选的。
布线剖面形状表示最小布线宽度、布线间的最小间距、所谓的布线规则和布线的厚度，可以仅扩大其中的一个以上。布线剖面形状的扩大，在布线规则中表示从窄间距、小宽度向宽间距、大宽度转变，在布线厚度中表示从薄的布线厚度向厚的布线厚度转变。优选从接近半导体元件的层开始布线剖面形状逐渐扩大。
为了实现高成品率的半导体装置，优选的是，从接近半导体元件13的层开始通孔剖面形状、布线剖面形状分别逐渐变大，与之相伴绝缘层变厚，即从接近半导体元件13的层开始，布线规则从窄间距、小宽度向宽间距、大宽度转变，通孔直径从小径向大径转变，绝缘层从薄的绝缘层向厚的绝缘层转变，但不限于此。
此外，通过布线规则从窄间距、小宽度向宽间距、大宽度转变，通孔直径从小径向大径转变，绝缘层从薄的绝缘层向厚的绝缘层转变，能够提高半导体装置12的可靠性。
此外，如图2所示，也可以在半导体元件13的电极端子14的相反面设置粘接层26。该情况下，粘接层26起防止污染半导体元件13的作用。此外，如图3所示，粘接层不仅限于半导体元件13的电极端子14的相反面，也可以设置成与绝缘层D(29)相接。
半导体元件13可根据目标半导体装置的厚度调整厚度。本实施方式中，设定半导体元件13的厚度为30～50μm。图4中，半导体元件13的数量为一个，但也可以为多个。由于半导体元件13的设有电极端子14的面的相反面(以下称为半导体元件13的背面)和绝缘层D(29)为同一平坦面，因此，能够在该面稳定并高精度地连接散热器及其他部件。另一方面，若半导体元件13的背面相比绝缘层D(29)突出，则半导体元件13的露出面变多，因此散热特性提高。此外，能够通过加工突出部而调整半导体元件13的厚度。并且，若半导体元件13的背面相比绝缘层D(29)凹陷，则能够避免从半导体元件13的端部产生剥离、破碎。本实施方式中，半导体元件13的背面与绝缘层D(29)为同一平坦面。
绝缘层A(15)、绝缘层B(18)、绝缘层C(21)、绝缘层D(29)例如由感光性或非感光性的有机材料形成，有机材料使用例如环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等、在由玻璃布或芳族聚酸胺纤维等形成的织布或不织布上浸渍了环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等的材料。
此外，各绝缘层除了使用上述有机材料以外，还可以使用氮化硅、钛酸钡、氮化硼、钛锆酸铅、碳化硅、滑石、氧化锌等氧化物类、氢氧化物类、碳化物类、碳酸盐类、氮化物类、卤化物类、磷酸盐类的陶瓷和在填料中包括上述陶瓷或玻璃等的合成材料、或碳纳米管、类金刚石碳、聚对二甲苯等材料。
为了实现高成品率的半导体装置，优选的是，在要求最微细的通孔直径、布线规则、薄的绝缘层的接近半导体元件的层的绝缘层采用感光性树脂，在其下一层采用可通过UV-YAG激光形成通孔的非感光性树脂，在要求最大的通孔直径、最宽的布线规则、最厚的绝缘层的接近外部连接端子的层的绝缘材料中采用可通过CO2激光形成通孔的玻璃布等浸渍了加强材料的非感光性树脂。这样在各层适宜采用与要求的布线规则、通孔剖面形状、绝缘层厚适应的绝缘材料、工艺，从而不仅能够实现高成品率，还能够实现低成本。
此外，通过在各层改变绝缘材料，可期待各种效果。例如，在需要微细通孔的层可通过采用低弹性的绝缘材料而提高可靠性。此外，在厚的绝缘层可通过采用高弹性模量的绝缘材料而实现半导体装置的低翘曲化。
本实施方式中，如图5所示，绝缘层A(15)、绝缘层B(18)、绝缘层C(21)使用非感光性树脂的环氧树脂，绝缘层D(29)使用具有玻璃布的非感光性树脂的环氧树脂。如以上所述，通过在半导体元件13的外侧采用具有刚性的树脂，可实现半导体装置12的低翘曲化。
布线A(17)、布线B(20)、布线C(23)使用例如选自由铜、银、金、镍、铝和钯构成的组中的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中，布线A(17)、布线B(20)、布线C(23)使用铜。
通孔A(16)、通孔B(19)、通孔C(22)使用例如选自由铜、银、金、镍、铝和钯构成的组中的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中，通孔A(16)、通孔B(19)、通孔C(22)使用铜。
在半导体装置12的最上表面以使外部电极即布线C(23)的一部分露出并覆盖其余部分的方式形成阻焊剂24。本实施方式中，阻焊剂24的材料使用感光性阻焊油墨。也可以在从阻焊剂24开口的表面上通过选自金、银、铜、锡及焊锡材料构成的组中的至少1种金属或合金形成。本实施方式中，依次层叠厚度3μm的镍和0.5μm的金。
也可以在各层的期望位置设置起到电路的噪声滤波器的作用的电容器。作为构成电容器的电介质材料，优选氧化钛、氧化钽、Al2O3、SiO2、ZrO2、HfO2或Nb2O5等金属氧化物、BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)或PLZT(Pb1-yLayZrxTi1-xO3)等钙钛矿类材料或SrBi2Ta2O9等Bi类层状化合物。其中，0≤x≤1，0＜y＜1。此外，作为构成电容器的电介质材料，也可以使用混合有无机材料、磁性材料的有机材料等。此外，除半导体元件、电容器以外，也可以设置分立部件。
通过本实施方式，在内置有窄间距、多引脚的半导体元件的半导体元件内置基板的多层化中，能够实现半导体元件内置基板的高成品率化、高可靠性化。此外，改变半导体元件13的电极端子14面和半导体元件13的侧面的绝缘材料，并在半导体元件13的侧面使用高刚性的绝缘材料，由此能够使半导体装置12低翘曲化并提高可靠性。
[实施方式3]
图6是表示本发明的实施方式3的半导体装置的剖视图。图6的半导体装置12中，半导体元件13的侧面和具有电极端子14的面的至少一部分与绝缘层A(15)相接，在电极端子14的上表面侧，设有将电极端子14和半导体装置12的外部连接端子即布线C(23)电连接的金属柱30、布线A(17)、绝缘层B(18)、通孔B(19)、布线B(20)、绝缘层C(21)、通孔C(22)。此外，以使布线C(23)的一部分开口的方式设置阻焊剂24。此外，半导体元件13的设有电极端子14的面的相反面从绝缘层A(15)露出。
图6中，层数为3层，但不限于此，只要为多层，多少层均可。本实施方式中，设定布线层为3层，绝缘层为3层。此外，也可以将全部的通孔设为金属柱30。
此外，图6中，按金属柱30、通孔B(19)、通孔C(22)的顺序使通孔剖面形状扩大，按布线A(17)、布线B(20)、布线C(23)的顺序使布线剖面形状扩大，按电极端子14和布线A(17)之间的绝缘层A(15)、绝缘层B(18)、绝缘层C(21)的顺序使绝缘层厚变厚。但是，如在实施方式1中的说明，不需要限定于这种结构。
通孔剖面形状表示通孔的顶部直径、底部直径和高度。通孔剖面形状的扩大也可以指其中的一个以上扩大。设通孔直径大的一方为通孔的顶部，设通孔直径小的一方为通孔的底部。优选通孔的底部侧为与窄间距的半导体元件之间的连接部位。其中，从接近半导体元件的层开始通孔剖面形状相似地扩大，从信号品质考虑是优选的。
布线剖面形状表示最小布线宽度、布线间的最小间距、所谓的布线规则和布线的厚度，可以仅扩大其中的一个以上。布线剖面形状的扩大，在布线规则中表示从窄间距、小宽度向宽间距、大宽度转变，在布线厚度中表示从薄的布线厚度向厚的布线厚度转变。优选从接近半导体元件的层开始布线剖面形状逐渐扩大。
为了实现高成品率的半导体装置，优选的是，从接近半导体元件13的层开始通孔剖面形状、布线剖面形状分别逐渐变大，与之相伴绝缘层变厚，即从接近半导体元件13的层开始，布线规则从窄间距、小宽度向宽间距、大宽度转变，通孔直径从小径向大径转变，绝缘层从薄的绝缘层向厚的绝缘层转变，但不限于此。
此外，通过布线规则从窄间距、小宽度向宽间距、大宽度转变，通孔直径从小径向大径转变，绝缘层从薄的绝缘层向厚的绝缘层转变，能够提高半导体装置12的可靠性。
此外，与实施方式1相同，如图2所示，也可以在半导体元件13的电极端子14的相反面设置粘接层26。该情况下，粘接层26起到防止污染半导体元件13的作用。此外，如图3所示，粘接层不仅限于半导体元件13的电极端子14的相反面，也可以设置成与绝缘层A(15)相接。
半导体元件13可根据目标半导体装置的厚度调整厚度。本实施方式中，设定半导体元件13的厚度为30～50μm。图6中，半导体元件13的数量为一个，但也可以为多个。由于半导体元件13的设有电极端子14的面的相反面(以下称为半导体元件13的背面)和绝缘层A(15)为同一平坦面，因此，能够在该面稳定并高精度地连接散热器及其他部件。另一方面，若半导体元件13的背面相比绝缘层A(15)突出，则半导体元件13的露出面变多，因此散热特性提高。此外，能够通过加工突出部而调整半导体元件13的厚度。并且，若半导体元件13的背面相比绝缘层A(15)凹陷，则能够避免从半导体元件13的端部产生剥离、破碎。本实施方式中，半导体元件13的背面与绝缘层A(15)为同一平坦面。
绝缘层A(15)、绝缘层B(18)、绝缘层C(21)例如由感光性或非感光性的有机材料形成，有机材料使用例如环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等、在由玻璃布或芳族聚酸胺纤维等形成的织布或不织布上浸渍了环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等的材料。
此外，各绝缘层除了使用上述有机材料以外，还可以使用氮化硅、钛酸钡、氮化硼、钛锆酸铅、碳化硅、滑石、氧化锌等氧化物类、氢氧化物类、碳化物类、碳酸盐类、氮化物类、卤化物类、磷酸盐类的陶瓷和在填料中包括上述陶瓷或玻璃等的合成材料、或碳纳米管、类金刚石碳、聚对二甲苯等材料。
为了实现高成品率的半导体装置，优选的是，在要求最微细的通孔直径、布线规则、薄的绝缘层的接近半导体元件的层的绝缘层采用感光性树脂，在其下一层采用可通过UV-YAG激光形成通孔的非感光性树脂，在要求最大的通孔直径、最宽的布线规则、最厚的绝缘层的接近外部连接端子的层的绝缘材料中采用可通过CO2激光形成通孔的玻璃布等浸渍了加强材料的非感光性树脂。这样在各层适宜采用与要求的布线规则、通孔剖面形状、绝缘层厚适应的绝缘材料、工艺，从而不仅能够实现高成品率，还能够实现低成本。
此外，通过在各层改变绝缘材料，可期待各种效果。例如，在需要微细通孔的层可通过采用低弹性的绝缘材料而提高可靠性。此外，在厚的绝缘层可通过采用高弹性模量的绝缘材料而实现半导体装置的低翘曲化。
本实施方式中，绝缘层A(15)、绝缘层B(18)、绝缘层C(21)使用非感光性树脂的环氧树脂。此外，如图4、图5所示，也可以改变半导体元件13的电极端子14面和半导体元件13的侧面的绝缘材料。该情况下，通过在半导体元件13的侧面使用高刚性的绝缘材料，能够使半导体装置12低翘曲化并提高可靠性。
布线A(17)、布线B(20)、布线C(23)使用例如选自由铜、银、金、镍、铝和钯构成的组中的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中，布线A(17)、布线B(20)、布线C(23)使用铜。
通孔B(19)、通孔C(22)使用例如选自由铜、银、金、镍、铝和钯构成的组中的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中，通孔B(19)、通孔C(22)使用铜。
金属柱30使用例如选自由铜、银、金、镍、铝和钯构成的组中的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中使用铜。经由金属柱30将半导体元件13的电极端子14和外部连接端子电连接，从而不需要使用通孔A(16)。通常，由于通孔A(16)为小径通孔，因此消除了小径通孔引起的连接不良、成品率劣化的影响，能够实现使用金属柱作为通孔的高可靠性、高成品率的半导体装置12。
在半导体元件13的最上表面，以使外部电极即布线C(23)的一部分露出并覆盖其余部分的方式形成阻焊剂24。本实施方式中，阻焊剂24的材料使用感光性阻焊油墨。也可以在从阻焊剂24开口的表面上通过选自金、银、铜、锡及焊锡材料构成的组中的至少1种金属或合金形成。本实施方式中，依次层叠厚度3μm的镍和0.5μm的金。
也可以在各层的期望位置设置起到电路的噪声滤波器的作用的电容器。作为构成电容器的电介质材料，优选氧化钛、氧化钽、Al2O3、SiO2、ZrO2、HfO2或Nb2O5等金属氧化物、BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)或PLZT(Pb1-yLayZrxTi1-xO3)等钙钛矿类材料或SrBi2Ta2O9等Bi类层状化合物。其中，0≤x≤1，0＜y＜1。此外，作为构成电容器的电介质材料，也可以使用混合有无机材料、磁性材料的有机材料等。此外，除半导体元件、电容器以外，也可以设置分立部件。
通过本实施方式，在内置有窄间距、多引脚的半导体元件的半导体元件内置基板的多层化中，能够实现半导体元件内置基板的高成品率化、高可靠性化。此外，通过将在半导体元件13的电极端子14上设置的金属柱30用作通孔，进行电极端子14和外部连接端子的电连接，由此不需要在设置绝缘层后设置小径通孔，因此可消除小径通孔引起的连接不良、成品率劣化的影响，能够实现高可靠性、高成品率的半导体装置12。
[实施方式4]
图7是表示本发明的实施方式4的半导体装置的剖视图。图7的半导体装置12中，半导体元件13的侧面和具有电极端子14的面的至少一部分与绝缘层A(15)相接，在电极端子14的上表面侧，设有将电极端子14和半导体装置12的外部连接端子即布线C(23)电连接的通孔A(16)、布线A(17)、绝缘层B(18)、通孔B(19)、布线B(20)、绝缘层C(21)、通孔C(22)。此外，以使布线C(23)的一部分开口的方式设置阻焊剂24。此外，在半导体元件13的设有电极端子14的面的相反面设置支撑体25。图7中，层数为3层，但不限于此，只要为多层，多少层均可。本实施方式中，设定布线层为3层，绝缘层为3层。
此外，图7中，按通孔A(16)、通孔B(19)、通孔C(22)的顺序使通孔剖面形状扩大，按布线A(17)、布线B(20)、布线C(23)的顺序使布线剖面形状扩大，按电极端子14和布线A(17)之间的绝缘层A(15)、绝缘层B(18)、绝缘层C(21)的顺序使绝缘层变厚。但是，如在实施方式1中的说明，不需要限定于这种结构。
通孔剖面形状表示通孔的顶部直径、底部直径和高度。通孔剖面形状的扩大也可以指其中的一个以上扩大。设通孔直径大的一方为通孔的顶部，通孔直径小的一方为通孔的底部。优选通孔的底部侧为与窄间距的半导体元件之间的连接部位。其中，从接近半导体元件的层开始通孔剖面形状相似地扩大，从信号品质考虑是优选的。
布线剖面形状表示最小布线宽度、布线间的最小间距、所谓的布线规则和布线的厚度，可以仅扩大其中的一个以上。布线剖面形状的扩大，在布线规则中表示从窄间距、小宽度向宽间距、大宽度转变，在布线厚度中表示从薄的布线厚度向厚的布线厚度转变。优选从接近半导体元件的层开始布线剖面形状逐渐扩大。
为了实现高成品率的半导体装置，优选的是，从接近半导体元件13的层开始通孔剖面形状、布线剖面形状分别逐渐变大，与之相伴绝缘层变厚，即从接近半导体元件13的层开始，布线规则从窄间距、小宽度向宽间距、大宽度转变，通孔直径从小径向大径转变，绝缘层从薄的绝缘层向厚的绝缘层转变，但不限于此。
此外，通过布线规则从窄间距、小宽度向宽间距、大宽度转变，通孔直径从小径向大径转变，绝缘层从薄的绝缘层向厚的绝缘层转变，能够提高半导体装置12的可靠性。
此外，在半导体元件13的电极端子14的相反面设置粘接层26，但不仅限于半导体元件13的电极端子14的相反面，也可以设置成与绝缘层A(15)相接。
半导体元件13可根据目标半导体装置的厚度调整厚度。本实施方式中，设定半导体元件13的厚度为30～50μm。图7中，半导体元件13的数量为一个，但也可以为多个。由于半导体元件13的设有电极端子14的面的相反面(以下称为半导体元件13的背面)和绝缘层A(15)为同一平坦面，因此，能够在该面稳定并高精度地连接散热器及其他部件。另一方面，若半导体元件13的背面相比绝缘层A(15)突出，则半导体元件13的露出面变多，因此散热特性提高。此外，能够通过加工突出部而调整半导体元件13的厚度。并且，若半导体元件13的背面相比绝缘层D(29)凹陷，则能够避免从半导体元件13的端部产生剥离、破碎。本实施方式中，半导体元件13的背面与绝缘层A(15)为同一平坦面。
绝缘层A(15)、绝缘层B(18)、绝缘层C(21)例如由感光性或非感光性的有机材料形成，有机材料使用例如环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等、在由玻璃布或芳族聚酸胺纤维等形成的织布或不织布上浸渍了环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等的材料。
此外，各绝缘层除了使用上述有机材料以外，还可以使用氮化硅、钛酸钡、氮化硼、钛锆酸铅、碳化硅、滑石、氧化锌等氧化物类、氢氧化物类、碳化物类、碳酸盐类、氮化物类、卤化物类、磷酸盐类的陶瓷和在填料中包括上述陶瓷或玻璃等的合成材料、或碳纳米管、类金刚石碳、聚对二甲苯等材料。
为了实现高成品率的半导体装置，优选的是，在要求最微细的通孔直径、布线规则、薄的绝缘层的接近半导体元件的层的绝缘层采用感光性树脂，在其下一层采用可通过UV-YAG激光形成通孔的非感光性树脂，在要求最大的通孔直径、最宽的布线规则、最厚的绝缘层的接近外部连接端子的层的绝缘材料中采用可通过CO2激光形成通孔的玻璃布等浸渍了加强材料的非感光性树脂。这样在各层适宜采用与要求的布线规则、通孔剖面形状、绝缘层厚适应的绝缘材料、工艺，从而不仅能够实现高成品率，还能够实现低成本。
此外，通过在各层改变绝缘材料，能够期待各种效果。例如，通过在需要微细通孔的层采用低弹性的绝缘材料，能够提高可靠性。此外，通过在厚的绝缘层采用高弹性模量的绝缘材料，能够实现半导体装置的低翘曲化。
本实施方式中，绝缘层A(15)、绝缘层B(18)、绝缘层C(21)使用非感光性树脂的环氧树脂。
布线A(17)、布线B(20)、布线C(23)使用例如选自铜、银、金、镍、铝和钯构成的组的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中，布线A(17)、布线B(20)、布线C(23)使用了铜。
通孔A(16)、通孔B(19)、通孔C(22)使用例如选自铜、银、金、镍、铝和钯构成的组的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。本实施方式中，通孔A(16)、通孔B(19)、通孔C(22)使用了铜。
在半导体元件13的最上表面以使外部电极即布线C(23)的一部分露出并覆盖其余部分的方式形成阻焊剂24。本实施方式中，阻焊剂24的材料使用感光性阻焊油墨。也可以在从阻焊剂24开口的表面上通过选自金、银、铜、锡及焊锡材料构成的组中的至少1种金属或合金形成。本实施方式中，依次层叠厚度3μm的镍和0.5μm的金。
支撑体25可以是树脂、金属、玻璃、硅等任一种材料或它们的组合。此外，支撑体25的半导体元件13的配置部位也可以成为凹部(图8)或狭缝状(图9)。该情况下，在半导体元件13的侧面不需要供给绝缘材料，能够抑制因绝缘材料和支撑体25的线膨张系数之差产生半导体装置12翘曲。此外，能够实现半导体装置的薄型化。
图7中，在图2所示的半导体装置12的半导体元件13的背面侧设置支撑体25，但也可以在实施方式1至实施方式3即图1至图6的任一种半导体装置12的半导体元件13的背面侧设置支撑体25。
在各层的期望位置设置起到电路的噪声滤波器的作用的电容器。作为构成电容器的电介质材料，优选氧化钛、氧化钽、Al2O3、SiO2、ZrO2、HfO2或Nb2O5等金属氧化物、BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)或PLZT(Pb1-yLayZrxTi1-xO3)等钙钛矿类材料或SrBi2Ta2O9等Bi类层状化合物。其中，0≤x≤1，0＜y＜1。此外，作为构成电容器的电介质材料，也可以使用混合有无机材料、磁性材料的有机材料等。此外，除半导体元件、电容器以外，也可以设置分立部件。
通过本实施方式，在内置有窄间距、多引脚的半导体元件的半导体元件内置基板的多层化中，能够实现半导体元件内置基板的高成品率化、高可靠性化。通过在半导体装置12设置支撑体25，实现了半导体装置12的低翘曲化，二次安装评价等的可靠性得以提高。
此外，如图10所示，也可以在实施方式1至实施方式4即图1至图9的任一种半导体装置12的半导体元件13的背面侧设置散热器28。通过在半导体装置12设置散热器28，能够提高半导体装置12的散热性。
[实施方式5]
图11及图12是表示本发明的实施方式5的半导体装置的制造方法的工序图。图11的(a)至(d)的工序之后的工序如图12的(e)和(f)所示。通过本实施方式的制造方法，能够制造实施方式1(图2)的半导体装置。
首先，如图11(a)所示，准备支撑体25。支撑体25可以是树脂、金属、玻璃、硅等任一种材料或它们的组合。优选在支撑体25上设置用于配置半导体元件13的位置标记。对于位置标记，只要能够高精度地识别，起到作为位置标记的功能，则可以在支撑体25上沉积金属，也可以通过湿法蚀刻、机械加工而设置凹陷。本实施方式中，支撑体25为厚度0.5mm的铜板，位置标记为在支撑体25上通过电解镀形成的镍(5μm)。
接着，如图11(b)所示，在设有位置标记的支撑体25上，将半导体元件13以电极端子14成为上表面的方式、即所谓“面朝上(face up)”的状态配置。本实施方式中，采用内置的半导体元件13的焊盘间距为20～150μm、引脚数为1000～2000的窄间距、多引脚的半导体元件13。
接着，如图11(c)所示，以同时覆盖半导体元件13的电极端子14面和侧面的方式层叠绝缘层A(15)。绝缘层A(15)例如由感光性或非感光性的有机材料形成，有机材料使用例如环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等、在由玻璃布或芳族聚酸胺纤维等形成的织布或不织布上浸渍了环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等的材料。
此外，各绝缘层除了使用上述有机材料以外，还可以使用氮化硅、钛酸钡、氮化硼、钛锆酸铅、碳化硅、滑石、氧化锌等氧化物类、氢氧化物类、碳化物类、碳酸盐类、氮化物类、卤化物类、磷酸盐类的陶瓷和在填料中包括上述陶瓷或玻璃等的合成材料、或碳纳米管、类金刚石碳、聚对二甲苯等材料。
层叠方法通过传递成型法、压缩成型法、印刷法、真空冲压、真空层压、旋涂法、模涂法(Die coating method)、幕涂法(Curtain coating method)等设置。本实施方式中，通过真空层压形成环氧树脂。
接着，如图11(d)所示，为了将半导体元件13上的电极端子14和外部连接端子电连接，形成通孔A(16)、布线A(17)。首先，在绝缘层A(15)上形成之后成为通孔A(16)的孔。在绝缘层A(15)使用感光性的材料的情况下，通过光刻形成孔。在绝缘层A(15)使用非感光性的材料或感光性的材料的图形分辨率低的材料的情况下，孔通过激光加工法、干法蚀刻法或喷射法形成。本实施方式中，使用激光加工法。接着，在孔内填充例如选自由铜、银、金、镍、铝和钯构成的组中的至少1种金属或以它们为主要成分的合金，形成通孔A(16)。填充方法通过电解镀、无电解镀、印刷法、熔融金属吸引法等进行。此外，也可以是下述方法：在作为通孔的位置预先形成通电用的柱后形成绝缘层，通过研磨等削去绝缘层的表面而使通电柱露出，从而形成通孔。
布线A(17)通过减去法、半添加法或全添加法等方法形成。减去法是如下方法：在设于基板上的铜箔上形成期望的图形的抗蚀剂，将不需要的铜箔蚀刻后，剥离抗蚀剂而得到期望的图形。半添加法是如下方法：通过无电解镀法、溅射法、CVD(chemical vapor deposition)法等形成供电层后，形成开口为期望的图形的抗蚀剂，在抗蚀剂开口部内通过电解镀法沉积金属，除去抗蚀剂后蚀刻供电层而得到期望的布线图形。全添加法是如下方法：在基板上吸附无电解镀催化剂后，通过抗蚀剂形成图形，将该抗蚀剂作为绝缘膜残留并直接使催化剂活化，通过无电解镀法在绝缘膜的开口部沉积金属，由此得到期望的布线图形。布线A(17)使用例如选自铜、银、金、镍、铝和钯构成的组的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。
接着，根据期望的层数而反复进行上述的绝缘层、布线、通孔形成工序，但此时优选层叠的层的布线剖面形状、通孔剖面形状、绝缘层厚逐渐扩大或变厚。此外，在需要小径通孔、微细布线的层上，优选在形成通孔时使用紫外线照射产生的光孔、UV激光，在形成布线时使用半添加法，在可通过大径通孔或大宽度、宽间距的布线应对的层上，优选在形成通孔时使用CO2激光，在形成布线时使用减去法。这样，根据布线剖面形状、通孔剖面形状、绝缘层厚的变化，选择使用的装置、工艺、绝缘材料，由此能够实现多层化时的成品率的提高和低成本。本实施方式中，如图12(e)所示，设定层数为3层，但不限于此，只要层设在半导体元件13的电极端子侧，且层数为2层以上，多少层均可。
此外，本实施方式中，在最接近半导体元件的层(第1层)上的通孔形成、布线形成中，使用UV激光和半添加法，在其以后的层(第2层以后)中使用CO2激光和减去法。第1层的通孔直径为顶部25μm、底部15μm，L/S为10μm/10μm。第2层以后的通孔直径为顶部80μm、底部70μm，L/S为50μm/50μm。此外，绝缘层厚是：第1层为20μm左右，第2层以后为50μm。
接着，在最上层的布线C(23)上形成阻焊剂24的图形。阻焊剂24为了体现半导体装置12的表面电路保护和难燃性而形成。材料由环氧类、丙烯类、尿完类、聚酰亚胺类的有机材料构成，也可以根据需要添加无机材料、有机材料的填料。此外，作为半导体装置12也可以不设置阻焊剂24。在布线C(23)的从阻焊剂24开口的表面上，也可以通过选自由金、银、铜、锡及焊锡材料构成的组中的至少1种金属或合金形成。本实施方式中，在布线C(23)的表面依次层叠厚度3μm的镍和0.5μm的金。
接着，如图12(f)所示，剥离支撑体25。此时，最优选的是，预先在支撑体25上设置剥离层而进行剥离的方法，但也可以通过干法蚀刻、湿法蚀刻、机械加工等除去支撑体25。
通过采用本实施方式，可高效地制作内置有窄间距、多引脚的半导体元件且具有多层的半导体装置12。此外，半导体装置12中随着层数增加，布线剖面形状、通孔剖面形状扩大，绝缘层变厚，并据此选择适当的装置、工艺、绝缘材料，由此可实现高成品率、高可靠性的半导体装置12。
[实施方式6]
图13及图14是表示本发明的实施方式6的半导体装置的制造方法的工序图。图13的(a)、(b)的工序之后的工序如图14的(c)和(d)所示。通过本实施方式的制造方法，能够制造实施方式2(图5)的半导体装置。
首先，准备支撑体25。支撑体25可以是树脂、金属、玻璃、硅等任一种材料或它们的组合。优选在支撑体25上设置用于配置半导体元件13的位置标记。对于位置标记，只要能够高精度地识别，起到作为位置标记的功能，则可以在支撑体25上沉积金属，也可以通过湿法蚀刻、机械加工而设置凹陷。本实施方式中，支撑体25为厚度0.5mm的铜板，位置标记为在支撑体25上通过电解镀形成的镍(5μm)。
接着，如图13(a)所示，在设有位置标记的支撑体25上，将半导体元件13以电极端子14成为上表面的方式、即所谓“面朝上”的状态配置。本实施方式中，采用内置的半导体元件13的焊盘间距为60μm、引脚数为2500的窄间距、多引脚的半导体元件13。
接着，在绝缘层埋入半导体元件13，但此时将向半导体元件13的侧面和半导体元件13的电极端子14的上表面埋入绝缘层的工序分开。首先，如图13(b)所示，仅在半导体元件13的部位设置实施了孔加工的薄膜状的绝缘层D(29)。此时，为了使半导体元件13的侧面具有刚性，优选在绝缘层浸渍加强剂27。
接着，如图14(c)所示，向半导体元件13的电极端子14的上表面设置绝缘层A(15)。
绝缘层A(15)和绝缘层D(29)例如由感光性或非感光性的有机材料形成，有机材料使用例如环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等、在由玻璃布或芳族聚酸胺纤维等形成的织布或不织布上浸渍了环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等的材料。
此外，各绝缘层除了使用上述有机材料以外，还可以使用氮化硅、钛酸钡、氮化硼、钛锆酸铅、碳化硅、滑石、氧化锌等氧化物类、氢氧化物类、碳化物类、碳酸盐类、氮化物类、卤化物类、磷酸盐类的陶瓷和在填料中包括上述陶瓷或玻璃等的合成材料、或碳纳米管、类金刚石碳、聚对二甲苯等材料。
设置绝缘层的方法通过传递成型法、压缩成型法、印刷法、真空冲压、真空层压、旋涂法、模涂法、幕涂法等设置。
这样，首先，通过在半导体装置13的侧面设置绝缘材料，向半导体元件13的电极端子14的上表面层叠的绝缘层A(15)不仅能够容易地适应薄膜状的绝缘材料，也能够容易地适应液状的绝缘材料。通过采用液状且感光性的绝缘材料，能够形成微细通孔，并能够内置窄间距的焊盘间距的半导体元件13。
本实施方式中，绝缘层D(29)使用浸渍有玻璃布的预浸材料仅在半导体元件13的部位进行了孔加工的绝缘层。绝缘层A(15)使用没有玻璃布的树脂。两者均通过真空层压设置。
接着，为了将半导体元件13上的电极端子14和外部连接端子电连接，形成通孔A(16)、布线A(17)。首先，在绝缘层A(15)上形成之后成为通孔A(16)的孔。在绝缘层A(15)使用感光性的材料的情况下，通过光刻形成孔。在绝缘层A(15)使用非感光性的材料或感光性的材料的图形分辨率低的材料的情况下，孔通过激光加工法、干法蚀刻法或喷射法形成。本实施方式中，使用激光加工法。接着，在孔内填充例如选自由铜、银、金、镍、铝和钯构成的组中的至少1种金属或以它们为主要成分的合金，形成通孔A(16)。填充方法通过电解镀、无电解镀、印刷法、熔融金属吸引法(Molten metal suction method)等进行。此外，也可以是下述方法：在成为通孔的位置预先形成通电用的柱后形成绝缘层，通过研磨等削去绝缘层的表面而使通电柱露出，从而形成通孔。
布线A(17)通过减去法、半添加法或全添加法等方法形成。减去法是如下方法：在设于基板上的铜箔上形成期望的图形的抗蚀剂，将不需要的铜箔蚀刻后，剥离抗蚀剂而得到期望的图形。半添加法是如下方法：通过无电解镀法、溅射法、CVD(chemical vapor deposition)法等形成供电层后，形成开口成期望的图形的抗蚀剂，在抗蚀剂开口部内通过电解镀法沉积金属，除去抗蚀剂后蚀刻供电层而得到期望的布线图形。全添加法是如下方法：在基板上吸附无电解镀催化剂后，通过抗蚀剂形成图形，将该抗蚀剂作为绝缘膜残留并直接使催化剂活化，通过无电解镀法在绝缘膜的开口部沉积金属，由此得到期望的布线图形。布线层15使用例如选自铜、银、金、镍、铝和钯构成的组的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。
接着，根据期望的层数反复进行上述的绝缘层、布线、通孔形成工序，但此时优选层叠的层的布线剖面形状、通孔剖面形状、绝缘层厚逐渐扩大或变厚。此外，在需要小径通孔、微细布线的层上，优选在形成通孔时使用紫外线照射产生的光孔、UV激光，在形成布线时使用半添加法，在可通过大径通孔或大宽度、宽间距的布线应对的层上，优选在形成通孔时使用CO2激光，在形成布线时使用减去法。这样，根据布线剖面形状、通孔剖面形状、绝缘层厚的变化，选择使用的装置、工艺、绝缘材料，由此能够实现多层化时的成品率的提高和低成本。本实施方式中，设定层数为3层，但不限于此，只要层设在半导体元件13的电极端子侧，且层数为2层以上，多少层均可。
此外，本实施方式中，在最接近半导体元件的层(第1层)上的通孔形成、布线形成中，使用UV激光和半添加法，在其以后的层(第2层以后)中使用CO2激光和减去法。第1层的通孔直径为顶部25μm、底部15μm，L/S为10μm/10μm。第2层以后的通孔直径为顶部80μm、底部70μm，L/S为50μm/50μm。此外，绝缘层厚是：第1层为20μm左右，第2层以后为50μm。
接着，在最上层的布线C(23)上形成阻焊剂24的图形。阻焊剂24为了体现半导体装置12的表面电路保护和难燃性而形成。材料由环氧类、丙烯类、尿完类、聚酰亚胺类的有机材料构成，也可以根据需要添加无机材料、有机材料的填料。此外，作为半导体装置12也可以不设置阻焊剂24。在布线C(23)的从阻焊剂24开口的表面上，也可以通过选自由金、银、铜、锡及焊锡材料构成的组中的至少1种金属或合金形成。本实施方式中，在布线C(23)的表面依次层叠厚度3μm的镍和0.5μm的金。
接着，剥离支撑体25。此时，最优选的是，预先在支撑体25上设置剥离层而进行剥离的方法，但也可以通过干法蚀刻、湿法蚀刻、机械加工等除去支撑体25。
通过采用本实施方式，可高效地制作内置有窄间距、多引脚的半导体元件且具有多层的半导体装置12。此外，半导体装置12中随着层数增加，布线剖面形状、通孔剖面形状扩大，绝缘层变厚，并据此选择适当的装置、工艺、绝缘材料，由此可实现高成品率、高可靠性的半导体装置12。并且，通过改变半导体元件13的侧面和上表面的绝缘材料，在侧面采用具有加强剂的预浸材料，在上表面采用能够形成微细布线的绝缘材料，由此可实现半导体装置12的低翘曲化。
[实施方式7]
图15及图16是表示本发明的实施方式7的半导体装置的制造方法的工序图。图15的(a)、(b)的工序之后的工序如图16的(c)和(d)所示。通过本实施方式的制造方法，能够制造实施方式3(图6)的半导体装置。
首先，准备支撑体25。支撑体25可以是树脂、金属、玻璃、硅等任一种材料或它们的组合。优选在支撑体25上设置用于配置半导体元件13的位置标记。对于位置标记，只要能够高精度地识别，起到作为位置标记的功能，则可以在支撑体25上沉积金属，也可以通过湿法蚀刻、机械加工而设置凹陷。本实施方式中，支撑体25为厚度0.5mm的铜板，位置标记为在支撑体25上通过电解镀形成的镍(5μm)。
接着，如图15(a)所示，在设有位置标记的支撑体25上，将半导体元件13以电极端子14此外上表面的方式、即所谓“面朝上”的状态配置。在配置的半导体元件13上设置金属柱30。金属柱30通过后工序作为通孔起作用。本实施方式中，设定内置的半导体元件13的焊盘间距为60μm，引脚数为2500。金属柱为铜柱，口径30μm、高度15μm。
接着，如图15(b)所示，以同时覆盖半导体元件13的电极端子14面和侧面的方式层叠绝缘层A(15)。绝缘层A(15)例如由感光性或非感光性的有机材料形成，有机材料使用例如环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等、在由玻璃布或芳族聚酸胺纤维等形成的织布或不织布上浸渍了环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等的材料。
此外，各绝缘层除了使用上述有机材料以外，还可以使用氮化硅、钛酸钡、氮化硼、钛锆酸铅、碳化硅、滑石、氧化锌等氧化物类、氢氧化物类、碳化物类、碳酸盐类、氮化物类、卤化物类、磷酸盐类的陶瓷和在填料中包括上述陶瓷或玻璃等的合成材料、或碳纳米管、类金刚石碳、聚对二甲苯等材料。
层叠方法通过传递成型法、压缩成型法、印刷法、真空冲压、真空层压、旋涂法、模涂法、幕涂法等设置。本实施方式中，通过真空层压形成环氧树脂。
接着，如图16(c)所示，使半导体元件13上的金属柱30的表面从绝缘层A(15)露出。露出方法采用研磨、研削、湿法蚀刻、干法蚀刻、抛光研磨等。本实施方式中，使用了研削装置。
接着，如图16(d)所示，为了将金属柱的表面和外部连接端子电连接，形成布线A(17)。
这样，通过使金属柱30的表面从绝缘层A(15)露出，能够不在绝缘层A(15)加工要求位置精度的微细的孔，而设置将电极端子14和布线A(17)连接的通孔。由此，内置有窄间距的焊盘间距的半导体元件13的工艺的成品率和可靠性得以提高。
布线A(17)通过减去法、半添加法或全添加法等方法形成。减去法是如下方法：在设于基板上的铜箔上形成期望的图形的抗蚀剂，将不需要的铜箔蚀刻后，剥离抗蚀剂而得到期望的图形。半添加法是如下方法：通过无电解镀法、溅射法、CVD(chemical vapor deposition)法等形成供电层后，形成开口成期望的图形的抗蚀剂，在抗蚀剂开口部内通过电解镀法沉积金属，除去抗蚀剂后蚀刻供电层而得到期望的布线图形。全添加法是如下方法：在基板上吸附无电解镀催化剂后，通过抗蚀剂形成图形，将该抗蚀剂作为绝缘膜残留并直接使催化剂活化，通过无电解镀法在绝缘膜的开口部沉积金属，由此得到期望的布线图形。布线A(17)使用例如选自铜、银、金、镍、铝和钯构成的组的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。
接着，根据期望的层数而反复进行上述的绝缘层、布线、通孔形成工序，但此时优选层叠的层的布线剖面形状、通孔剖面形状、绝缘层厚逐渐扩大或变厚。此外，在需要小径通孔、微细布线的层上，优选在形成通孔时使用紫外线照射产生的光孔、UV激光，在形成布线时使用半添加法，在可通过大径通孔或大宽度、宽间距的布线应对的层上，优选在形成通孔时使用CO2激光，在形成布线时使用减去法。这样，根据布线剖面形状、通孔剖面形状、绝缘层厚的变化，选择使用的装置、工艺、绝缘材料，由此能够实现多层化时的成品率的提高和低成本。本实施方式中，设定层数为3层，但不限于此，只要层设在半导体元件13的电极端子侧，并且层数为2层以上，多少层均可。
此外，本实施方式中，在最接近半导体元件的层(第1层)上的通孔形成、布线形成中，使用UV激光和半添加法，在其以后的层(第2层以后)中使用CO2激光和减去法。第1层的通孔直径为顶部25μm、底部15μm，L/S为10μm/10μm。第2层以后的通孔直径为顶部80μm、底部70μm，L/S为50μm/50μm。此外，绝缘层厚是：第1层为20μm左右，第2层以后为50μm。
接着，在最上层的布线C(23)上形成阻焊剂24的图形。阻焊剂24为了体现半导体装置12的表面电路保护和难燃性而形成。材料由环氧类、丙烯类、尿完类、聚酰亚胺类的有机材料构成，也可以根据需要添加无机材料、有机材料的填料。此外，作为半导体装置12也可以不设置阻焊剂24。在布线C(23)的从阻焊剂24开口的表面上，也可以通过选自由金、银、铜、锡及焊锡材料构成的组中的至少1种金属或合金形成。本实施方式中，在布线C(23)的表面依次层叠厚度3μm的镍和0.5μm的金。
接着，剥离支撑体25。此时，最优选的是，预先在支撑体25上设置剥离层而进行剥离的方法，但也可以通过干法蚀刻、湿法蚀刻、机械加工等除去支撑体25。
通过采用本实施方式，可高效地制作内置有窄间距、多引脚的半导体元件且具有多层的半导体装置12。此外，半导体装置12中随着层数增加，布线剖面形状、通孔剖面形状扩大，绝缘层变厚，据此选择适当的装置、工艺、绝缘材料，由此可实现高成品率、高可靠性的半导体装置12。并且，由于在半导体元件13上设有作为通孔起作用的金属柱30，因此布线A(17)和电极端子14的连接可靠性得以提高，二次安装可靠性得以提高。
[实施方式8]
图17及图18是表示本发明的实施方式8的半导体装置的制造方法的工序图。图17的(a)～(c)的工序之后的工序如图18的(d)和(e)所示。通过本实施方式的制造方法，能够制造实施方式4(图7)的半导体装置。
首先，如图17(a)所示，准备支撑体25。支撑体25可以是树脂、金属、玻璃、硅等任一种材料或它们的组合。优选在支撑体25上设置用于配置半导体元件13的位置标记。对于位置标记，只要能够高精度地识别，起到作为位置标记的功能，则可以在支撑体25上沉积金属，也可以通过湿法蚀刻、机械加工而设置凹陷。本实施方式中，支撑体25为厚度0.5mm的铜板，位置标记为在支撑体25上通过电解镀形成的镍(5μm)。此外，支撑体25的半导体元件13的配置部位也可以成为凹部或狭缝状。该情况下，在半导体元件13的侧面不需要供给绝缘材料，能够抑制因绝缘材料和支撑体25的线膨张系数之差产生半导体装置12翘曲。此外，能够实现半导体装置的薄型化。
接着，如图17(b)所示，在设有位置标记的支撑体25上，将半导体元件13以电极端子14成为上表面的方式、即所谓“面朝上”的状态配置。本实施方式中，采用内置的半导体元件13的焊盘间距为20～150μm、引脚数为1000～2000的窄间距、多引脚的半导体元件13。
接着，如图17(c)所示，以同时覆盖半导体元件13的电极端子14面和侧面的方式层叠绝缘层A(15)。绝缘层A(15)例如由感光性或非感光性的有机材料形成，有机材料使用例如环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等、在由玻璃布或芳族聚酸胺纤维等形成的织布或不织布上浸渍了环氧树脂、环氧丙烯酸酯树脂、聚氨酯-丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、聚降冰片烯树脂等的材料。
此外，各绝缘层除了使用上述有机材料以外，还可以使用氮化硅、钛酸钡、氮化硼、钛锆酸铅、碳化硅、滑石、氧化锌等氧化物类、氢氧化物类、碳化物类、碳酸盐类、氮化物类、卤化物类、磷酸盐类的陶瓷和在填料中包括上述陶瓷或玻璃等的合成材料、或碳纳米管、类金刚石碳、聚对二甲苯等材料。
层叠方法通过传递成型法、压缩成型法、印刷法、真空冲压、真空层压、旋涂法、模涂法、幕涂法等设置。本实施方式中，通过真空层压形成环氧树脂。
接着，如图18(d)所示，为了将半导体元件13上的电极端子14和外部连接端子电连接，形成通孔A(16)、布线A(17)。首先，在绝缘层A(15)上形成之后成为通孔A(16)的孔。在绝缘层A(15)使用感光性的材料的情况下，通过光刻形成孔。在绝缘层A(15)使用非感光性的材料或感光性的材料的图形分辨率低的材料的情况下，孔通过激光加工法、干法蚀刻法或喷射法形成。本实施方式中，使用激光加工法。
接着，在孔内填充例如选自由铜、银、金、镍、铝和钯构成的组中的至少1种金属或以它们为主要成分的合金，形成通孔A(16)。填充方法通过电解镀、无电解镀、印刷法、熔融金属吸引法等进行。此外，也可以是下述方法：在作为通孔的位置预先形成通电用的柱后形成绝缘层，通过研磨等削去绝缘层的表面而使通电柱露出，从而形成通孔。
布线A(17)通过减去法、半添加法或全添加法等方法形成。减去法是如下方法：在设于基板上的铜箔上形成期望的图形的抗蚀剂，将不需要的铜箔蚀刻后，剥离抗蚀剂而得到期望的图形。半添加法是如下方法：通过无电解镀法、溅射法、CVD(chemical vapor deposition)法等形成供电层后，形成开口成期望的图形的抗蚀剂，在抗蚀剂开口部内通过电解镀法沉积金属，除去抗蚀剂后蚀刻供电层而得到期望的布线图形。全添加法是如下方法：在基板上吸附无电解镀催化剂后，通过抗蚀剂形成图形，将该抗蚀剂作为绝缘膜残留并直接使催化剂活化，通过无电解镀法在绝缘膜的开口部沉积金属，由此得到期望的布线图形。布线A(17)使用例如选自铜、银、金、镍、铝和钯构成的组的至少1种金属或以它们为主要成分的合金。特别是从电阻值及成本的观点出发优选由铜形成。
接着，根据期望的层数而反复进行上述的绝缘层、布线、通孔形成工序，但此时优选层叠的层的布线剖面形状、通孔剖面形状、绝缘层厚逐渐扩大或变厚。此外，在需要小径通孔、微细布线的层上，优选在形成通孔时使用紫外线照射产生的光孔、UV激光，在形成布线时使用半添加法，在可通过大径通孔或大宽度、宽间距的布线应对的层上，优选在形成通孔时使用CO2激光，在形成布线时使用减去法。这样，根据布线剖面形状、通孔剖面形状、绝缘层厚的变化，选择使用的装置、工艺、绝缘材料，由此能够实现多层化时的成品率的提高和低成本。本实施方式中，如图18(e)所示，设定层数为3层，但不限于此，只要层设在半导体元件13的电极端子侧，且层数为2层以上，多少层均可。
此外，本实施方式中，在最接近半导体元件的层(第1层)上的通孔形成、布线形成中，使用UV激光和半添加法，在其以后的层(第2层以后)中使用CO2激光和减去法。第1层的通孔直径为顶部25μm、底部15μm，L/S为10μm/10μm。第2层以后的通孔直径为顶部80μm、底部70μm，L/S为50μm/50μm。此外，绝缘层厚是：第1层为20μm左右，第2层以后为50μm。
接着，在最上层的布线C(23)上形成阻焊剂24的图形。阻焊剂24为了体现半导体装置12的表面电路保护和难燃性而形成。材料由环氧类、丙烯类、尿完类、聚酰亚胺类的有机材料构成，也可以根据需要添加无机材料、有机材料的填料。此外，作为半导体装置12也可以不设置阻焊剂24。在布线C(23)的从阻焊剂24开口的表面上，也可以通过选自由金、银、铜、锡及焊锡材料构成的组中的至少1种金属或合金形成。本实施方式中，在布线C(23)的表面依次层叠厚度3μm的镍和0.5μm的金。
通过采用本实施方式，可高效地制作内置有窄间距、多引脚的半导体元件且具有多层的半导体装置12。此外，半导体装置12中，随着层数增加，布线剖面形状、通孔剖面形状扩大，绝缘层变厚，据此选择适当的装置、工艺、绝缘材料，由此可实现高成品率、高可靠性的半导体装置12。并且，由于在半导体装置12设有支撑体25，所以成为低翘曲的结构体，半导体装置12的二次安装可靠性得以提高，能够实现低成本。
以上，根据实施例说明了本发明，但本发明不仅限于上述实施例的结构，还包括本领域技术人员在本发明的范围内能够进行的各种变形、修正，这是不言而喻的。

Claims (23)

1.一种半导体装置，包括：
一个以上的半导体元件，在表面具有电极端子；和
无芯布线基板，内置有所述半导体元件，并且具有层叠的多个布线层和绝缘层、设置于所述布线层的布线、及设置于所述绝缘层并将所述绝缘层上下的所述布线电连接的通孔，并在表面设置有外部连接端子，
所述半导体装置的特征在于，
所述半导体元件埋入于所述绝缘层，
所述外部连接端子和所述电极端子经由所述布线或所述通孔中的至少一个而电导通，
所述绝缘层和所述布线层层叠在所述半导体元件的一个面上，
所述通孔或所述布线中的至少一个具有与其他绝缘层或布线层上所设置的通孔或布线不同的剖面形状。
2.根据权利要求1所述的半导体装置，其特征在于，
在最接近所述电极端子的层，所述通孔的剖面形状最小。
3.根据权利要求1或2所述的半导体装置，其特征在于，
从最接近所述电极端子的层朝向所述外部连接端子一侧的层，所述通孔的剖面形状阶段性地扩大。
4.根据权利要求3所述的半导体装置，其特征在于，
从最接近所述电极端子的层朝向所述外部连接端子一侧的层，所述通孔的剖面形状保持大致相似的形状并逐层扩大。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
在最接近所述电极端子的层，所述布线的剖面形状最小。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
从最接近所述电极端子的层朝向表背的所述外部连接端子一侧的层，所述布线的剖面形状阶段性地扩大。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
所述电极端子的间距比所述外部连接端子的间距窄。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
所述通孔的所述外部连接端子一侧的直径大于所述电极端子一侧的直径。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，
多个所述绝缘层中具有绝缘材料与其他绝缘层不同的绝缘层。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，
将所述半导体元件的所述电极端子的表面密封的绝缘层和将所述半导体元件的侧面密封的绝缘层不同。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，
从最接近所述电极端子的层朝向所述外部连接端子一侧的层，所述绝缘层的弹性模量阶段性地提高。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，
所述电极端子的间距为5μm以上且200μm以下。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，
在所述半导体元件的所述电极端子的表面设置有金属柱，所述金属柱作为所述通孔发挥作用。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，
在所述半导体元件的形成有所述电极端子的面的相反面设置有支撑体。
15.根据权利要求14所述的半导体装置，其特征在于，
在所述支撑体上形成有凹部，在该凹部中设置有所述半导体元件。
16.根据权利要求1～15中任一项所述的半导体装置，其特征在于，
在所述半导体元件的设置有所述电极端子的面的相反面一侧设置有散热器。
17.一种半导体装置的制造方法，包括：
在支撑体上以电极端子形成面为表面而配置半导体元件的工序；
第一布线体形成工序，形成布线体，该布线体包括覆盖所述半导体元件的绝缘层、在所述绝缘层上所设置的布线层、及贯通所述绝缘层而将所述电极端子和所述布线层连接的通孔；以及
第二布线体形成工序，在所述布线体上进一步形成新布线体，该新布线体通过形成并层叠绝缘层、通孔和布线层而成，
所述半导体装置的制造方法的特征在于，
反复进行一次以上所述第二布线体形成工序，
反复进行一次以上的所述第二布线体形成工序中的至少一次第二布线体形成工序包括下述工序：新形成与该工序之前的工序中形成的布线层的布线剖面形状或通孔的剖面形状不同的剖面形状的布线或通孔。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于，
反复进行一次以上的所述第二布线体形成工序中的至少一次第二布线体形成工序包括下述工序：新形成具有比该工序之前的工序中形成的通孔的剖面形状扩大的剖面形状的通孔。
19.根据权利要求17或18所述的半导体装置的制造方法，其特征在于，
反复进行一次以上的所述第二布线体形成工序中的至少一次第二布线体形成工序包括下述工序：新形成具有比该工序之前的工序中形成的布线层的布线剖面形状扩大的布线剖面形状的布线层。
20.根据权利要求17～19中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法还包括形成所述布线体后除去所述支撑体的工序。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法还包括除去所述支撑体后配置散热器的工序。
22.根据权利要求17～21中任一项所述的半导体装置的制造方法，其特征在于，
所述第一布线体形成工序包括以下工序：
在所述半导体元件的侧面形成第一绝缘层；和
在所述第一绝缘层及所述半导体元件的表面形成材质与所述第一绝缘层不同的第二绝缘层。
23.根据权利要求17～22中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体元件为具有所述电极端子的表面上所设置的金属柱的半导体元件，
所述第一布线体形成工序包括以下工序：
形成覆盖所述半导体元件的绝缘层；和
除去所述绝缘层的一部分以露出所述金属柱的表面，并在露出的所述金属柱和所述绝缘层的表面形成布线层，
所述金属柱作为通孔发挥作用。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104938040A (zh) * 2013-01-18 2015-09-23 名幸电子有限公司 内置有零件的基板及其制造方法
TWI506753B (zh) * 2013-07-15 2015-11-01 Zhen Ding Technology Co Ltd 無芯層封裝結構及其製造方法
CN105977233A (zh) * 2016-04-28 2016-09-28 合肥祖安投资合伙企业(有限合伙) 芯片封装结构及其制造方法
CN108449871A (zh) * 2013-08-29 2018-08-24 株式会社村田制作所 树脂多层基板
CN113366628A (zh) * 2019-03-12 2021-09-07 Skc株式会社 封装基板及包括其的半导体装置
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102017133B (zh) 2008-05-09 2012-10-10 国立大学法人九州工业大学 芯片尺寸两面连接封装件及其制造方法
US8618652B2 (en) * 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
JP5685012B2 (ja) * 2010-06-29 2015-03-18 新光電気工業株式会社 半導体パッケージの製造方法
JP5550526B2 (ja) 2010-10-29 2014-07-16 Ｔｄｋ株式会社 積層型電子部品およびその製造方法
CN102479271B (zh) * 2010-11-25 2014-07-23 英业达股份有限公司 辅助布线的方法
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8957520B2 (en) * 2011-06-08 2015-02-17 Tessera, Inc. Microelectronic assembly comprising dielectric structures with different young modulus and having reduced mechanical stresses between the device terminals and external contacts
US9312214B2 (en) * 2011-09-22 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages having polymer-containing substrates and methods of forming same
US10991669B2 (en) * 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
WO2014054353A1 (ja) * 2012-10-05 2014-04-10 株式会社村田製作所 電子部品内蔵モジュール及び通信端末装置
KR101835566B1 (ko) 2012-10-08 2018-03-07 삼성전기주식회사 패키지 구조물 및 그 제조 방법
KR101472633B1 (ko) * 2012-10-16 2014-12-15 삼성전기주식회사 하이브리드 적층기판, 그 제조방법 및 패키지 기판
KR101420543B1 (ko) * 2012-12-31 2014-08-13 삼성전기주식회사 다층기판
JP6478309B2 (ja) * 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
US8884427B2 (en) 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
TW201446083A (zh) 2013-05-17 2014-12-01 Microcosm Technology Co Ltd 垂直導電單元及其製造方法
US9685414B2 (en) * 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
JP5583828B1 (ja) 2013-08-05 2014-09-03 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
US9379041B2 (en) * 2013-12-11 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan out package structure
JP6341714B2 (ja) 2014-03-25 2018-06-13 新光電気工業株式会社 配線基板及びその製造方法
CN105981484B (zh) * 2014-04-10 2018-11-09 株式会社村田制作所 元器件内置多层基板
JP6298722B2 (ja) * 2014-06-10 2018-03-20 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
TWI474417B (zh) * 2014-06-16 2015-02-21 Phoenix Pioneer Technology Co Ltd 封裝方法
JP6466252B2 (ja) * 2014-06-19 2019-02-06 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
KR102212559B1 (ko) 2014-08-20 2021-02-08 삼성전자주식회사 반도체 발광소자 및 이를 이용한 반도체 발광소자 패키지
JP2016058472A (ja) * 2014-09-08 2016-04-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP2016127248A (ja) * 2015-01-08 2016-07-11 日本特殊陶業株式会社 多層配線基板
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
US20170287838A1 (en) 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
WO2018056426A1 (ja) * 2016-09-26 2018-03-29 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP6304700B2 (ja) * 2016-09-26 2018-04-04 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
JP6826947B2 (ja) * 2017-05-18 2021-02-10 新光電気工業株式会社 配線基板、配線基板の製造方法
US10643936B2 (en) * 2017-05-31 2020-05-05 Dyi-chung Hu Package substrate and package structure
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
US10396053B2 (en) * 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10566301B2 (en) * 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10276523B1 (en) * 2017-11-17 2019-04-30 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
JP2019114677A (ja) * 2017-12-25 2019-07-11 イビデン株式会社 プリント配線板
EP3629682A1 (en) 2018-09-25 2020-04-01 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with embedded component having pads connected in different wiring layers
US11031325B2 (en) * 2019-10-18 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Low-stress passivation layer
CN113380681B (zh) * 2020-03-10 2022-03-25 重庆康佳光电技术研究院有限公司 一种巨量转移方法
CN112349738A (zh) * 2020-10-27 2021-02-09 武汉新芯集成电路制造有限公司 半导体器件及其形成方法、图像传感器
US12040284B2 (en) 2021-11-12 2024-07-16 Invensas Llc 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217514A (ja) * 2000-02-03 2001-08-10 Denso Corp 多層配線基板
JP4854845B2 (ja) 2000-02-25 2012-01-18 イビデン株式会社 多層プリント配線板
JP4248157B2 (ja) * 2000-12-15 2009-04-02 イビデン株式会社 多層プリント配線板
TW554456B (en) * 2002-07-04 2003-09-21 Silicon Integrated Sys Corp Process via mismatch detecting device
JP4638657B2 (ja) * 2003-03-19 2011-02-23 太陽誘電株式会社 電子部品内蔵型多層基板
JP2005072328A (ja) 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
US7372151B1 (en) * 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same
JP5114041B2 (ja) 2006-01-13 2013-01-09 日本シイエムケイ株式会社 半導体素子内蔵プリント配線板及びその製造方法
JP2007207872A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 配線基板および半導体装置ならびにそれらの製造方法
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US8916452B2 (en) * 2008-11-23 2014-12-23 Stats Chippac, Ltd. Semiconductor device and method of forming WLCSP using wafer sections containing multiple die
US7985671B2 (en) * 2008-12-29 2011-07-26 International Business Machines Corporation Structures and methods for improving solder bump connections in semiconductor devices
US8581418B2 (en) * 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104938040A (zh) * 2013-01-18 2015-09-23 名幸电子有限公司 内置有零件的基板及其制造方法
CN104938040B (zh) * 2013-01-18 2017-10-24 名幸电子有限公司 内置有零件的基板及其制造方法
TWI506753B (zh) * 2013-07-15 2015-11-01 Zhen Ding Technology Co Ltd 無芯層封裝結構及其製造方法
CN108449871A (zh) * 2013-08-29 2018-08-24 株式会社村田制作所 树脂多层基板
CN105977233A (zh) * 2016-04-28 2016-09-28 合肥祖安投资合伙企业(有限合伙) 芯片封装结构及其制造方法
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
CN113366628B (zh) * 2019-03-12 2022-09-30 爱玻索立克公司 封装基板及包括其的半导体装置
CN113366628A (zh) * 2019-03-12 2021-09-07 Skc株式会社 封装基板及包括其的半导体装置
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US12027454B1 (en) 2019-08-23 2024-07-02 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same

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