JP2024019217A - パッケージ基板およびそれを備えた半導体複合装置 - Google Patents

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達矢 北村
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千春 榊
Chiharu Sakaki
紳弥 清野
Shinya Kiyono
頌 藤田
Sho Fujita
篤史 山本
Atsushi Yamamoto
剛史 古川
Takashi Furukawa
健次 西山
Kenji Nishiyama
達弥 舟木
Tatsuya Funaki
欣也 青木
Kinya Aoki
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Abstract

【課題】半導体複合装置の特性低下を抑制しつつ小型化を実現する。【解決手段】パッケージ基板２００は、半導体複合装置１０に用いられ、負荷３００が搭載される第１面と、第１面に対向する第２面とを有する。パッケージ基板２００は、貫通孔を有するキャパシタ２３０が形成された第１層２１０と、貫通孔を貫通するスルーホール導体２６０，２６２，２６４と、貫通孔とスルーホール導体２６０，２６２，２６４との間に配置された絶縁部２２５とを備える。貫通孔内において、キャパシタ２３０とスルーホール導体２６０，２６２，２６４は、絶縁部２２５により互いに導通しない。【選択図】図３

Description

本開示は、パッケージ基板およびそれを備えた半導体複合装置に関し、より特定的には、直流電圧変換装置に用いられる半導体複合装置に使用されるパッケージ基板の構造に関する。
米国特許出願公開第２０１１／００５０３３４号明細書（特許文献１）は、インダクタあるいはキャパシタのような受動素子（パッシブ素子）の一部または全部が埋め込まれたパッケージ基板、および、スイッチング素子のような能動素子（アクティブ素子）を含む電圧制御装置（以下、「ボルテージレギュレータ」とも称する。）を有する半導体装置を開示する。特許文献１の半導体装置においては、ボルテージレギュレータ、および、電源電圧を供給すべき負荷が、パッケージ基板上に実装されている。電圧調整部で調整された直流電圧は、パッケージ基板内の受動素子で平滑化されて負荷に供給される。
米国特許出願公開第２０１１／００５０３３４号明細書
上述のようなボルテージレギュレータを有する半導体装置は、たとえば、携帯電話やスマートフォンなどの電子機器に適用される。近年、電子機器の小型化，薄型化が進められており、それに伴って半導体装置自体の小型化が望まれている。
特許文献１の半導体装置においては、インダクタおよびキャパシタは、パッケージ基板の同一層内にレイアウトされて埋め込まれている。この場合、半導体装置の小型化のためにパッケージ基板の実装面の面積を縮小すると、パッケージ基板内に形成されるインダクタのインダクタンスおよびキャパシタのキャパシタンスを十分に確保できなくなってしまい、所望の特性を実現できなくなることが考えられる。
本開示は、上記の課題を解決するためになされたものであって、その目的は、半導体複合装置に用いられ、キャパシタが埋め込まれたパッケージ基板において、半導体複合装置の特性低下を抑制しつつ小型化を実現することである。
本開示に係るパッケージ基板は、半導体複合装置に用いられ、負荷が搭載される第１面と、第１面に対向する第２面とを有する。パッケージ基板は、貫通孔を有する第１キャパシタが形成された第１層と、貫通孔を貫通する第１スルーホール導体と、貫通孔と第１スルーホール導体との間に配置された第１絶縁部とを備える。貫通孔内において、第１キャパシタと第１スルーホール導体は、第１絶縁部により互いに導通しない。
本開示によるパッケージ基板においては、パッケージ基板内のキャパシタを貫通するスルーホール導体を用いることによって、負荷へ供給される電力経路を短くして、負荷に至るまでの電力経路の抵抗値を低減することができる。したがって、半導体複合装置の特性低下を抑制しつつ小型化を実現することが可能となる。
実施の形態１に従う半導体複合装置のブロック図である。 実施の形態１に従う半導体複合装置の平面図である。 図２の半導体複合装置のＩＩＩ－ＩＩＩ線矢印方向から見た断面図である。 図２の半導体複合装置のＩＶ－ＩＶ線矢印方向から見た断面図である。 図２のＣ層の部分の平面図である。 図２のＬ層の部分の平面図である。 半導体複合装置の製造プロセスを示すフローチャートである。 Ｃ層の形成プロセス（Ｓ１００）を説明するための図である。 Ｌ層の形成プロセス（Ｓ１１０）を説明するための図である。 Ｃ層とＬ層との接合プロセス（Ｓ１２０）を説明するための図である。 スルーホールの形成プロセス（Ｓ１３０）を説明するための図である。 電極パターンの形成プロセス（Ｓ１４０）および機器実装プロセス（Ｓ１５０）を説明するための図である。 実施の形態２に従う半導体複合装置の断面図である。 実施の形態３に従う半導体複合装置の断面図である。 実施の形態４に従う半導体複合装置の断面図である。 実施の形態５に従う半導体複合装置の第１の例の断面図である。 実施の形態５に従う半導体複合装置の第２の例の断面図である。 実施の形態６に従う半導体複合装置の断面図である。 実施の形態７に従う半導体複合装置のＣ層の平面図である。 図１９の半導体複合装置のＸＩＸ－ＸＩＸ線矢印方向から見た断面図である。 実施の形態８に従う半導体複合装置の断面図である。 図２１の半導体複合装置の製造プロセスを示すフローチャートである。 図２１の半導体複合装置の製造プロセスの詳細を説明するための第１の図である。 図２１の半導体複合装置の製造プロセスの詳細を説明するための第２の図である。 図２１の半導体複合装置の製造プロセスの詳細を説明するための第３の図である。 図２１の半導体複合装置の製造プロセスの詳細を説明するための第４の図である。 図２１の半導体複合装置の製造プロセスの詳細を説明するための第５の図である。 実施の形態８の変形例１に従う半導体複合装置の断面図である。 図２８の半導体複合装置の製造プロセスを示すフローチャートである。 実施の形態８の変形例２に従う半導体複合装置の断面図である。 実施の形態９に従う半導体複合装置の断面図である。 図３１の半導体複合装置の製造プロセスを示すフローチャートである。 図３１の半導体複合装置の製造プロセスの詳細を説明するための第１の図である。 図３１の半導体複合装置の製造プロセスの詳細を説明するための第２の図である。 図３１の半導体複合装置の製造プロセスの詳細を説明するための第３の図である。 実施の形態１０に従う半導体複合装置におけるスルーホールのメッキ工程の第１の例を説明するための図である。 実施の形態１０に従う半導体複合装置におけるスルーホールのメッキ工程の第２の例を説明するための図である。 実施の形態１０に従う半導体複合装置におけるスルーホールの部分の変形例を説明するための図である。 実施の形態１１に従う半導体複合装置におけるＣ層の平面図である。 図３９のＣ層の断面図である。 図３９におけるコア基材の変形例１を示す図である。 図３９におけるコア基材の変形例２を示す図である。 図３９におけるコア基材の変形例３を示す図である。 実施の形態１２に従う半導体複合装置におけるＣ層の断面図である。 実施の形態１３に従う半導体複合装置の断面図である。 実施の形態１４に従う半導体複合装置の断面図の第１の例である。 実施の形態１４に従う半導体複合装置の断面図の第２の例である。
以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
［実施の形態１］
（装置の構成）
図１は、本実施の形態１に従う半導体複合装置１０のブロック図である。図１を参照して、半導体複合装置１０は、電圧制御装置（ボルテージレギュレータ（Voltage Regulator：ＶＲ））１００と、パッケージ基板２００と、負荷３００とを備える。ここで、負荷３００は、たとえば、論理演算回路あるいは記憶回路などの半導体集積回路（Integrated Circuit：ＩＣ）である。
ボルテージレギュレータ１００は、半導体スイッチング素子のようなアクティブ素子（図示せず）を含んでおり、当該アクティブ素子のデューティを制御することによって、外部から供給される直流電圧を負荷３００に適した電圧レベルに調整する。
パッケージ基板２００は、その表面にボルテージレギュレータ１００および負荷３００を実装し、半導体複合装置１０を１つのパッケージ部品として構成する。パッケージ基板２００の内部には、図２以降で詳述するように、インダクタＬ１およびキャパシタＣＰ１が形成される。
インダクタＬ１は、パッケージ基板２００の入力端子ＩＮと出力端子ＯＵＴとの間に接続される。インダクタＬ１は、入力端子ＩＮにおいてボルテージレギュレータ１００に接続され、出力端子ＯＵＴにおいて負荷３００に接続される。キャパシタＣＰ１は、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続される。ボルテージレギュレータ１００と、パッケージ基板２００内のインダクタＬ１およびキャパシタＣＰ１とで、チョッパ型の降圧スイッチングレギュレータが形成される。インダクタＬ１およびキャパシタＣＰ１は、降圧スイッチングレギュレータのリップルフィルタとして機能する。当該スイッチングレギュレータによって、たとえば、外部から入力される５Ｖの直流電圧が１Ｖに降圧されて、負荷３００に供給される。
なお、パッケージ基板２００には、ボルテージレギュレータ１００および負荷３００に加えて、ノイズ対策のためのデカップリング用コンデンサ、チョークインダクタ、サージ保護用のダイオード素子、および分圧用の抵抗素子などの電子機器が実装されてもよい。
次に図２～図６を用いて、半導体複合装置１０の詳細な構成について説明する。図２は、半導体複合装置１０をパッケージ基板２００の実装面から見た平面図である。また、図３は図２におけるＩＩＩ－ＩＩＩ線矢印方向から見た断面図であり、図４は図２におけるＩＶ－ＩＶ線矢印方向から見た断面図である。図５はキャパシタＣＰ１を構成するＣ層２１０の部分の平面図であり、図６はインダクタＬ１を形成するＬ層２５０の部分の平面図である。
図２を参照して、パッケージ基板２００の実装面の３つの角には、入力端子ＩＮに対応するスルーホール２６０、出力端子ＯＵＴに対応するスルーホール２６２、および接地端子ＧＮＤに対応するスルーホール２６４が形成される。
スルーホール２６０，２６２，２６４は、パッケージ基板２００の厚み方向の表面から底面まで貫通しており、その貫通孔の内面は、銅（Ｃｕ）、金（Ａｕ）または銀（Ａｇ）などの低抵抗の金属によってメタライズされる。加工の容易さから、たとえば、無電解Ｃｕメッキ、電解Ｃｕメッキによりメタライズすることができる。なお、スルーホールのメタライズについては、貫通孔の内面のみをメタライズする場合に限られず、金属あるいは金属と樹脂との複合材料などを充填してもよい。
ボルテージレギュレータ１００はスルーホール２６０と重なる位置に配置され、負荷３００はスルーホール２６２と重なる位置に配置される。すなわち、スルーホール２６０，２６２は、それぞれボルテージレギュレータ１００および負荷３００の直下となる位置に形成されている。また、上述のように、パッケージ基板２００の実装面には、ボルテージレギュレータ１００および負荷３００以外の他の電子機器３５０が実装される。
図３～図６を参照して、パッケージ基板２００は、キャパシタＣＰ１を構成するＣ層２１０と、インダクタＬ１を形成するＬ層２５０と、樹脂層２２６，２２７，２２８を含んで構成される。
樹脂層２２６，２２７，２２８は、各層を互いに接合するための接合材料として使用されるとともに、Ｃ層２１０およびＬ層２５０の露出面を絶縁するための絶縁層として用いられる。Ｃ層２１０とＬ層２５０とは、樹脂層２２７によって接合されている。Ｃ層２１０の表面には樹脂層２２６が形成されており、Ｌ層２５０の底面には樹脂層２２８が形成されている。樹脂層２２６，２２７，２２８は、たとえば、エポキシ、あるいはエポキシとシリカなどの無機フィラーとの複合材料のような絶縁材料で形成される。スルーホールのメタライジング層との密着性を確保するために、樹脂層としてエポキシを主体とする材料を用いることが好ましい。あるいは、樹脂層２２６，２２７，２２８として、ガラスクロスあるいは炭素繊維のような繊維状補強材を含有するプリプレグを用いてもよい。特にガラスクロスのような線膨張係数の小さいプリプレグを用いることで、Ｃ層２１０およびＬ層２５０の反りを抑制し、これによってパッケージ基板２００全体の反りを抑制することができる。
樹脂層２２６の表面には、ボルテージレギュレータ１００等の機器を実装するためのランドおよびそれらを接続するための配線を含む回路層２０５が形成されている。パッケージ基板２００に実装される機器は、はんだバンプ１２０を介して、回路層２０５のランドあるいは端子と電気的に接続される。
回路層２０５は、Ｃｕ、ＡｕまたはＡｇなどの低抵抗の金属材料で形成される。なお、回路層２０５は、樹脂層２２６の表面のみに形成される場合には限られず、たとえば後述するように樹脂層２２６の内部に複数層にわたって形成されるものであってもよい。なお、回路層２０５の実装面に形成されるランドあるいは端子の表面は、機器の実装を容易にするために、ニッケル／金（Ｎｉ／Ａｕ）メッキ、ニッケル／鉛／金（Ｎｉ／Ｐｂ／Ａｕ）メッキ、あるいはプリフラックス処理などの表面処理が施されている。また、機器の表面実装時のはんだ流れを防止するために、回路層２０５の最表層部分にソルダーレジスト層を形成するようにしてもよい。
Ｃ層２１０は、キャパシタＣＰ１を形成するキャパシタ部２３０と、出力端子ＯＵＴのスルーホール２６２に電気的に接続される導電部２２０と、接地端子ＧＮＤのスルーホール２６４に電気的に接続される導電部２４０と、これらの周囲に設けられた絶縁部２２５を含む。キャパシタ部２３０は、弁作用金属基体の芯材で構成される陽極電極２３２、上記芯材の少なくとも一方主面に配置されて、表面に誘電体層ならびに固体電解質層を有した多孔質層２３４、及び、前記固体電解質層上に設けられた陰極電極２３６とを含み、電解コンデンサを形成している。誘電体層は、弁作用金属基体の多孔質層の表面に形成されている。多孔質層の表面に形成される誘電体層は、多孔質層の表面状態を反映して多孔質になっており、微細な凹凸状の表面形状を有している。誘電体層は、上記弁作用金属の酸化皮膜からなることが好ましい。本発明の電解コンデンサにおいて、固体電解質層を構成する固体電解質材料としては、例えば、ポリピロール類、ポリチオフェン類、ポリアニリン類等の導電性高分子等が挙げられる。これらの中では、ポリチオフェン類が好ましく、ＰＥＤＯＴと呼ばれるポリ（３，４－エチレンジオキシチオフェン）が特に好ましい。また、上記導電性高分子は、ポリスチレンスルホン酸（ＰＳＳ）等のドーパントを含んでいてもよい。なお、固体電解質層は、誘電体層の細孔（凹部）を充填する内層と、誘電体層を被覆する外層とを含むことが好ましい。
導電部２２０，２４０は、たとえばＡｇ、Ａｕ、またはＣｕのような低抵抗の金属を主体として構成される。層間の密着力向上を目的として、前記導電性フィラーと樹脂を混合した導電性密着材を導体部として設けても良い。多孔質層２３４は、たとえば酸化アルミニウム（ＡｌＯ２）、あるいは酸化タンタル（Ｔａ２Ｏ５）などで構成される。多孔質層２３４は、陽極電極２３２となるポーラス状の基材の金属（たとえば、Ａｌ，Ｔａ）の表面を酸化被膜で覆うことにより形成される。陰極電極２３６は、たとえばＡｇ、Ａｕ、またはＣｕのような低抵抗の金属により形成される。
絶縁部２２５は、エポキシ、フェノール、ポリイミドなどの樹脂、あるいは、それら樹脂とシリカまたはアルミナなどの無機フィラーとで構成される。
陽極電極２３２は平板形状を有しており、平板状の２つの多孔質層２３４の間に配置される。各多孔質層２３４の、陽極電極２３２とは反対の面には、陰極電極２３６が形成される。
図２および図５に示されるように、機器の実装面側の多孔質層２３４は、一部が切欠かれて陽極電極２３２が露出した状態とされており、当該切欠部２３５において、陽極電極２３２がビア２２２を介して導電部２２０に電気的に接続されている。また、陰極電極２３６は、ビア２４２を介して導電部２４０に電気的に接続されている。
なお、キャパシタ部２３０として、チタン酸バリウムを用いたセラミックコンデンサ、あるいは、窒化ケイ素（ＳｉＮ），二酸化ケイ素（ＳｉＯ２）、フッ化水素（ＨＦ）などを用いた薄膜コンデンサを用いることも可能である。しかしながら、より薄型で比較的大きな面積のキャパシタ部を形成できること、および、パッケージ基板の剛性および柔軟性のような機械特性の観点から、アルミなどの金属を基材とする電解コンデンサとすることが好ましい。
キャパシタ部２３０において、スルーホール２６０，２６２，２６４が形成される部分には貫通孔が形成されており、当該貫通孔とスルーホールとの間に絶縁部２２５の絶縁材料が充填されている。
本実施の形態１においては、陽極電極２３２および多孔質層２３４の厚みをそれぞれおよそ５０μｍとし、導電部２２０，２４０の厚みをおよそ１５μｍとし、キャパシタ部２３０の上下の絶縁部２２５の厚みとし、Ｃ層２１０全体の厚みをおよそ２００μｍとしている。
Ｌ層２５０は、図６に示すように、インダクタＬ１を形成するコイル部２５２と、当該コイル部２５２の周囲を樹脂でモールドした絶縁部２５４とを含む。
コイル部２５２は、電鋳法あるいは圧延法によって１００μｍ程度に形成されたＣｕのコア材（Ｃｕ箔）を、フォトレジストなどでコイル状にパターニングした後にエッチングすることによって形成される金属配線である。コイル部２５２は、その一方端がスルーホール２６０に電気的に接続され、他方端がスルーホール２６２に電気的に接続される。
なお、コイル部２５２のコア材として、アルミ（Ａｌ）を用いてもよい。特に、キャパシタ部２３０がアルミを基材とする電解コンデンサで形成される場合には、コイル部２５２のコア材を銅で形成すると、アルミと銅の線膨張係数の差により、パッケージ基板２００全体に反りが生じる場合がある。そのため、このような場合には、コイル部２５２のコア材としてアルミを用いて線膨張係数差を低減することによって、基板全体の反りを抑制することができる。
絶縁部２５４は、たとえば、エポキシ、フェノール、ポリイミドなどの樹脂、あるいは、それらの樹脂とフェライトもしくは珪素鋼などの無機磁性体フィラーとの混合材料で形成される。本実施の形態１のように、負荷３００に直流電力を供給するための回路の場合、直流重畳特性の優れた珪素鋼などの金属系磁性材料のフィラーを用いることが好ましい。
機磁性体フィラーは、磁気特性を向上させるために、異なる平均粒径を有するフィラーを分散配置させたり、磁気飽和防止のために分散濃度に勾配を持たせるように配置させてもよい。また、磁気特性に方向性を持たせるために、扁平状あるいは鱗片状のフィラーを用いてもよい。無機磁性フィラーとして珪素鋼などの金属系材料を用いる場合には、絶縁性を高めるために、フィラーの周囲を無機系絶縁被膜、有機系絶縁被膜などにより表面絶縁膜を施すようにしてもよい。
なお、コイル部２５２との線膨張係数差の低減、放熱性・絶縁性の向上などの目的のために、磁性材料以外の無機フィラー、有機フィラーが混在されてもよい。
絶縁部２５４の厚みを調整することによってインダクタンスを調整することができる。本実施の形態１の例においては、１００μｍのコイル部２５２の上下の絶縁部２５４をそれぞれ１００μｍとし、Ｌ層２５０全体の厚みをおよそ３００μｍとしている。
Ｌ層２５０の底面に設けられる樹脂層２２８の表面には、当該半導体複合装置１０をマザー基板（図示せず）に実装するための端子層２７０が形成される。端子層２７０には、上述の入力端子ＩＮ、出力端子ＯＵＴ、および接地端子ＧＮＤが含まれる。また、端子層２７０は、Ｃ層２１０に形成される回路層２０５と同様に、端子の他に回路を構成する配線を含んでもよく、さらに複数の層で構成されてもよい。
パッケージ基板２００は、システムの薄層化、および負荷３００の放熱性等の観点から、一般的には２ｍｍ以下の厚みが要求される。本実施の形態１の例においては、樹脂層２２６および回路層２０５を含む上部回路層を５０μｍ、Ｃ層２１０を２００μｍ、樹脂層２２７を２０μｍ、Ｌ層を３００μｍ、樹脂層２２８および端子層２７０を含む底部端子層を５０μｍとして、半導体複合装置１０全体の厚みを０．６ｍｍ程度としている。
以上のような構成を有する半導体複合装置１０においては、リップルフィルタを構成するインダクタＬ１およびキャパシタＣＰ１がパッケージ基板２００の異なる層で形成されるため、インダクタとキャパシタとが同一層内に形成される従来の構成と比べて、インダクタおよびキャパシタを形成するために使用可能な面積を大きくできる。これにより、装置の小型化を行なう場合に、インダクタンスおよびキャパシタンスを確保しやすくなる。また、図５および図６で示したように、パッケージ基板２００の実装面に垂直な面からパッケージ基板２００を平面視した場合に、Ｃ層２１０におけるキャパシタ部２３０と、Ｌ層２５０におけるコイル部２５２とは、異なる層において少なくとも一部が重なるように配置されている。そのため、さらに装置の小型化をすることができる。
本実施の形態１の構成においては、ボルテージレギュレータ１００および負荷３００と、パッケージ基板２００内のインダクタＬ１およびキャパシタＣＰ１との接続、ならびに、インダクタＬ１とキャパシタＣＰ１との間の接続を、基板上の平面配線を用いることなく、パッケージ基板２００を貫通するスルーホール２６０，２６２，２６４を用いて接続している。これによって、接続距離を短くして配線のインピーダンスを低減してパワーロスを低減することができるとともに、基板上の回路面のレイアウトを最小化することができる。したがって、装置の小型化に対する制約をさらに低減することができる。
さらに、インダクタＬ１が形成されるＬ層２５０において、コイル部２５２を磁性材料を含む絶縁部２５４でモールドすることによって、発生する磁束密度を高めて、インダクタＬ１のＱ値を向上することができる。これにより、インダクタＬ１による損失を低減することができる。また、磁性材料によって、インダクタＬ１とキャパシタＣＰ１との間、および、インダクタＬ１とボルテージレギュレータ１００のアクティブ素子との間の磁気結合を低減できるので、磁気結合に伴うノイズ伝搬を抑制することができる。そのため、装置特性をさらに向上させることができる。
なお、上記の説明においては、パッケージ基板においてＬ層の上部にＣ層を配置する構成であったが、電気的な接続を維持すればＬ層とＣ層の順序を反対にしてもよい。
また、上記では、チョッパ型の降圧スイッチングレギュレータに適用した例について説明したが、その他の昇降圧回路を含む電力送電ラインをシステム化した半導体複合装置についても、本実施の形態１の特徴を適用可能である。
（装置の製造プロセス）
次に、図７～図１２を用いて、本実施の形態１に従う半導体複合装置１０の製造プロセスについて説明する。図７は、当該製造プロセスの概要を説明するためのフローチャートであり、図８～図１２は、図７のフローチャートの各ステップの詳細を説明するための図である。
図７を参照して、Ｓ１００およびＳ１１０において、Ｃ層２１０およびＬ層２５０がそれぞれ個別に形成される。その後、Ｓ１２０にて、形成されたＣ層２１０およびＬ層２５０を、樹脂層２２６，２２７，２２８を用いて接合して一体化する。次に、Ｓ１３０にて、一体化されたＣ層２１０およびＬ層２５０にスルーホールを形成する。その後、実装面に電極および配線のパターンを形成し（Ｓ１４０）、完成したパッケージ基板２００に、ボルテージレギュレータ１００等の機器を実装する（Ｓ１５０）。
図８は、Ｓ１００におけるＣ層２１０の形成プロセスを説明するための図である。図８（ａ）を参照して、まず陽極電極２３２となるアルミニウムの両面をポーラス状に加工し、その表面に酸化被膜を施すことによって多孔質層２３４を形成する。その後、多孔質層２３４の表面にＣｕペーストのような導電性ペーストの硬化膜を形成することによって陰極電極２３６を形成する。
このとき、図３におけるＣ層２１０のように、多孔質層２３４の一部を、たとえばダイシングプロセス等によって、陽極電極２３２のアルミニウムが露出するまで削り出し、露出したアルミニウムにＣｕペーストを焼き付ける。これによって、キャパシタ部２３０が形成される。
その後、スルーホールが形成される部分に、ドリル加工あるいはレーザ加工などによって貫通孔を形成する。
次に、図８（ｂ）に示されるように、エポキシ、ポリイミド、またはフェノールなどの樹脂や、その樹脂と無機フィラーとの混合材料をキャパシタ部２３０にラミネート加工し、さらに熱硬化させることによってキャパシタ部２３０封止し、絶縁部２２５を形成する。封止処理後、スルーホールとキャパシタ部２３０の各電極とを接続するための導電部２２０，２４０を形成するための導電層２１２を、メッキ配線加工等によって、絶縁部２２５の表面に形成する。
その後、エッチング等により導電層２１２を加工して導電部２２０，２４０を形成する。そして、当該導電部２２０，２４０にレーザ加工等によって、陽極電極２３２および陰極電極２３６まで到達する孔を開口し、そこにＣｕ等の導電体を充填することによって、導電部２２０と陽極電極２３２とを電気的に接続するとともに、導電部２４０と陰極電極２３６とを電気的に接続する（図８（ｃ））。これによって、Ｃ層２１０が形成される。
図９は、Ｓ１１０におけるＬ層２５０の形成プロセスを説明するための図である。図９（ａ）を参照して、まず、コアとなるＣｕ箔２５２＃の両面に、フォトレジストなどによりパターニングを実施するとともに、フォトレジスト開口部をエッチングすることによってコイル部２５２を形成する（図９（ｂ））。
その後、フェライトや珪素鋼などの金属磁性体フィラーが分散されたエポキシコンポジットシートを、真空ラミネータ等を用いてコイル部２５２の表面にラミネート加工し、熱プレス機によって平坦化およびエポキシ層の熱硬化処理を行なうことによって、絶縁部２５４を形成する（図９（ｃ））。
そして、スルーホールが形成される部分にドリル加工あるいはレーザ加工などによって貫通孔を形成し、当該貫通孔を絶縁性の樹脂２６５を充填する（図９（ｄ））。これによって、Ｌ層２５０が形成される。
図１０は、Ｓ１２０における、Ｃ層２１０とＬ層２５０との接合プロセスを説明するための図である。
図１０（ａ）を参照して、Ｓ１００およびＳ１１０で形成されたＣ層２１０およびＬ層２５０の上下面および中間面に、エポキシ、ポリイミドまたはフェノールなどの樹脂、あるいは、その樹脂と無機フィラーからなる混合材料をフィルム状にした樹脂層２２６，２２７，２２８を配置する。その後、積層されたこれらの層を、真空プレス等によって接合および硬化させることによって一体化させて、パッケージ基板２００を形成する（図１０（ｂ））。
図１１は、Ｓ１３０における、スルーホールの形成プロセスを説明するための図である。
図１１（ａ）を参照して、各層を一体化してパッケージ基板２００を形成後、ドリル加工あるいはレーザ加工によって、スルーホールが形成される部分に貫通孔を形成する。そして、無電解Ｃｕメッキ等により、貫通孔の内部および樹脂層２２６，２２８の表面をメタライジングする（図１１（ｂ））。
なお、このとき、さらに電解Ｃｕメッキ処理を施して、樹脂層表面の金属層２６９の厚さを厚くしたり、スルーホール内をＣｕで充填したりしてもよい。
図１２は、Ｓ１４０およびＳ１５０に対応するプロセスを説明するための図である。図１２（ａ）を参照して、Ｓ１４０において、フォトレジストを用いて、樹脂層表面の金属層２６９をパターニングするとともに、エッチングを施して不要なＣｕを除去することによって、回路層２０５および端子層２７０を形成する配線、ランドおよび端子を樹脂層表面に形成する。このとき、機器の実装を容易にするために、ランドおよび端子等の金属表面には、Ｎｉ／Ａｕメッキ、Ｎｉ／Ｐｂ／Ａｕメッキ、あるいはプリフラックス処理などの表面処理が施される。また、機器の表面実装時のはんだ流れを防止するために、最表層部分にソルダーレジスト層を形成するようにしてもよい。
このように形成されたパッケージ基板２００において、Ｃ層２１０表面の回路層２０５に、ボルテージレギュレータ１００、負荷３００および他の電子機器３５０が実装されることによって、本実施の形態１に従う半導体複合装置１０が形成される（図１２（ｂ））。
なお、本実施の形態において、「Ｃ層２１０」および「Ｌ層２５０」は、本開示における「第１層」および「第２層」の一例である。
［実施の形態２］
実施の形態２においては、実施の形態１で示したパッケージ基板２００の構成に加えて、実装面に実装される機器の信号用のグランドラインをスルーホールによって形成する構成について説明する。
図１３は、実施の形態２に従う半導体複合装置１０Ａの断面図である。図１３は、実施の形態１の図４に対応する図であり、マザー基板４００上に半導体複合装置１０Ａが実装された状態を示している。
図１３を参照して、半導体複合装置１０Ａに含まれるパッケージ基板２００Ａには、負荷３００を基板上に実装した場合に、負荷３００の信号用のグランドラインの端子に接続されるスルーホール２６６が設けられる。このスルーホール２６６は、Ｃ層２１０およびＬ層２５０に含まれるキャパシタ部２３０およびコイル部２５２とは電気的に接続されない状態で、底面の端子層２７０まで貫通している。そして、はんだバンプ３８０を介して、マザー基板４００のグランドラインに接続される端子４１０に電気的に接続される。
このように、実装された機器のグランドラインを、スルーホール２６６を経由して最短距離でマザー基板４００のグランドラインに接続することによって、グランドを強化でき、ノイズに対する耐性を向上させることができる。また、スルーホールを用いているので、基板上のレイアウトを最小化することができ、小型化に対する影響を低減することができる。
なお、図１３においては、負荷３００のグランドラインのスルーホールについて説明したが、他の実装機器のグランドラインについても同様の構成としてもよい。
［実施の形態３］
実施の形態２においては、スルーホールを介して実装された機器の信号用のグランドラインをマザー基板４００のグランドラインに接続する構成について説明したが、機器とマザー基板４００との間の信号ラインが必要である場合には、当該信号ラインについてもスルーホールを用いて接続するようにしてもよい。
図１４は、実施の形態４に従う半導体複合装置１０Ｅの断面図である。図１４を参照して、半導体複合装置１０Ｅに含まれるパッケージ基板２００Ｅには、実装面に配置された負荷３００あるいはボルテージレギュレータ１００の信号ラインの端子にされるスルーホール２６７が設けられる。このスルーホール２６７は、実施の形態２における信号用のグランドライン用のスルーホール２６６と同様に、Ｃ層２１０およびＬ層２５０に含まれるキャパシタ部２３０およびコイル部２５２とは電気的に接続されない状態で、底面の端子層２７０まで貫通している。そして、スルーホール２６７は、はんだバンプ３８０および端子４１０を介して、マザー基板４００の実装面に形成された機器（図示せず）のＩ／Ｏ端子に接続するための信号ラインに電気的に接続される。
なお、スルーホール２６７に流れる電流は、キャパシタ部２３０およびコイル部２５２と接続される電力用のスルーホール２６０，２６２，２６４に流れる電流よりも小さいため、スルーホール２６７の内径は、スルーホール２６０，２６２，２６４よりも小さくすることができる。
このように、実装された機器とマザー基板４００との間で信号をやりとりするための信号ラインが必要である場合に、スルーホール２６７を経由してこれらを接続することによって最短距離でマザー基板４００に接続することができる。また、電力用のスルーホールに比べて信号用のスルーホールを小さくすることによって、基板上のレイアウトを最小化することができ、小型化に対する影響を低減することができる。
なお、図１４には、信号ライン用のスルーホール２６７に加えて、実施の形態２で説明したグランドライン用のスルーホール２６６も記載されているが、当該スルーホール２６６がなく信号ライン用のスルーホール２６７のみが設けられる構成であってもよい。
［実施の形態４］
実施の形態４においては、実施の形態１で示したパッケージ基板２００の構成に加えて、実装面に実装される各機器の放熱性を高めるために、外部のヒートシンクに接続されるスルーホールを有する構成について説明する。
図１５は、実施の形態４に従う半導体複合装置１０Ｂの断面図である。図１５は、実施の形態１の図４に対応する図であり、マザー基板４００上に半導体複合装置１０Ｂが実装された状態を示している。
図１５を参照して、パッケージ基板２００Ｂは、負荷３００の端子に接続され、かつ、Ｃ層２１０およびＬ層２５０に含まれるキャパシタ部２３０およびコイル部２５２とは電気的に接続されないスルーホール２６８を少なくとも１つ含む。スルーホール２６８は、負荷３００の直下において、負荷３００の端子に接続される。また、スルーホール２６８は、パッケージ基板２００Ｂの底面において、はんだバンプ３８０を介して、マザー基板４００に設けられたヒートシンク４５０に接続される。
ヒートシンク４５０は、たとえばＡｌやＣｕのような、熱伝導率の高い金属で形成される。このように、スルーホール２６８を介して、負荷３００等の実装機器とヒートシンク４５０とを接続することによって、負荷３００で発生する熱を効率的に外部に逃がすことができる。また、スルーホール２６８によって、パッケージ基板２００Ｂ内のインダクタ等で発生する熱についても放熱することができる。
なお、負荷３００以外の実装機器についても、ヒートシンク４５０に接続するためのスルーホール２６８を設けるようにしてもよい。また、スルーホール２６８の数は、図１５に記載されている数に限定されるものではなく、接続される実装機器に必要とされる放熱能力に応じて数を決定するようにしてもよい。
［実施の形態５］
実施の形態１～４の例においては、パッケージ基板内にＣ層およびＬ層がそれぞれ１層含まれる構成について説明した。
しかしながら、半導体複合装置のサイズの制約等によって、実装面の面積が制限される場合があり得る。そのような場合に、特にＣ層における電極の面積が十分に確保できず、所望のキャパシタンスが得られない状態となる可能性がある。
そこで、実施の形態５においては、パッケージ基板内に複数のＣ層を備えることによって、所望のキャパシタンスを確保する構成について説明する。
図１６は、実施の形態５に従う半導体複合装置１０Ｃの断面図である。図１６は、実施の形態１の図４に対応する図である。図１６のパッケージ基板２００Ｃにおいては、キャパシタＣＰ１を構成する層として、Ｃ１層２１０ＡおよびＣ２層２１０Ｂの２つの層が設けられている。Ｃ１層２１０ＡおよびＣ２層２１０Ｂの構成については、基本的には実施の形態１のＣ層２１０と同様であるため、その詳細については繰り返さないが、Ｃ１層２１０ＡおよびＣ２層２１０Ｂは、同じスルーホールを共有しており、電気的には出力端子ＯＵＴと接地端子ＧＮＤとの間に並列に接続されている。これにより、半導体複合装置１０Ｃの高さ方向には若干高くなるものの、パッケージ基板の実装面積を変更することなくキャパシタＣＰ１のキャパシタンスを増加させることができる。
なお、図１６においては、Ｃ１層２１０ＡおよびＣ２層２１０ＢがＬ層２５０の上部に配置された構成となっているが、電気的な接続関係が同じであれば各層の順序については特に制限されず、たとえば図１７のパッケージ基板２００ＣＡに示されるように、Ｃ１層２１０ＡとＣ２層２１０Ｂとの間にＬ層２５０が配置される構成であってもよい。あるいは、Ｃ１層２１０ＡおよびＣ２層２１０ＢがＬ層２５０の下部に配置される構成であってもよい。図１７のようにＣ１層２１０ＡとＣ２層２１０Ｂとの間にＬ層２５０を配置する構成においては、積層方向に上下対称な構造となるため、パッケージ基板全体の反りを抑制することができる。
また、図１６の例では、キャパシタンスを増加させるためにＣ層を複数層設ける構成であったが、インダクタンスを増加する必要がある場合には、Ｌ層を複数層設ける構成とすることも可能である。
［実施の形態６］
実施の形態５においては、キャパシタンスおよび／またはインダクタンスを増加させるために、Ｃ層またはＬ層を多層化する構成について説明した。
一方で、半導体複合装置の高さ方向のサイズが制限されるような場合には、実施の形態４のように多層化を行なえない場合も生じ得る。
実施の形態６においては、高さ方向のサイズの制限が厳しい一方で、平面方向についてのサイズの制限がやや緩やかな状態のもとで、キャパシタンスおよび／またはインダクタンスの増加が必要である場合に、複数のＣ層およびＬ層を平面的に結合させることによって、所望のキャパシタンスおよびインダクタンスを確保する構成について説明する。
図１８は実施の形態６に従う半導体複合装置のパッケージ基板２００Ｄの断面図である。図１８のパッケージ基板２００Ｄにおいては、実施の形態１で示したパッケージ基板２００に対応する２つのパッケージ基板２００Ｄ－１，２００Ｄ－２が、接地端子ＧＮＤにつながるスルーホールを共有して、平面方向に結合された構成となっている。
このような構成とすることによって、パッケージ基板の実装面積は広くなるものの、高さ方向の寸法を維持しながら、キャパシタンスおよびインダクタンスを増加させることが可能となる。このような構成は、低背化に対する要求が特に厳しい場合に有効となり得る。
［実施の形態７］
図１３～図１５で示したスルーホール２６６～２６８については、パッケージ基板に実装される機器ごとに設けられる場合がある。スルーホールを形成する場合、パッケージ基板内に形成されるコイル、キャパシタおよび配線パターンのような導電体からスルーホールを絶縁するために、スルーホールの周囲を絶縁材料で囲うことが必要となる。そのため、スルーホール２６６～２６８をパッケージ基板のあちこちに個別に形成すると、その周囲において絶縁材料が占める部分が多くなってしまう。そのため、パッケージ基板の実装面の面積を低減することが制限されて小型化が阻害されたり、所望のキャパシタンス，インダクタンスが実現できなくなったりする可能性がある。
実施の形態７においては、パッケージ基板のメインの電流が流れるスルーホール２６０，２６２，２６４以外の図１３～図１５で説明したようなスルーホール２６６～２６８を近接して配置し、共通の絶縁材料で囲う構成について説明する。
図１９は実施の形態７に従う半導体複合装置１０ＦのＣ層２１０の平面図であり、図２０は図１９におけるＸＩＸ－ＸＩＸ線矢印方向から見た断面図である。
図１９および図２０を参照して、Ｃ層２１０のキャパシタの各電極およびＬ層２５０のコイル部２５２と重ならない部分に、内部が絶縁材料で充填されたビア２２３が形成されている。そして、信号用のスルーホール２６６，２６７が当該ビア２２３内に形成されている。なお、図１９においては、ビア２２３内に、スルーホール２６６，２６７以外のスルーホールも設けられる例が示されている。
このように、実装機器についての信号用のスルーホールを、絶縁材料が充填された共通のビア内に形成することによって、実装面において、スルーホール２６６～２６８を形成するために必要となる絶縁材料の割合を低減できるので、小型化を阻害する要因を少なくすることができる。また、共通のビア内について絶縁加工を行なえばよいので、個々のスルーホールについての絶縁加工を行なう場合に比べて、工程を削減することができる。
［実施の形態８］
上述の実施の形態１～７においては、ボルテージレギュレータ１００および負荷３００を実装するための回路層２０５、および当該半導体複合装置１０をマザー基板に実装するための端子層２７０が、パッケージ基板２００の表裏面に１つの層として形成される構成について説明した。
実施の形態８においては、当該回路層および／または端子層が多層構成である場合の例について説明する。
図２１は、実施の形態８に従う半導体複合装置１０Ｇの断面図である。半導体複合装置１０Ｇのパッケージ基板２００Ｇにおいては、Ｃ層２１０においてＬ層２５０に面していない側の面に、複数の配線パターンを含む多層構造の回路層２０５Ａが配置されており、回路層２０５Ａの表面に、負荷３００および他の電子機器３５０が実装されている。
また、Ｌ層の２５０においてＣ層２１０に面していない側の面に、複数の配線パターンを含む多層構造の端子層２７０Ａが配置される。
図２１のパッケージ基板２００Ｇにおいては、スルーホール２６２，２６４，２６６，２６７は、Ｃ層２１０およびＬ層２５０を貫通しているが、回路層２０５Ａおよび端子層２７０Ａについては貫通していない。すなわち、Ｃ層２１０およびＬ層２５０が接合された後にスルーホール２６２，２６４，２６６，２６７が形成され、その後にＣ層２１０の上面に回路層２０５ＡおよびＬ層の下面に端子層２７０Ａが形成される。
このように、回路層２０５Ａおよび端子層２７０Ａを多層構造に形成することによって、実装面（回路層２０５Ａの表面）に実装される機器と接続するための配線パターンを、回路層２０５Ａの内部の層に形成して、実装面に形成される配線パターンを削減することが可能となる。したがって、Ｃ層２１０のキャパシタ部２３０のキャパシタンスおよびＬ層２５０のコイル部２５２のインダクタンスを阻害しない範囲で、実装面の表面積を削減することができるので、単層で回路層および端子層を形成する場合と比べて半導体複合装置を小型化することが可能となる。
図２２～図２７を用いて、本実施の形態８に従う半導体複合装置１０Ｇの製造プロセスについて説明する。図２２は、当該製造プロセスの概要を説明するためのフローチャートであり、図２３～図２７は、図２２のフローチャートのステップの詳細を説明するための図である。
なお、図２２のフローチャートにおいて、ステップＳ２００～Ｓ２３０，Ｓ２４０，Ｓ２５０は、図７で示したフローチャートにおけるステップＳ１００～Ｓ１３０，Ｓ１４０，Ｓ１５０にそれぞれ対応しており、実質的には実施の形態１で説明した図７のフローチャートにステップＳ２３５が追加されたものとなっている。
図２２を参照して、Ｓ２００およびＳ２１０において、Ｃ層２１０およびＬ層２５０がそれぞれ個別に形成される（図２３（ａ））。その後、Ｓ２２０にて、形成されたＣ層２１０およびＬ層２５０は、樹脂層２２６，２２７，２２８を用いて接合して一体化される（図２３（ｂ））。
次に、Ｓ２３０にて、一体化されたＣ層２１０およびＬ層２５０にスルーホールが形成される。より詳細には、まず、図２４（ａ）に示されるように、接合されたＣ層２１０およびＬ層２５０においてスルーホールを形成する位置に、ドリル加工あるいはレーザ加工などによって貫通孔が形成される。そして、無電解Ｃｕメッキ等により、貫通孔の内部をメタライジングすることによってスルーホールが形成される（図２４（ｂ））。
その後、Ｓ２３５にて、樹脂層２２６上に回路層２０５Ａが形成されるとともに、樹脂層２２８上に端子層２７０Ａが形成される。具体的には、まず、フォトレジストを用いて、樹脂層２２６，２２８表面の金属層２６９をパターニングし、エッチングを施して不要なＣｕを除去することによって配線パターンが形成される（図２５（ａ））。そして、その上に樹脂層２２９Ａおよび金属層２６９Ａが配置される（図２５（ｂ））。
さらに、金属層２６９Ａをパターニングすることによって配線パターンが形成され（図２６（ａ））、パターニングされた金属層２６９Ａの上に、さらに樹脂層２２９Ｂおよび金属層２６９Ｂが配置される（図２６（ｂ））。
図２５および図２６のような工程を繰り返して、所望の数の配線層が形成されると、Ｓ２４０において、最表面の金属層２６９Ｂをパターニングおよびエッチングして、機器の実装および実装基板のはんだバンプとの接続のための電極パターン、ならびに、これらの電極パターン間を接続する配線パターンが形成される。これによって、回路層２０５Ａおよび端子層２７０Ａが形成され、パッケージ基板２００Ｇが完成する（図２７（ａ））。
その後、Ｓ２５０にて、完成したパッケージ基板２００Ｇに、ボルテージレギュレータ１００等の機器が実装される（図２７（ｂ））。
なお、上記の説明においては、回路層２０５Ａおよび端子層２７０Ａの双方を多層構造とする例について説明したが、回路層２０５Ａおよび端子層２７０Ａのいずれか一方のみを多層構造とするようにしてもよい。また、回路層２０５Ａと端子層２７０Ａとを異なる層数としてもよい。
このように、パッケージ基板の表裏面に多層構造の回路層および／または端子層を用いることによって、実装される機器間の配線についての配線幅および配線間ピッチを確保することができるので、実装面の表面積を低減でき、さらなる小型化のニーズに対応することが可能となる。
（変形例１）
図２８は、実施の形態８で示した多層構造の回路層を有する半導体複合装置の第１の変形例（変形例１）の断面図である。
図２８を参照して、変形例１に従う半導体複合装置１０Ｈにおいては、パッケージ基板２００Ｈの多層構造の回路層２０５Ｂ内に、ガラスクロスを含有するコア基材２８０が配置される。
パッケージ基板の製造プロセスにおいては、各層を接合する際に圧縮力が加えられるため、当該圧縮力の影響により歪みが生じて、割れなどが生じる可能性がある。特に、回路層においては、Ｃ層２１０の電極２３２，２３６あるいはＬ層２５０のコイル部２５２のような剛性のある金属部材が含まれていないため、外力による歪みが生じやすい。そのため、このようなコア基材２８０を回路層内に配置することにより、回路層の強度を確保することができる。
なお、コア基材２８０の材料は、絶縁性と剛性とを有する材料であればガラスクロスには限定されない。コア基材２８０の材料として、たとえば、表面に絶縁処理を施した金属部材（たとえば、Ｃｕ）を含むメタルコアなどを使用することができる。
図２９は、図２８の半導体複合装置１０Ｈの製造プロセスを示すフローチャートである。図２９を参照して、Ｓ３００およびＳ３１０において、Ｃ層２１０およびＬ層２５０が、それぞれ個別に形成される。さらに、実施の形態８においては、Ｓ３１５において、回路層２０５Ｂのコア基材２８０を含む部分が形成される。ここで、Ｓ３１５においては、回路層２０５Ｂのうち、Ｃ層２１０およびＬ層２５０とともにスルーホールが形成される部分のみが形成される。
その後、Ｓ３２０において、Ｓ３００，３１０，３１５において個別に形成されたＣ層２１０，Ｌ層２５０および回路層２０５Ｂの一部が、樹脂層を用いて接合される。そして、Ｓ３３０において、一体化されたＣ層２１０，Ｌ層２５０および回路層にスルーホールが形成される。
スルーホールを形成後、Ｓ３３５にて、必要に応じて、接合された回路層上にさらに樹脂層および金属層を配置して追加の配線層を形成する。なお、図２８のパッケージ基板２００Ｈにおいては、端子層が単層である例が示されているが、実施の形態８の図２１のように、端子層についても多層構造としてもよい。その場合には、Ｓ３３５において、端子層にも追加の配線層が形成される。
その後、Ｓ３４０において、回路層２０５Ｂおよび端子層２７０の表面の金属層をパターニングして、電極パターンおよび配線パターンを形成する。これにより、パッケージ基板２００Ｈが完成する。そして、Ｓ３５０にて、完成したパッケージ基板２００Ｈの実装面にボルテージレギュレータ１００，負荷３００等の機器を実装することにより、半導体複合装置１０Ｈが完成する。
（変形例２）
図３０は、実施の形態８で示した多層構造の回路層を有する半導体複合装置の第２の変形例（変形例２）の断面図である。
図３０を参照して、変形例２に従う半導体複合装置１０Ｊにおいては、多層構造の回路層２０５Ｃ内に、ボルテージレギュレータ１００の半導体アクティブ素子１０５が埋め込まれた構成を有している。アクティブ素子１０５は、外力等による歪みの影響（反り，割れ）を低減するために、変形例１で示したコア基材２８０が形成される層に配置されることが好ましい。
製造プロセスにおいては、変形例１で説明した図２９のステップＳ３１５においてコア基材２８０を含む回路層を形成する際に、コア基材２８０の一部を除去して、除去された部分にアクティブ素子１０５が配置される。なお、アクティブ素子１０５は、小型化の観点から、パッケージ基板２００Ｊを実装面の法線方向から平面視した場合に、負荷３００と重なるように配置することが好ましい。
このように、ボルテージレギュレータ１００のアクティブ素子１０５を回路層２０５Ｃ内に埋め込むことによって、ボルテージレギュレータ１００からＬ層２５０およびＣ層２１０を通って負荷３００へと至る電気経路の距離を短縮できるので、当該電気経路で生じる損失を低減することが可能となる。
なお、回路層２０５Ｃ内には、アクティブ素子１０５だけでなく、ボルテージレギュレータ１００の全体が埋め込まれてもよい。
［実施の形態９］
実施の形態１～８においては、いずれも、スルーホールがＣ層２１０およびＬ層２５０の双方を貫通する構成について説明した。
実施の形態９においては、パッケージ基板に、Ｃ層２１０およびＬ層２５０の双方を貫通するスルーホールに加えて、Ｃ層２１０あるいはＬ層２５０の一方のみを貫通するスルーホールが含まれる構成の例について説明する。
図３１は、実施の形態９に従う半導体複合装置１０Ｋの断面図である。半導体複合装置１０Ｋのパッケージ基板２００Ｋには、Ｃ層２１０と回路層２０５Ｄの一部とを貫通しているが、Ｌ層２５０を貫通していないスルーホール２６７Ａが形成されている。このようなスルーホールは、たとえば、回路層に実装されたボルテージレギュレータ１００の回路内もしくは入力部にキャパシタが必要になる場合に、Ｌ層に対する影響なくＣ層への接続を行うことを目的として形成される。
次に、図３２～図３５を用いて、本実施の形態９に従う半導体複合装置１０Ｋの製造プロセスについて説明する。図３２は、当該製造プロセスの概要を説明するためのフローチャートであり、図３３～図３５は、図３２のフローチャートのステップの詳細を説明するための図である。
図３２を参照して、Ｓ４００においてＣ層２１０が形成され、Ｓ４１０において回路層２０５Ｄのうちの一部である回路層２０５Ｅが形成される。そして、Ｓ４２０にて、Ｓ４００およびＳ４１０でそれぞれ形成されたＣ層２１０および回路層２０５Ｅが、樹脂層２９２を用いて接合される。また、Ｃ層２１０の回路層２０５Ｅに対向する面とは反対の面に樹脂層２９１を介して金属層２６９Ｃが形成され、回路層２０５ＥのＣ層２１０に対向する面とは反対の面に樹脂層２９３を介して金属層２６９Ｃが形成される（図３３（ａ））。
その後、Ｓ４３０にて、一体化されたＣ層２１０および回路層２０５Ｅにスルーホール２６７Ａが形成される。具体的には、スルーホール２６７Ａが形成される位置に、ドリル加工あるいはレーザ加工などによって貫通孔が形成される（図３３（ｂ））。そして、無電解Ｃｕメッキ等により貫通孔の内部をメタライジングすることによって、スルーホール２６７Ａが形成される（図３３（ｃ））。なお、図３３（ｃ）においては、樹脂層２９１，２９３の表面の金属層２６９Ｃがエッチングされて、配線パターンが形成されている。
Ｃ層２１０および回路層２０５Ｅを貫通するスルーホール２６７Ａが形成されると、次に、Ｓ４４０にてＬ層２５０が個別に形成され（図３４（ａ））、Ｓ４５０にて当該Ｌ層２５０が樹脂層２２７を用いてＣ層２１０に接合される（図３４（ｂ））。また、Ｌ層２５０のＣ層２１０に対向する面とは反対の面に、樹脂層２２８を介して金属層２６９が配置される。回路層２０５Ｅの表面には、樹脂層２９４を介して金属層２６９が配置される。
その後、Ｓ４６０にて一体化された回路層２０５Ｅ、Ｃ層２１０およびＬ層２５０を貫通するスルーホールが形成されるとともに、Ｓ４７０にて表面の金属層２６９をエッチングして電極パターンあるいは配線パターンが形成される（図３５（ａ），（ｂ））。これによりパッケージ基板２００Ｋが完成する。なお、図３５には示されていないが、回路層についてはさらに多くの配線層を形成してもよい。また、端子層２７０についても多層構造としてもよい。
そして、Ｓ４８０にて、回路層２０５Ｄの実装面に負荷３００等の機器が実装されて、半導体複合装置１０Ｋが形成される。
なお、上記の例においては、Ｃ層２１０を貫通するがＬ層２５０を貫通していないスルーホール２６７Ａが形成される構成について説明したが、回路構成によっては、逆にＣ層２１０は貫通しないがＬ層２５０を貫通するスルーホールを形成してもよい。この場合には、Ｌ層２５０を形成後にスルーホールを形成し、その後Ｃ層２１０と接合してさらにスルーホールを形成するプロセスとなる。
［実施の形態１０］
（実施例１）
上述の半導体複合装置においては、ボルテージレギュレータからの電力が、パッケージ基板のスルーホールを経由して負荷に供給される。半導体複合装置の効率をさらに向上させるためには、ボルテージレギュレータから負荷に至るまでの等価直列抵抗（Equivalent Series Resistance：ＥＳＲ）を低下させることが必要となる。ＥＳＲを低減させる１つの手法として、スルーホールにおける抵抗値を低減することが考えられる。
パッケージ基板に形成されるスルーホールは、その内面が金属などの導電材料によってメタライズされている。スルーホールにおけるメタライズ層の厚みを厚くすることで、スルーホールの抵抗値を低減させることが可能である。
スルーホールの抵抗値を低減させるために、理想的にはスルーホールの内孔をＣｕ等の金属で充填することが望ましいが、一般的に、底のない貫通孔をメッキ処理により金属を充填することは技術的に困難であることが知られており、さらに、金属を充填するまでメッキ処理を行なうには長い処理時間が必要となる。
スルーホールのメタライズは、上述のようにＣｕ等によるメッキ処理によって行なわれるが、図１１等で説明したように、スルーホールをメタライズする際には、パッケージ基板の表面の配線を形成するための金属層（金属配線層）も同時に形成される。そのため、スルーホールのメタライズ層の厚みを厚くすると、パッケージ基板表面に形成される金属配線層の厚みも厚くなる。
一方で、金属配線層において微細な配線を形成するためには、金属配線層の厚みを薄くすることが好ましく、金属配線層の厚みが厚くなることで、配線と、配線同士の間隔との比率であるＬ／Ｓ（Line and Space）の悪化が懸念される。
そこで、本実施の形態１０においては、スルーホールのメタライズ層の厚みを厚くする一方で、パッケージ基板表面に形成される金属配線層の厚みを薄くする構成を採用する。これにより、スルーホールの抵抗値を低減するとともに、パッケージ基板表面に形成される金属配線の微細化が可能となる。
ただし、この場合、スルーホール内面のメタライズ層とパッケージ基板表面の金属配線層とは、スルーホールの端部（接続部分）において接続された状態となる。このような接続部分において導電部材の厚みが異なると、当該接続部分において電流密度が集中したり、誘電体基板との線膨張率の違いによる熱応力が集中したりすることによって断線等の不具合が生じる可能性がある。
そのため、実施の形態１０においては、さらに、メタライズ層と金属配線層とが接続される接続部分の厚みを、金属配線層の厚みよりも厚くする。これにより、接続部分における品質不具合の発生を抑制することができる。
図３６を用いて、実施の形態１０の実施例１に従う半導体複合装置におけるスルーホールのメッキ工程について説明する。なお、図３６および後述する図３７，図３８においては、スルーホールの部分のみに着目して説明を行なうため、スルーホール以外の構成については記載が省略されている場合がある。
図３６を参照して、図１１（ａ）および図２４（ａ）で説明したように、ドリル加工等によってパッケージ基板２００に貫通孔が形成されると（図３６（ａ））、次に、貫通孔の内部およびパッケージ基板２００の表面を無電解Ｃｕメッキ等によりメタライジングして、メタライズ層２９０および金属配線層２９５を形成する（図３６（ｂ））。このとき、Ｃｕのメッキ層の厚みは、スルーホール２６０の内面に形成すべきメタライズ層２９０の厚みに適した厚みとされる。したがって、この段階においては、パッケージ基板２００の表面に形成される金属配線層２９５としては、所望の厚みよりも厚く形成されることになる。
Ｃｕメッキ処理が行なわれた後、スルーホール２６０の内部の空間に、印刷法などにより樹脂２９６が充填される（図３６（ｃ））。このとき、スルーホール２６０の近傍の金属配線層２９５の一部についても樹脂２９６により覆われるようにする。
その後、金属配線層２９５に対してウェットエッチングを施して、金属配線層２９５を所望の厚さまで薄くする（図３６（ｄ））。このとき、樹脂２９６に覆われている部分については、エッチングされずにメッキ層の厚みが維持される。したがって、金属配線層２９５の厚みよりもメタライズ層２９０の厚みのほうが厚くなる。
エッチング処理後、バフロール研磨等の処理により、樹脂２９６の不要な部分が除去される（図３６（ｅ））。
このように、金属配線層２９５の厚みよりもメタライズ層２９０の厚みを厚くすることによって、スルーホール２６０の導通抵抗を低減するとともに、金属配線層２９５の加工性を良くすることができる。
なお、金属配線層２９５においても、スルーホール２６０の近傍の部分については、樹脂２９６のためにエッチングがされずにメッキ層の厚みが維持される。これにより、メタライズ層２９０と金属配線層２９５との境界部分（接続部分）のメッキ層の厚みを厚くできるので、熱応力等による不具合を抑制することが可能となる。
（実施例２）
実施例１においては、最初のメッキ処理において、メタライズ層に適した厚みにメッキ層を形成し、その後、エッチング処理によって金属配線層の厚みを低減する例について説明した。
実施例２においては、逆に、最初のメッキ処理において、金属配線層に適した厚みにメッキ層を形成し、その後、スルーホールのメタライズ層の厚みを増加させる例について説明する。
図３７は、実施の形態１０の実施例２に従う半導体複合装置におけるスルーホールのメッキ工程を説明するための図である。図３７を参照して、パッケージ基板２００に貫通孔が形成されると（図３７（ａ））、次に、貫通孔の内部およびパッケージ基板２００の表面を無電解Ｃｕメッキ等によりメタライジングして、メタライズ層２９０および金属配線層２９５を形成する（図３７（ｂ））。Ｃｕのメッキ層の厚みは、金属配線層２９５に適した厚みとされる。
メッキ処理後、金属配線層２９５の表面に、フォトリソグラフィによりレジストマスク２９７を形成する（図３７（ｃ））。なお、このとき、金属配線層２９５におけるスルーホール２６０の近傍部分については、レジストマスク２９７を形成しないようにする。
その後、電解Ｃｕメッキ処理によって、スルーホール２６０の内面、および、金属配線層２９５においてレジストマスク２９７が形成されていない部分に、追加的にメッキ処理が行なわれる（図３７（ｄ））。これによって、レジストマスク２９７が形成されていない部分については、レジストマスク２９７が形成されている部分よりもＣｕメッキ層の厚みが厚くなる。なお、スルーホール２６０内のメタライズ層２９０は、金属配線層２９５の厚みよりも厚ければ、不均一な厚みであってもよく、たとえば、図３７（ｄ）のようにスルーホール２６０の貫通方向の中央部の厚みが、端部に比べて厚くなっていてもよい。
追加的なメッキ処理が完了すると、有機剥離等の手法によって、レジストマスク２９７が除去される。その後、実施例１と同様に、スルーホール２６０の内部に樹脂２９６が充填されるとともに（図３７（ｅ））、バフロール研磨等の処理により、樹脂２９６の不要な部分が除去される（図３７（ｆ））。
このようなプロセスにおいても、金属配線層２９５の厚みよりもメタライズ層２９０の厚みを厚くすることができ、さらに接続部分のメッキ層の厚みも厚くすることができる。
（実施例３）
実施例１および実施例２においては、スルーホール２６０の端部とパッケージ基板２００の表面とがほぼ直角となる形状であったが、このような形状は、電流密度や熱応力は集中しやすい傾向にある。
そこで、実施例３においては、スルーホール２６０の端部に面取りを施すことによって角度を緩やかにし、電流密度あるいは熱応力の集中を緩和させる構成とする。
図３８は、実施の形態１０の実施例３に従うスルーホールの部分を説明するための図である。図３８を参照して、実施例３においては、パッケージ基板２００に貫通孔が形成されると、ショットブラストあるいはリーマ加工により、貫通孔の端部の部分に面取りが施される。
その後は、実施例１あるいは実施例２と同様のプロセスによって、スルーホールのメタライズ層２９０および金属配線層２９５が形成される。図３８においては、図３６の実施例１と同様に、金属配線層２９５をエッチングにより薄くする場合の例が示されている。
このようにすることによって、スルーホールの抵抗値を低減するとともに、スルーホールと金属配線層との境界部分における電流密度あるいは熱応力の集中を緩和させることが可能となる。
なお、実施の形態１０の実施例１～実施例３については、パッケージ基板に形成されたすべてのスルーホールに対して適用してもよいし、一部の（少なくとも１つの）スルーホールに適用してもよい。
本実施の形態における半導体複合装置のパッケージ基板は、上述のように、キャパシタが形成されるＣ層とインダクタが形成されるＬ層とが積層された構成となっている。このような積層構造において、Ｃ層全体としての線膨張係数とＬ層全体としての線膨張係数とが異なると、製造プロセスの際などの温度変化によってパッケージ基板に反りが生じ得る。また、Ｃ層およびＬ層の各層においても、各層の構造によって層単体でも反りが生じる場合がある。
以下の実施の形態１１～１４においては、パッケージ基板の反りを抑制するための構成について説明する。
［実施の形態１１］
実施の形態１において説明したように、Ｃ層２１０におけるキャパシタ部２３０を形成する陽極電極２３２および多孔質層２３４は、たとえばアルミ（Ａｌ）を主成分として形成される。一方で、Ｌ層２５０においてインダクタＬ１を形成するコイル部２５２は、たとえば銅（Ｃｕ）を主成分として形成される。
パッケージ基板の製造プロセスにおいて、加熱プレスによってＣ層２１０とＬ層２５０とを接合する場合がある。一般的に、アルミの線膨張係数は銅の線膨張係数よりも大きいため、アルミを主成分とするＣ層２１０のほうが銅を主成分とするＬ層２５０よりも冷却過程での収縮量が大きくなる。このような収縮量の違いによって、パッケージ基板の反りや、プレス工程における割れ等が生じるおそれがある。
そこで、実施の形態１１においては、アルミよりも線膨張係数が小さいコア基材をＣ層の内部に配置することによってＣ層の収縮を低減し、基板の反りおよび割れ等を抑制する。
図３９および図４０は、それぞれ実施の形態１１に従う半導体基板におけるＣ層２１０Ｃの平面図および断面図である。図３９および図４０を参照して、Ｃ層２１０Ｃにおいては、図５で示したＣ層２１０のキャパシタ部２３０の周囲を取り囲むようにコア基材２４５が配置された構成となっている。
コア基材２４５は、たとえば、エポキシ等の樹脂にガラスクロスを含有させた材料で形成されており、その線膨張係数はアルミよりも小さい。コア基材２４５の線膨張係数は、Ｌ層２５０の主成分である銅の線膨張係数に近くすることがより好ましい。このようなコア基材２４５をＣ層２１０Ｃ内部に配置することによって、Ｃ層２１０Ｃ自体の強度を向上することができるとともに、Ｌ層２５０との線膨張係数差が小さくなることで製造プロセスにおけるパッケージ基板の反りあるいは割れ等を抑制することができる。
なお、Ｃ層２１０Ｃについては、概略的に以下のようなプロセスによって形成される。まず、略矩形形状を有する平板状のコア基材２４５の内側を除去して枠形状とし、その枠内に実施の形態１の図８（ａ）で示したキャパシタ部２３０を配置する。そして、コア基材２４５およびキャパシタ部２３０を一括してエポキシ等の樹脂（絶縁部２２５）により封止処理を行なう。その後は、実施の形態１の図８（ｂ），（ｃ）で示したプロセスに従って導電部２２０，２４０を形成することによって、Ｃ層２１０Ｃが形成される。
（コア基材の変形例）
図３９および図４０においては、コア基材が、その表面および裏面ともに略平坦な形状を有する場合の例について説明した。以下の実施の形態１２，１３でも後述するように、Ｃ層の構造上、Ｃ層の表面側と裏面側とにおいても線膨張係数が異なる場合がある。そうすると、製造プロセスにおいて、Ｃ層単体でも反りが生じる場合がある。
以下の変形例においては、コア基材の表面と裏面の構造を異ならせることによって、Ｃ層の表面側および裏面側の線膨張係数を調整する構成について説明する。
（変形例１）
図４１は、図３９のコア基材２５４の第１の変形例（変形例１）を示す図である。変形例１においては、コア基材２４５の表面および／または裏面に、銅を含む金属層を形成されており、それによって、Ｃ層の表面側および裏面側の線膨張係数を調整する。図４１の例においては、コア基材２４５の一方の面（表面）にはメッシュ形状のパターンを有する金属層２４７が形成されており、他方の面（裏面）には全体に金属層２４６が形成されている。このように、コア基材２４５の表裏面における金属層の量を調整することによって、Ｃ層の表面側および裏面側の線膨張係数を調整することができる。
なお、図４１においては、コア基材２４５の表面および裏面の双方に金属層が設けられる例について説明したが、表面および裏面のいずれか一方の面のみに金属層が設けられる場合であってもよい。すなわち、コア基材２４５の表面および裏面の少なくとも一方に金属層が設けられていればよい。また、金属層の態様についても、任意の形状を用いることができ、たとえば双方の面の金属層をメッシュ形状としてもよい。
（変形例２）
図４２は、図３９のコア基材の第２の変形例（変形例２）を示す図である。変形例２に従うコア基材２４５Ａにおいては、コア基材２４５Ａの一方の面に凹部２４８を形成することによってＣ層の表面側および裏面側の線膨張係数を調整する。なお、図４２においては、コア基材２４５Ａの一方の面のみに凹部２４８が形成されているが、表面側および裏面側の双方の面に凹部２４８が形成されていてもよい。その場合には、表面側と裏面側とで、凹部２４８の形状あるいは個数を変更することによって、表面側および裏面側の線膨張係数を調整する。
（変形例３）
図４３は、図３９のコア基材の第３の変形例（変形例３）を示す図である。変形例３のコア基材２４５Ｂは、変形例１の金属層と変形例２と凹部を組み合わせた構成である。すなわち、コア基材２４５Ｂにおいては、一方の面に金属層２４７が設けられ、他方の面に凹部２４８が形成された構成となっている。
［実施の形態１２］
図４４は、実施の形態１２に従う半導体複合装置におけるＣ層２１０Ｄの断面図である。Ｃ層２１０Ｄにおいては、キャパシタ部２３０は２つの異なる絶縁材料によって覆われる構成を有している。
図４４を参照して、キャパシタ部２３０に接触する部分については絶縁部２４９（第１絶縁部材）が配置されており、絶縁部２４９を取り囲むように絶縁部２２５（第２絶縁部材）が配置されている。絶縁部２４９は、絶縁部２２５と同様に、エポキシ、フェノール、ポリイミドなどの樹脂、あるいは、それら樹脂とシリカまたはアルミナなどの無機フィラーとで構成されるが、絶縁部２２５とは異なる線膨張係数を有している。
詳細には、キャパシタ部２３０の線膨張係数と絶縁部２４９の線膨張係数との間の差が、キャパシタ部２３０の線膨張係数と絶縁部２２５の線膨張係数との間の差よりも小さくなるように、絶縁部２４９の材料が選択される。好ましくは、絶縁部２４９の線膨張係数は、キャパシタ部２３０の線膨張係数と絶縁部２２５の線膨張係数との間の値となるようにする。
このように、キャパシタ部２３０との線膨張係数差がより小さい絶縁部２４９をキャパシタ部２３０の周囲に配置することで、製造プロセスにおける加熱処理時にキャパシタ部２３０に加わる応力を緩和し、Ｃ層２１０Ｄの反りを抑制する。これによって、パッケージ基板全体の変形および割れを抑制することができる。
［実施の形態１３］
図４５は、実施の形態１３に従う半導体複合装置１０Ｌのパッケージ基板２００Ｌの断面図である。パッケージ基板２００Ｌは、実施の形態６で説明したパッケージ基板２００Ｄと類似した構成を有しており、２つのパッケージ基板２００Ｌ－１，２００Ｌ－２が、出力端子ＯＵＴにつながるスルーホールを共有して、平面方向に結合された構成となっている。
図４５の断面図において、パッケージ基板２００Ｌ－１，２００Ｌ－２のＣ層については、陽極電極２３２に接続されるビア２２２および導電部２２０が示されている。パッケージ基板２００Ｌ－１のＣ層においては、ビア２２２および導電部２２０は、キャパシタ部２３０に対して実装面側（表面側）に配置されている。一方、パッケージ基板２００Ｌ－２のＣ層においては、ビア２２２および導電部２２０は、キャパシタ部２３０に対して実装面とは反対側（裏面側）に配置されている。言い換えれば、パッケージ基板２００Ｌ－１のＣ層とパッケージ基板２００Ｌ－２のＣ層とは、互いに積層方向に反転した構成となるように配置されている。
パッケージ基板２００Ｌ－１，２００Ｌ－２の各Ｃ層においては、陽極電極２３２に接続される導電部材（導電部２２０，ビア２２２）が、Ｃ層の一方の面側のみに形成されているため、積層方向には非対称の構成となっている。このため、Ｃ層の表面側と裏面側とで線膨張係数が異なり、製造プロセスの際の温度変化によって基板に反りが生じる可能性がある。
実施の形態１３におけるパッケージ基板２００Ｌでは、隣り合う２つのパッケージ基板２００Ｌ－１，２００Ｌ－２において、Ｃ層が互いに積層方向に反転した構成に配置されている。これにより、パッケージ基板２００Ｌ－１の反り方向と、パッケージ基板２００Ｌ－２の反り方向とが互いに逆方向となるため、Ｃ層全体としての変形が抑制される。したがって、図４５に示すようなＣ層の構成とすることによって、パッケージ基板２００Ｌの反りを抑制することができる。
［実施の形態１４］
図４６は、実施の形態１４に従う半導体複合装置１０Ｍのパッケージ基板２００Ｍの断面図である。パッケージ基板２００Ｍにおいては、実施の形態５で説明したパッケージ基板１００Ｃと同様に、キャパシタＣＰ１としてＣ１層２１０ＥとＣ２層２１０Ｆが設けられている。パッケージ基板２００Ｍにおいては、実装面側からＣ１層２１０Ｅ、Ｃ２層２１０Ｆ、Ｌ層２５０の順に積層されている。
図４６の断面図においては、Ｃ１層２１０ＥおよびＣ２層２１０Ｆの陽極電極２３２に接続されるビア２２２および導電部２２０が示されている。Ｃ１層２１０Ｅにおいては、ビア２２２および導電部２２０は、キャパシタ部２３０に対して実装面側に配置されている。一方、Ｃ２層２１０Ｆにおいては、ビア２２２および導電部２２０は、キャパシタ部２３０に対して実装面とは反対側に配置されている。言い換えれば、Ｃ１層２１０ＥとＣ２層２１０Ｆとは、互いに積層方向に反転した構成となるように配置されている。
実施の形態１３でも述べたように、Ｃ層においては、Ｃ層の表面側と裏面側とで線膨張係数が異なり、製造プロセスの際の温度変化によって基板に反りが生じる可能性がある。
実施の形態１４におけるパッケージ基板２００Ｍでは、キャパシタＣＰ１を２つのＣ層２１０Ｅ，２１０Ｆで形成し、２つのＣ層が互いに積層方向に反転した構成となるように配置されている。これにより、Ｃ層２１０Ｅにおける反り方向とＣ層２１０Ｆにおける反り方向が互いに逆方向となるため、Ｃ層全体としての変形が抑制される。したがって、図４５に示すようなＣ層の構成とすることによって、パッケージ基板２００Ｍの反りを抑制することができる。
なお、図４７のように、Ｃ１層２１０ＥとＣ２層２１０Ｆとの積層順が逆になっている構成であってもよい。
実施の形態１４においては、Ｃ１層２１０Ｅが本開示における「第１層」に対応し、Ｌ層２５０が本開示における「第２層」に対応し、Ｃ層２１０Ｆが本開示における「第３層」に対応する。
なお、上述の実施の形態の説明においては、半導体複合装置が、ボルテージレギュレータ、パッケージ基板および負荷を有する構成について説明したが、本実施の形態のパッケージ基板の構成を含んでいれば、ボルテージレギュレータとパッケージ基板のみを含む構成、および、パッケージ基板と負荷のみを含む構成の半導体複合装置についても適用可能である。
また、上記の説明では、Ｃ層２１０とＬ層２５０との配置について、負荷等が実装される実装面に近い側にＣ層２１０が配置される構成について説明したが、Ｌ層２５０をＣ層２１０よりも実装面に近い側に配置してもよい。
本実施の形態における「スルーホール２６６～２６８」の各々は本開示における「第３スルーホール導体」の一例である。
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０，１０Ａ～１０Ｈ，１０Ｊ～１０Ｎ，１０ＣＡ 半導体複合装置、１００ ボルテージレギュレータ、１０５ アクティブ素子、１２０，３８０ はんだバンプ、２００，２００Ａ～２００Ｈ，２００Ｊ～２００Ｎ，２００ＣＡ パッケージ基板、２０５，２０５Ａ～２０５Ｅ 回路層、２１０，２１０Ａ～２１０Ｆ Ｃ層、２５０ Ｌ層、２１２ 導電層、２２０，２４０ 導電部、２２２，２２３，２４２ ビア、２２５，２４９，２５４ 絶縁部、２２６～２２９，２２９Ａ，２２９Ｂ，２９１～２９４ 樹脂層、２３０ キャパシタ部、２３２ 陽極電極、２３４ 多孔質層、２３５ 切欠部、２３６ 陰極電極、２４５，２４５Ａ，２４５Ｂ，２８０ コア基材、２４６，２４７，２６９，２６９Ａ～２６９Ｃ 金属層、２５２ コイル部、２５２＃ Ｃｕ箔、２６０，２６２，２６４，２６６，２６７，２６７Ａ，２６８ スルーホール、２６５，２９６ 樹脂、２７０，２７０Ａ 端子層、２９０ メタライズ層、２９５ 金属配線層、２９７ レジストマスク、３００ 負荷、３５０ 電子機器、４００ マザー基板、４１０ 端子、４５０ ヒートシンク、ＣＰ１ キャパシタ、ＧＮＤ 接地端子、ＩＮ 入力端子、Ｌ１ インダクタ、ＯＵＴ 出力端子。

Claims (32)

  1. 半導体複合装置に用いられ、負荷が搭載される第１面と、前記第１面に対向する第２面とを有するパッケージ基板であって、
    貫通孔を有する第１キャパシタが形成された第１層と、
    前記貫通孔を貫通する第１スルーホール導体と、
    前記貫通孔と前記第１スルーホール導体との間に配置された第１絶縁部とを備え、
    前記貫通孔内において、前記第１キャパシタと前記第１スルーホール導体は、前記第１絶縁部により互いに導通しない、パッケージ基板。
  2. 前記第１キャパシタは、前記第１スルーホール導体を介して前記負荷もしくはグランドラインに電気的に接続されている、請求項１に記載のパッケージ基板。
  3. 前記第１層は、前記パッケージ基板の厚さ方向において、前記第２面に比べて前記第１面に近接している、請求項１に記載のパッケージ基板。
  4. インダクタを有する第２層と、
    前記第２層を貫通する第２スルーホール導体とをさらに備える、請求項１に記載のパッケージ基板。
  5. 前記第２層は、前記パッケージ基板の厚さ方向において、前記第１面に比べて前記第２面に近接している、請求項４に記載のパッケージ基板。
  6. 前記第１スルーホール導体と前記第２スルーホール導体とは共通している、請求項４に記載のパッケージ基板。
  7. 前記パッケージ基板の厚さ方向から前記パッケージ基板を平面視した場合に、前記インダクタと前記第１キャパシタとは少なくとも一部が重なっている、請求項４に記載のパッケージ基板。
  8. 前記第２層は、
    コイルを形成する金属配線と、
    前記金属配線を取り囲み、樹脂および磁性体を含む複合材料とを含んで形成される、請求項４に記載のパッケージ基板。
  9. 前記インダクタおよび前記第１キャパシタのいずれとも接続されていない、少なくとも１つの第３スルーホール導体をさらに備える、請求項４～請求項８のいずれか１項に記載のパッケージ基板。
  10. 前記第３スルーホール導体は、外部のグランドラインに接続される、請求項９に記載のパッケージ基板。
  11. 前記第３スルーホール導体は、外部の信号ラインに接続される、請求項９に記載のパッケージ基板。
  12. 前記第３スルーホール導体の内径は、前記第１スルーホール導体または前記第２スルーホール導体の内径よりも小さい、請求項１１に記載のパッケージ基板。
  13. 前記第３スルーホール導体は、外部のヒートシンクに接続される、請求項９に記載のパッケージ基板。
  14. 前記第３スルーホール導体は複数であり、
    前記パッケージ基板は、内部に絶縁材料が充填されるとともに、前記第１層および前記第２層を貫通するように形成されたビアをさらに含み、
    前記第３スルーホール導体は、前記ビア内に形成される、請求項９に記載のパッケージ基板。
  15. 前記第３スルーホール導体は、前記負荷の直下において前記負荷に接続される、請求項９～請求項１４のいずれか１項に記載のパッケージ基板。
  16. 複数の配線パターンが形成された端子層をさらに備え、
    前記端子層は、前記第２層における前記第１層とは反対の面に配置される、請求項４に記載のパッケージ基板。
  17. 前記第１キャパシタとは異なる第２キャパシタが形成された第３層をさらに備え、
    前記第１キャパシタの陽極電極に接続される導電部材は、前記第１層において前記第１キャパシタに対して前記第１面側に配置されており、
    前記第２キャパシタの陽極電極に接続される導電部材は、前記第２層において前記第２キャパシタに対して前記第１面とは反対側に配置されている、請求項４に記載のパッケージ基板。
  18. 前記第１キャパシタとは異なる第２キャパシタが形成された第３層をさらに備え、
    前記第２層は、前記第１層と前記第３層との間に配置される、請求項４に記載のパッケージ基板。
  19. 複数の配線パターンが形成された回路層をさらに備え、
    前記回路層は、前記パッケージ基板の厚さ方向において、前記第２面に比べて前記第１面に近接している、請求項１～請求項１８のいずれか１項に記載のパッケージ基板。
  20. 前記回路層は、第２コア基材を含む、請求項１９に記載のパッケージ基板。
  21. 前記第１スルーホール導体および前記第２スルーホール導体の内面には、メタライズ層が形成されており、
    前記パッケージ基板の表面には、前記メタライズ層と電気的に接続された金属配線層が形成されており、
    前記第１スルーホール導体および前記第２スルーホール導体の少なくとも１つにおいて、前記メタライズ層と前記金属配線層との接続部分の厚みは、前記金属配線層の厚みよりも厚い、請求項４に記載のパッケージ基板。
  22. 前記第１スルーホール導体および前記第２スルーホール導体の内面には、メタライズ層が形成されており、
    前記パッケージ基板の表面には、前記メタライズ層と電気的に接続された金属配線層が形成されており、
    前記第１スルーホール導体および前記第２スルーホール導体の少なくとも１つにおいて、前記メタライズ層の厚みは、前記金属配線層の厚みよりも厚い、請求項４に記載のパッケージ基板。
  23. 前記第１スルーホール導体および前記第２スルーホール導体の少なくとも１つにおける端部は、面取りされている、請求項２１または請求項２２に記載のパッケージ基板。
  24. 前記第１キャパシタは、電解コンデンサである、請求項１～請求項２３のいずれか１項に記載のパッケージ基板。
  25. 前記第１層は、内部にガラスクロスを含有する第１コア基材を含む、請求項１～請求項２４のいずれか１項に記載のパッケージ基板。
  26. 前記第１コア基材の少なくとも一方の表面には、銅を含む金属層が配置される、請求項２５に記載のパッケージ基板。
  27. 前記第１コア基材の少なくとも一方の表面には、凹部が形成されている、請求項２５に記載のパッケージ基板。
  28. 前記第１絶縁部は、
    前記第１キャパシタに接触し、かつ前記第１キャパシタの周囲に配置された第１絶縁部材と、
    前記第１絶縁部材を取り囲むように配置された第２絶縁部材とを含み、
    前記第１キャパシタの線膨張係数と前記第１絶縁部材の線膨張係数との間の差は、前記第１キャパシタの線膨張係数と前記第２絶縁部材の線膨張係数との間の差よりも小さい、請求項１～請求項２７のいずれか１項に記載のパッケージ基板。
  29. 前記第１面に配置されたボルテージレギュレータをさらに備える、請求項１～請求項２８のいずれか１項に記載のパッケージ基板。
  30. 前記第１面に垂直な方向から前記パッケージ基板を平面視した場合に、前記負荷は前記ボルテージレギュレータと重なる、請求項２９に記載のパッケージ基板。
  31. 前記負荷をさらに備える、請求項１～請求項３０のいずれか１項に記載のパッケージ基板。
  32. 請求項１～請求項３１のいずれか１項に記載のパッケージ基板を備えた、半導体複合装置。
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