KR101942732B1 - 인덕터 및 그 제조방법 - Google Patents
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Abstract
본 개시의 일 실시 예에 따르면, 복수의 코일 패턴이 비아로 연결되어 형성된 코일이 내부에 배치된 바디를 포함하고, 상기 비아는 제1 도전층 및 상기 제1 도전층 상에 형성된 제2 도전층을 포함하며, 상기 비아로 연결된 코일 패턴간 거리는 다른 코일 패턴간 거리보다 큰 인덕터를 제공한다.
Description
본 개시는 인덕터 및 그 제조방법에 관한 것이다.
일반적인 적층 인덕터는 도체패턴이 형성된 복수의 절연층을 적층한 구조를 가지며, 상기 도체패턴은 각 절연층에 형성된 도전성 비아에 의해 순차적으로 접속되어 적층방향에 따라 중첩되면서 나선구조를 갖는 코일을 이룬다. 또한, 상기 코일의 양단은 적층체의 외부면에 인출되어 외부단자와 접속된 구조를 갖는다.
인덕터는 주로 회로기판에 실장되는 SMD 타입(surface mount device type)이다. 특히, 고주파 인덕터의 경우, 100MHz이상의 고주파에서 사용되는 것으로, 최근 통신시장의 사용량이 늘어가고 있다. 고주파 인덕터에서 가장 중요한 특징은 칩 인덕터의 효율을 나타내는 품질 계수 Q(Quality factor) 특성을 확보하는 것이다. 이 때 Q=wL/R로 나타내어지며, Q값은 주어진 주파수 대역에서의 인덕턴스(L)과 저항(R)의 비율을 의미한다.
인덕터는 특정한 규격 용량(인덕턴스, inductance;L)에 맞추어 제품을 제조하기 때문에, 동일한 용량에서 높은 Q특성을 구현하는 것이 필요하다. 동일한 용량에서 Q특성을 높이기 위해서는 저항(R)을 낮추는 것이 필요하다. 저항(R)을 낮추기 위해서는 코일 패턴의 두께를 증가시켜야 한다. 코일 패턴은 스크린 프린팅(screen printing) 방법으로 제조되는데, 스크린 프린팅으로 코일 패턴의 두께를 증가시키는데는 한계가 있다. 또한, 세라믹 층 상에 두꺼운 코일 패턴을 형성할 경우, 코일 패턴이 형성되는 부분과 코일이 형성되지 않는 부분의 단차로 인하여 복수의 시트 적층시 크랙(crack), 딜라미네이션(delamination)과 같은 문제점이 발생할 수 있다.
또한, 코일 패턴을 연결하는 비아의 경우, 금속 도금 또는 도전성 페이스트(metal paste) 인쇄를 통하여 형성될 수 있다. 금속 도금을 이용하여 비아를 형성할 경우 금속의 경도가 높아져 적층 시 층간 절연거리가 불균일하게 형성될 수 있으며, 도전성 페이스트을 이용하여 비아를 형성할 경우 코일의 저항이 높아져 인덕터의 Q 특성을 감소시킬 수 있다.
따라서, 코일의 저항을 낮추면서 적층시 균일한 절연거리를 확보할 수 있는 인덕터의 구조가 개발되어야 한다.
하기의 선행기술문헌에 기재된 특허문헌 1 은 비아의 제조방법에 관한 설명이다.
한편, 코일 패턴의 층간 절연거리가 불균일하게 형성될 경우 인덕터의 Q특성을 확보하는데 어려움이 있다.
본 개시의 여러 목적 중 하나는 이종의 금속으로 이루어진 제1 및 제2 도전층으로 형성된 비아를 포함함으로써, 코일의 저항을 낮출 수 있어 인덕터의 Q 특성을 향상시킬 수 있는 인덕터를 제공하는 것이다.
또한, 본 개시의 여러 목적 중 하나는 제1 및 제2 도전층 중 제2 도전층의 두께를 한정함으로써, 층간 코일의 연결 후 코일 간 접속 신뢰성을 확보하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 복수의 코일 패턴이 비아로 연결되어 형성된 코일이 내부에 배치된 바디를 포함하고, 상기 비아는 제1 도전층 및 상기 제1 도전층 상에 형성된 제2 도전층을 포함하며, 상기 비아로 연결된 코일 패턴간 거리는 다른 코일 패턴간 거리보다 큰 인덕터를 제공한다.
본 발명의 다른 실시형태에 따르면, 기판 상에 코일 패턴을 형성하는 단계, 상기 기판 상에 상기 코일 패턴을 덮도록 절연층을 형성하는 단계, 상기 절연층에 관통홀을 형성하는 단계, 상기 관통홀 내부에 도금에 의해 제1 도전층을 형성하는 단계, 상기 제1 도전층의 상부에 도금에 의해 제2 도전층을 형성하여 제1 및 제2 도전층을 포함하는 비아를 형성하는 단계, 상기 기판과 상기 코일 패턴 및 상기 제1 및 제2 도전층이 포함된 상기 절연층을 분리하는 단계 및 상기 분리된 복수의 절연층을 적층하여 바디를 형성하는 단계를 포함하며, 상기 코일 패턴 중 일부는 상기 비아로 연결되며, 상기 비아로 연결된 코일 패턴간 거리는 다른 코일 패턴간 거리보다 큰 인덕터의 제조방법을 제공한다.
본 개시의 일 실시 예에 다른 인덕터는 이종의 금속으로 이루어진 제1 및 제2 도전층을 포함하는 비아로 코일 패턴을 연결하여 코일을 형성하여 코일의 저항을 낮출 수 있으며, 인덕터의 Q 특성을 향상시킬 수 있다.
또한, 제2 도전층은 제1 도전층에 비하여 강도가 낮은 재료를 적용함으로써, 열가압 공정에서 층간 거리의 불균일을 개선할 수 있으며, 제2 도전층의 두께를 조절함으로써, 코일의 층간 연결을 보다 일정하게 유지할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 인덕터의 개략적인 사시도를 도시한 것이다.
도 2는 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 인덕터의 개략적인 단면도를 도시한 것이다.
도 3은 도 1의 Ⅱ-Ⅱ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 인덕터의 개략적인 측면 단면도를 도시한 것이다.
도 4a 내지 4f는 본 개시의 일 실시 예에 따른 인덕터의 제조방법을 설명하기 위한 개략적인 공정 단면도를 도시한 것이다.
도 5a 내지 5f는 본 개시의 다른 실시 예에 따른 인덕터의 제조방법을 설명하기 위한 개략적인 공정 단면도를 도시한 것이다.
도 2는 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 인덕터의 개략적인 단면도를 도시한 것이다.
도 3은 도 1의 Ⅱ-Ⅱ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 인덕터의 개략적인 측면 단면도를 도시한 것이다.
도 4a 내지 4f는 본 개시의 일 실시 예에 따른 인덕터의 제조방법을 설명하기 위한 개략적인 공정 단면도를 도시한 것이다.
도 5a 내지 5f는 본 개시의 다른 실시 예에 따른 인덕터의 제조방법을 설명하기 위한 개략적인 공정 단면도를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대하여 보다 상세히 설명한다. 도면에서 요소등의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 인덕터(100)에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 인덕터의 개략적인 사시도를 도시한 것이고, 도 2는 본 개시의 일 실시 예에 따른 인덕터의 개략적인 단면도를 도시한 것이며, 도 3은 본 개시의 일 실시 예에 따른 인덕터의 개략적인 측면 단면도를 도시한 것이다.
도 1 내지 3을 참조하면, 본 개시의 일 실시 예에 따른 인덕터(100)는 복수의 코일 패턴이 비아(130)로 연결되어 형성된 코일(120)이 내부에 배치된 바디(110)를 포함하고, 비아(130)는 제1 도전층(130a) 및 상기 제1 도전층(130a) 상에 형성된 제2 도전층(130b)을 포함하며, 제2 도전층(130b)은 제1 도전층(130a)이 포함하는 금속과 다른 금속을 포함한다.
상기 바디(110)는 도시하지 않았으나 제1 주면과 제2 주면, 상기 제1 주면 및 제2 주면을 연결하는 측면을 포함할 수 있다. 상기 측면은 절연층이 적층되는 방향의 수직인 방향의 면일 수 있다.
종래의 인덕터는 코일 패턴이 형성된 복수의 세라믹층을 적층 및 소성하여 바디를 형성하는데, 이 경우 코일 패턴이 형성된 부분과 코일이 형성되지 않은 부분의 단차로 인하여 크랙 또는 층간의 딜라미네이션이 발생하는 문제점이 있다.
본 개시의 일 실시 형태에 따른 인덕터(100)는 상기 바디(110)가 절연 재료로 이루어질 수 있다. 상기 바디가 절연 재료로 이루어짐으로써 코일 패턴에 의한 단차가 발생하기 않으므로, 크랙과 같은 불량을 방지할 수 있다. 또한, 종래의 세라믹 재료를 이용한 인덕터에 비하여 낮은 유전율을 가질 수 있으므로, 기생 커패시턴스(capacitance)를 감소시킬 수 있어, 인덕터의 Q 특성을 확보할 수 있다.
상기 바디(110)는 절연층을 적층하여 형성될 수 있다.
상기 절연 재료는 감광성 수지, 에폭시계, 아크릴계, 폴리 이미드계, 페놀계 및 설폰계 중 적어도 하나일 수 있다.
상기 절연층(111)은 적층 및 경화 후에 경계를 거의 확인할 수 없을 만큼 일체화될 수 있다. 이러한 바디의 형상, 치수 및 절연층의 적층 수가 본 개시의 실시 예에 도시된 것으로 한정되는 것은 아니다.
상기 바디(110)는 내부에 코일을 포함한다.
상기 코일(120)은 은(Ag) 또는 구리(Cu)를 포함하는 재료 또는 이들의 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 코일(120)의 단부는 상기 바디의 양 측면으로 인출되며, 외부전극과 전기적으로 연결될 수 있다.
상기 코일(120)은 복수의 코일 패턴이 비아(130)를 통해 순차적으로 접속되어 적층 방향을 따라 중첩되면서 나선 구조를 가질 수 있다.
상기 비아(130)는 각각의 절연층(111) 사이에서 서로 이격되게 배치될 수 있다.
이때, 바디(110)의 상부 및 하부 면 중 적어도 하나에 바디(110) 내부에 코일을 보호하기 위하여 커버층(미도시)이 형성될 수 있다.
상기 커버층은 상기 절연층과 동일한 재료로 이루어진 페이스트를 일정 두께로 인쇄하여 형성될 수 있다.
종래의 인덕터는 코일 패턴을 연결하기 위한 비아를 도전성 페이스트 또는 도금을 이용하여 형성하였다. 도전성 페이스트의 경우 재료의 체적저항(volume resistivity)이 높으므로, 인덕터에 이를 이용하여 형성된 비아를 포함할 경우 인덕터에서 코일의 저항이 증가되어 Q 특성이 감소 된다. 도금을 이용하여 형성된 비아를 포함할 경우, 금속으로만 이루어진 것이므로 경도가 높아져 코일 패턴 연결시(적층시) 층간 절연 거리가 불균일하게 형성될 수 있다.
도 3을 참조하면, 본 개시의 일 실시 예에 따른 인덕터(100)는 상기 비아(130)가 제1 도전층(130a) 및 제1 도전층 상에 형성되며 제1 도전층과 이종의 금속을 포함하는 제2 도전층(130b)을 포함함으로써, 상기 비아의 저항을 낮출 수 있어 코일의 저항이 낮아질 수 있으며, 이로 인해 인덕터의 Q 특성이 향상될 수 있다.
또한, 제2 도전층(130b)은 제1 도전층(130a)에 비하여 경도가 낮은 재료를 적용함으로써, 열가압 공정에서 층간 거리의 불균일을 개선할 수 있다.
또한, 제2 도전층(130b)의 두께를 조절함으로써, 코일의 층간 연결을 보다 일정하게 유지할 수 있고, 복수의 절연층 적층시 코일 패턴 간에 균일한 절연 거리를 확보할 수 있다.
상기 제1 도전층(130a)은 은(Ag), 구리(Cu) 및 비스무스(Bi) 중 적어도 하나로 이루어질 수 있으며, 이에 한정되지 않으나 구리(Cu)일 수 있다.
상기 제2 도전층(130b)은 상기 제1 도전층(130a)보다 경도가 낮은 금속을 포함할 수 있으며, 예를 들어 주석(Sn), 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi) 중 적어도 하나를 포함할 수 있다.
상기 제2 도전층(130b)은 제1 도전층(130a)이 포함하는 구리(Cu)보다 경도가 약 1/10 수준인 주석(Sn)을 포함함으로써, 열가압 공정에서 코일 패턴 층간 거리의 불균일을 개선할 수 있다.
상기 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi)는 제1 도전층(130a)이 포함하는 구리(Cu)보다 경도가 약 1/10 수준인 주석(Sn)을 포함하는 합금 형태일 수 있다.
본 발명의 일 실시형태에 따르면, 구리(Cu)를 포함하는 상기 제1 도전층(130a)은 도금법에 의하여 형성할 수 있다.
또한, 상기 주석(Sn), 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi) 중 적어도 하나를 포함하는 상기 제2 도전층(130b)은 상기 제1 도전층(130a) 상에 도금에 의해 형성할 수 있다.
코일 패턴간 연결을 위해 비아 형성시 주석(Sn)만으로 형성할 경우 공정이 단순한 장점이 있지만 주석(Sn) 금속의 특성상 그레인이 커지게 되어 표면의 조도가 커진다.
이와 같이, 비아의 표면 조도가 커질 경우 코일 패턴간 접속시 보이드(void)가 발생하여 접속 면적이 작아지고 신뢰성에 문제가 생길 수 있다.
본 발명의 일 실시형태에 따라, 비아 형성시 제1 도전층(130a)으로서 구리(Cu)를 형성한 다음 상기 제1 도전층(130a) 상에 제2 도전층(130b)을 형성하되, 주석(Sn)으로 형성할 경우 주석(Sn)의 두께를 낮출 수 있고, 표면 조도를 작게 할 수 있어, 코일 패턴간 접속시 계면의 보이드(void) 발생을 최소화할 수 있다.
또한, 제1 도전층(130a)에 주석(Sn)보다 체적 저항이 낮은 구리(Cu)를 적용함으로써, Q 특성을 향상시킬 수 있다.
상기 비아(130)의 단면은 제조방법에 따라 달라질 수 있으며, 예를 들면 부채꼴, 역사다리꼴, 사다리꼴 등일 수 있으며, 이에 한정되는 것은 아니나 상면의 길이가 하면의 길이보다 큰 부채꼴 형상일 수 있다.
상기 바디(110)의 양 측면에 외부전극(115a, 115b)이 배치된다.
상기 외부전극(115a, 115b)은 전기 전도성이 우수한 재료를 사용하여 형성될 수 있으며, 예를 들어 은(Ag) 또는 구리(Cu)와 같은 도전성 재료 또는 이들의 합금을 포함하여 형성될 수 있으나, 본 개시가 이에 한정되는 것은 아니다.
또한, 이렇게 형성된 외부전극(115a, 115b)의 표면에 필요 시 니켈(Ni) 또는 주석(Sn)을 도금 처리하여 도금층이 더 형성될 수 있다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 인덕터에 있어서, 상기 비아(130)로 연결된 코일 패턴간 거리(d1)는 다른 코일 패턴간 거리(d2)보다 크다.
본 발명의 일 실시형태에 따르면, 상기 비아(130)는 제1 도전층(130a)과 제1 도전층 상에 형성되는 제2 도전층(130b)을 포함하기 때문에, 제1 도전층(130a) 상에 배치된 제2 도전층(130b)의 두께로 인해 상기 비아(130)로 연결된 코일 패턴간 거리(d1)는 다른 코일 패턴간 거리(d2)보다 크게 된다.
코일 패턴간 연결을 위한 상기 비아(130)의 두께 즉, 제1 도전층(130a)과 제2 도전층(130b)의 두께는 코일 패턴간 거리에 따라 달라질 수 있다.
상기 제1 도전층(130a)의 두께는 상기 코일 패턴간 거리 즉, 층간 절연층의 두께 대비 0.7 내지 1.0의 비율의 값을 갖는다.
한편, 상기 제2 도전층(130b)의 두께는 3.0 내지 7.0 μm 일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 제2 도전층(130b)는 최소 3.0 μm 이상의 두께를 가질 경우 코일 패턴간 접속 상태가 양호한 결과를 나타낸다.
상기 제2 도전층(130b)의 두께가 3.0 μm 미만일 경우에는 열가압 공정에서 제2 도전층(130b)이 포함하는 주석(Sn)의 절대적인 부피가 작아 코일 패턴 사이의 계면을 완전히 메우지 못하여 접속 상태가 좋지 않게 된다.
한편, 제2 도전층(130b)의 두께가 7.0 μm를 초과하는 경우에는 제2 도전층(130b)이 포함하는 주석(Sn)의 두께가 너무 커져서 표면 조도가 커지며 이로 인하여, 코일 패턴간 접속시 보이드(void)가 발생하여 접속 면적이 작아지고 신뢰성에 문제가 생길 수 있다.
상기와 같이, 제1 도전층(130a)은 층간 절연층의 두께 대비 0.7 내지 1.0의 비율의 두께를 갖고, 제1 도전층(130a) 상에 배치된 제2 도전층(130b)의 두께는 3.0 내지 7.0 μm를 만족하기 때문에 상기 비아(130)로 연결된 코일 패턴간 거리(d1)는 다른 코일 패턴간 거리(d2)보다 크게 된다.
본 개시의 일 실시 예에 다른 인덕터는 이종의 금속으로 이루어진 제1 및 제2 도전층을 포함하는 비아로 코일 패턴을 연결하여 코일을 형성하여 코일의 저항을 낮출 수 있으며, 인덕터의 Q 특성을 향상시킬 수 있다.
또한, 제2 도전층은 제1 도전층에 비하여 강도가 낮은 재료를 적용함으로써, 열가압 공정에서 층간 거리의 불균일을 개선할 수 있으며, 제2 도전층의 두께를 조절함으로써, 코일의 층간 연결을 보다 일정하게 유지할 수 있다.
이하, 본 개시에 의한 인덕터의 제조방법에 대하여 상세히 설명한다.
본 개시의 일 실시 예에 따른 인덕터의 제조방법은 기판(10) 상에 코일 패턴(120)을 형성하는 단계, 기판(10) 상에 코일 패턴(120)을 덮도록 절연층(111)을 형성하는 단계, 절연층(111)에 관통홀(135)을 형성하는 단계, 관통홀(135) 내부에 도금에 의해 제1 도전층(130a)을 형성하는 단계, 제1 도전층(130a)의 상부에 도금에 의해 제2 도전층(130b)을 형성하여 제1 및 제2 도전층(130a, 130b)을 포함하는 비아(130)를 형성하는 단계, 기판과 코일 패턴(120) 및 제1 및 제2 도전층(103a, 130b)이 포함된 절연층(111)을 분리하는 단계 및 분리된 복수의 절연층(111)을 함께 적층하여 바디(110)를 형성하는 단계를 포함하며, 상기 코일 패턴 중 일부는 상기 비아(130)로 연결되며, 상기 비아(130)로 연결된 코일 패턴간 거리는 다른 코일 패턴간 거리보다 크다.
상기 절연층(111)은 감광성 수지, 에폭시계, 아크릴계, 폴리 이미드계, 페놀계 및 설폰계 중 적어도 하나로 이루어질 수 있다.
상기 절연층이 상기 감광성 수지로 이루어질 경우 상기 관통홀은 포토레지스트 방법으로 형성될 수 있으며, 상기 절연층이 에폭시계, 아크릴계, 폴리 이미드계, 페놀계 및 설폰계 중 적어도 하나로 이루어질 경우 상기 관통홀은 레이저 드릴을 이용하여 형성될 수 있다.
상기 관통홀(135)의 단면은 제조방법에 따라 달라질 수 있으며, 예를 들면 사각형, 역사다리꼴, 사다리꼴 등일 수 있으며, 이에 한정되는 것은 아니나 역사다리꼴 형상일 수 있다.
상기 제1 도전층(130a)은 도금 방법으로 형성될 수 있으며, 도전성 금속으로 이루어질 수 있다. 상기 도전성 금속은 은(Ag), 구리(Cu) 및 비스무트(Bi) 중 적어도 하나일 수 있으며, 이에 한정되지 않으나 구리(Cu)일 수 있다.
상기 제2 도전층(130b)은 상기 제1 도전층(130a)보다 경도가 낮은 금속을 포함할 수 있으며, 예를 들어 주석(Sn), 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi) 중 적어도 하나를 포함할 수 있다.
상기 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi)는 제1 도전층(130a)이 포함하는 구리(Cu)보다 경도가 약 1/10 수준인 주석(Sn)을 포함하는 합금 형태일 수 있다.
상기 주석(Sn), 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi) 중 적어도 하나를 포함하는 상기 제2 도전층(130b)은 상기 제1 도전층(130a) 상에 도금에 의해 형성할 수 있다.
도 4a 내지 4f는 본 개시의 일 실시 예에 따른 인덕터의 제조방법을 설명하기 위한 개략적인 공정 단면도를 도시한 것으로, 비아의 형성공정에 대하여 구체적으로 도시한 것이다.
도 4a를 참조하면, 기판(10) 상에 코일 패턴(120)을 형성한다.
상기 기판(10)은 동판 클래드 적층판(copper clad laminate;CCL)일 수 있다. 상기 동판 클래드 적층판은 기재의 편면 또는 양면에 동박을 입힌 프린트 배선판용의 적층 판이며, 상기 기재의 경우 페놀 수지, 에폭시 수지 등 일 수 있다.
상기 코일 패턴(120)은 상기 동판 클래드 적층판에 노광 및 현상 공정을 통하여 형성될 수 있다.
상기 코일 패턴(120)은 은(Ag) 또는 구리(Cu)를 포함하는 재료 또는 이들의 합금을 포함할 수 있으며, 이에 한정되는 것은 아니나 구리(Cu)일 수 있다.
도 4b를 참조하면, 상기 기판(10) 상에 상기 코일 패턴(120)을 덮도록 절연층(111)을 형성하며, 상기 절연층(111)에 관통홀(135)을 형성한다.
상기 절연층(111)은 감광성 수지일 수 있다. 상기 절연층이 감광성 수지이면, 상기 관통홀은 포토레지스트(photoresist;PR) 공정으로 형성될 수 있다.
상기 관통홀(135)은 상기 절연층(111)을 관통하여 상기 코일 패턴(120)에 접하도록 형성된다.
상기 관통홀(135)의 단면은 상기 절연층이 네거티브 타입(negative type) 포토 레지스트인 경우 사다리꼴 형상을 가질 수 있으며, 상기 절연층이 포지티브 타입(positive type) 포토레지스트인 경우 상면의 길이가 하면의 길이보다 큰 역 사다리꼴 형상을 가질 수 있다.
도 4c를 참조하면, 상기 관통홀(135) 내부에 제1 도전층(130a)이 형성된다.
상기 제1 도전층(130a)은 전기 도금 방법으로 형성되며, 이에 한정되지 않으나 구리(Cu)일 수 있다.
상기 제1 도전층(130a)은 상기 관통홀 내부의 일부에 형성될 수 있다. 상기 제1 도전층(130a)의 두께는 상기 코일 패턴(120) 간 거리 즉, 층간 절연층(111)의 두께 대비 0.7 내지 1.0의 비율의 값을 갖는다.
도 4d를 참조하면, 상기 제1 도전층(130a)의 상부에 상기 관통홀(135)의 내부를 채우도록 제2 도전층(130b)을 형성한다.
상기 비아(130)는 상기 관통홀(135) 내부에 형성된 제1 및 제2 도전층을 포함한다.
상기 제2 도전층(130b)은 상기 제1 도전층(130a) 상에 도금에 의해 형성할 수 있다.
상기 제2 도전층(130b)은 주석(Sn), 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi) 중 적어도 하나를 포함할 수 있다.
상기 제2 도전층(130b)은 도금 후 상기 절연층(111)의 표면에 볼록하게 올라오는 형상을 가질 수 있다.
상기 제2 도전층(130b)의 볼록부는 상기 절연층의 표면에서부터 소정의 높이를 갖는다. 상기 제2 도전층(130b)의 볼록부의 높이는 이후에 적층 및 압착 공정에서 1~20% 낮아질 수 있으며, 내부 밀도가 증가할 수 있다.
상기 제2 도전층(130b)의 두께는 3.0 내지 7.0 μm 일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 비아(130)는 상기 도전성 페이스트(131)로 형성된 제2 도전층(130b)을 포함할 수 있다. 상기 제2 도전층(130b)의 볼록부는 복수의 절연층의 적층 및 압착 공정시 층간 응력을 분산시키는 버퍼(buffer) 역할을 할 수 있다.
도 4e 및 4f를 참조하면, 상기 기판과 상기 코일 패턴(120) 및 상기 제1 및 제2 도전층(130a, 130b)이 포함된 상기 절연층(111)을 분리하고, 분리된 복수의 절연층(111)을 적층하여 바디(110)를 형성한다.
상기 기판은 에칭 방법을 이용하여 제거될 수 있다.
상기 분리된 복수의 절연층(111)은 일괄적으로 적층되며, 적층된 복수의 절연층을 고온 압착하여 바디(110)를 형성한다.
상기 바디를 형성하는 단계는 높은 온도에서 소결을 진행하지 않으며, 상기 절연층 및 상기 제2 도전층이 경화될 수 있는 온도에서 진행될 수 있다.
또한, 상기 바디(110)는 상기 절연층(111)을 다층으로 쌓아올려 열가압을 통해 형성되는 것으로, 층간의 절연 거리가 균일하게 형성될 수 있어 코일의 저항을 낮출 수 있으며, 이로 인해 인덕터의 Q 특성을 향상시킬 수 있다.
종래의 경우, 코일 패턴의 층간 연결을 위한 비아로 금속 소결체를 사용하였다. 상기 금속 소결체는 800~900℃의 높은 온도에서 소결되는 것으로 소결 공정동안 유기물이 타서 없어지므로 상기 금속 소결체 내에는 유기물을 포함하지 않는다.
또한, 소결 공정 전에 층간 적층이 이루어진 후에 압착 공정을 진행하므로, 코일 패턴 및 비아가 눌려 옆으로 퍼지는 현상이 발생되어 최종 인덕터의 용량 저하 및 층간 단락이 발생한다.
한편, 인덕터 제조시 층간 연결을 위한 비아로서, 경화형 도전성 페이스트를 이용하여 비아를 형성할 경우 소결형 페이스트에 비해 전기 저항이 높아 코일의 저항을 증가시키며, 이로 인해, 인덕터의 Q 특성이 저하될 수 있다.
또 다른 방법으로 전기 도금 방법만을 사용하여 비아를 형성할 경우, 비아가 금속으로만 이루어져 있어 강도가 높다. 따라서, 상기 도금으로 형성된 비아가 볼록부를 가지더라도, 절연층의 적층 및 압착시 볼록부가 없는 부분에 압력이 가중될 수 있어, 절연층의 유동성으로 인하여 절연층 간의 거리가 불균일해질 수 있다. 또한, 상기 도금으로 볼록부가 형성되면, 도금 편차로 인하여 일정한 크기의 볼록부를 형성하기 어려우며, 볼록부의 높이 차로 인하여 적층시 층간 거리가 불균일해질 수 있다.
본 개시에 의한 인덕터(100)는 제1 및 제2 도전층(130a, 130b)을 포함하는 비아(130)를 포함한다. 구제적으로, 상기 비아는 전기도금법으로 형성된 제1 도전층 및 도금에 의해 형성되되, 제1 도전층보다 경도가 낮은 금속을 포함하는 제2 도전층을 포함함으로써, 코일의 전기 저항을 낮출 수 있어 인덕터의 Q 특성을 향상시킬 수 있다. 또한, 복수의 절연층 적층시, 제2 도전층으로 인하여 층간의 응력을 분산시켜 층간 절연 거리가 균일하게 형성될 수 있다.
상기 비아(130)는 각각의 절연층(111) 사이에서 서로 이격되게 배치될 수 있다.
상기 비아(130)는 상하로 배치된 코일 패턴(120)을 병렬로 연결하며, 이로 인해 코일을 형성할 수 있다.
상기 코일(120)은 상기 바디의 양 측면에 단부가 인출될 수 있으며, 상기 양 측면에 형성된 외부전극에 의해 외부와 전기적으로 연결될 수 있다.
상기 바디(110)는 압착 및 진공 프레스 등의 공정에서 상기 바디(110)의 충진율이 최대가 될 수 있도록 압착 및 경화될 수 있다.
상기 바(bar)로 제조된 바디의 경우, 칩의 단위로 절단되어 다수의 바디(110)를 제조할 수 있다. 이로 인해, 인덕터의 제조 원가를 낮출 수 있으며, 높은 생산성을 확보할 수 있다.
도 5a 내지 5f는 본 개시의 다른 실시 예에 따른 인덕터의 제조방법을 설명하기 위한 개략적인 공정 단면도를 도시한 것이다.
도 5a 내지 5f는 도시된 구성 요소 중에서 도 4a 내지 4f에 도시된 구성요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 5a를 참조하면, 기판(20) 상에 코일 패턴(220)을 형성한다.
도 5b를 참조하면, 상기 기판(20) 상에 상기 코일 패턴(220)을 덮도록 절연층(211)을 형성하며, 상기 절연층(211)에 관통홀(235)을 형성한다.
상기 절연층(211)은 에폭시계, 아크릴계, 폴리 이미드계, 페놀계 및 설폰계 중 적어도 하나로 이루어질 수 있다.
상기 절연층(211)은 캐리어 필름(carrier film)(213)과 함께 상기 기판(20) 상에 형성될 수 있다.
상기 캐리어 필름(213)은 일면에 접착성을 가지며, 상기 절연층(211) 상에 접착되어 배치될 수 있다. 상기 캐리어 필름(213)은 PET(polyethylene terephthalate) 필름일 수 있으나, 이에 한정되는 것은 아니다.
상기 절연층(211)이 에폭시계, 아크릴계, 폴리 이미드계, 페놀계 및 설폰계 중 적어도 하나로 이루어질 경우, 상기 관통홀은 레이저 드릴(laser drilling)을 이용하여 형성될 수 있다.
상기 관통홀은 상기 캐리어 필름(213) 및 절연층(211)을 관통하여 상기 코일 패턴(220)에 접하도록 형성된다.
도 5c를 참조하면, 상기 관통홀 내부에 제1 도전층(230a)이 형성된다.
상기 제1 도전층(230a)은 전기 도금 방법으로 형성되며, 그 재료는 은(Ag), 구리(Cu) 및 비스무스(Bi) 중의 어느 하나일 수 있으며, 특히 구리(Cu)일 수 있다.
상기 제1 도전층(230a)은 상기 관통홀 내부의 일부에 형성된다.
도 5d를 참조하면, 상기 제1 도전층(230a)의 상부에 상기 관통홀의 내부를 채우도록 도전성 금속(211)을 도금하여 제2 도전층을 형성한다.
상기 비아(230)는 상기 관통홀 내부에 형성된 제1 및 제2 도전층을 포함한다.
상기 제2 도전층(230b)은 도금 후 상기 절연층(211)의 표면에서 볼록하게 올라오는 형상을 가질 수 있다.
상기 제2 도전층(230b)의 볼록부는 상기 절연층의 표면에서부터 소정의 높이를 갖는다. 상기 제2 도전층(230b)의 볼록부의 높이는 이후에 적층 및 압착 공정에서 1~20% 낮아질 수 있으며, 내부 밀도가 증가할 수 있다.
본 개시에 의한 비아(230)는 상기 제2 도전층(230b)을 포함할 수 있다. 상기 제2 도전층(230b)의 볼록부는 복수의 절연층의 적층 및 압착 공정시 층간 응력은 분산시키는 버퍼(buffer) 역할을 할 수 있다. 이로 인해, 일정한 절연층 간 절연 거리를 유지할 수 있다.
도 5e 및 5f를 참조하면, 상기 기판과 상기 코일 패턴 및 상기 제1 및 제2 도전층(230a, 230b)이 포함된 상기 절연층을 분리하고, 분리된 복수의 절연층(211)을 적층하여 바디(210)를 형성한다.
상기 기판은 에칭 방법을 이용하여 제거될 수 있다.
상기 분리된 복수의 절연층(211)은 일괄적으로 적층되며, 적층된 복수의 절연층을 고온 압착하여 바디(210)를 형성한다.
이후에, 도시하지 않았으나, 상기 바디의 양측면에 외부전극을 형성한다.
상기 외부전극은 외부전극용 페이스트에 상기 바디를 딥핑(dipping)하여 형성될 수 있다.
상기 외부전극용 페이스트는 도전성 분말을 포함하며, 상기 도전성 분말은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함하는 재료 또는 이들의 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
100: 인덕터
110: 바디
111: 절연층
115a, 115b: 외부전극
120: 코일(코일 패턴)
130: 비아
130a, 130b: 제1 및 제2 도전층
110: 바디
111: 절연층
115a, 115b: 외부전극
120: 코일(코일 패턴)
130: 비아
130a, 130b: 제1 및 제2 도전층
Claims (16)
- 복수의 코일 패턴이 비아로 연결되어 형성된 코일이 내부에 배치된 바디;를 포함하고,
상기 비아는 제1 도전층 및 상기 제1 도전층 상에 형성된 제2 도전층을 포함하며,
상기 비아로 연결된 코일 패턴간 거리는 다른 코일 패턴간 거리보다 큰 인덕터.
- 제1항에 있어서,
상기 제1 도전층은 상기 비아로 연결된 코일 패턴 간 거리 대비 0.7 내지 1.0 비율의 두께를 갖는 인덕터.
- 제1항에 있어서,
상기 제2 도전층의 두께는 3.0 내지 7.0 μm 인 인덕터.
- 제1항에 있어서,
상기 제2 도전층은 상기 제1 도전층보다 경도가 낮은 금속을 포함하는 인덕터.
- 제1항에 있어서,
상기 제1 도전층은 은(Ag), 구리(Cu) 및 비스무스(Bi) 중 적어도 하나를 포함하는 인덕터.
- 제1항에 있어서,
상기 제2 도전층은 주석(Sn), 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi) 중 적어도 하나를 포함하는 인덕터.
- 제1항에 있어서,
상기 바디는 절연 재료로 이루어진 인덕터.
- 제7항에 있어서,
상기 절연 재료는 감광성 수지, 에폭시계, 아크릴계, 폴리 이미드계, 페놀계 및 설폰계 중 적어도 하나인 인덕터.
- 기판 상에 코일 패턴을 형성하는 단계;
상기 기판 상에 상기 코일 패턴을 덮도록 절연층을 형성하는 단계;
상기 절연층에 관통홀을 형성하는 단계;
상기 관통홀 내부에 도금에 의해 제1 도전층을 형성하는 단계;
상기 제1 도전층의 상부에 도금에 의해 제2 도전층을 형성하여 제1 및 제2 도전층을 포함하는 비아를 형성하는 단계;
상기 기판과 상기 코일 패턴 및 상기 제1 및 제2 도전층이 포함된 상기 절연층을 분리하는 단계; 및
상기 분리된 복수의 절연층을 적층하여 바디를 형성하는 단계;를 포함하며,
상기 코일 패턴 중 일부는 상기 비아로 연결되며, 상기 비아로 연결된 코일 패턴간 거리는 다른 코일 패턴간 거리보다 큰 인덕터의 제조방법.
- 제9항에 있어서,
상기 제1 도전층은 상기 비아로 연결된 코일 패턴 간 거리 대비 0.7 내지 1.0 비율의 두께를 갖는 인덕터의 제조방법.
- 제9항에 있어서,
상기 제2 도전층의 두께는 3.0 내지 7.0 μm 인 인덕터의 제조방법.
- 제9항에 있어서,
상기 제2 도전층은 상기 제1 도전층보다 경도가 낮은 금속을 포함하는 인덕터의 제조방법.
- 제9항에 있어서,
상기 제1 도전층은 은(Ag), 구리(Cu) 및 비스무스(Bi) 중 적어도 하나를 포함하는 인덕터의 제조방법.
- 제9항에 있어서,
상기 제2 도전층은 주석(Sn), 주석(Sn)-은(Ag), 주석(Sn)-구리(Cu) 및 주석(Sn)-비스무스(Bi) 중 적어도 하나를 포함하는 인덕터의 제조방법.
- 제9항에 있어서,
상기 절연층은 감광성 수지, 에폭시계, 아크릴계, 폴리 이미드계, 페놀계 및 설폰계 중 적어도 하나인 인덕터의 제조방법.
- 제15항에 있어서,
상기 절연층이 상기 감광성 수지로 이루어질 경우,
상기 관통홀은 포토레지스트 방법으로 형성되는 인덕터의 제조방법.
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