JP3927955B2 - 層間電気接続が向上された多層印刷回路基板及びその作製方法 - Google Patents
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Description
本発明は、並列方式の多層印刷回路基板及びその作製方法に関し、さらに詳細には、並列方式または一括積層式の多層印刷回路基板の層間接続において、内壁がメッキされた回路層のバイアホールには別途の充填メッキ工程や導電性ペースト充填工程を行わず、絶縁層のバイアホールには導電性ペーストを充填した後、それらを一括的に積層し圧着することによって回路層のバイアホールと絶縁層のバイアホールとが接続されるようにした多層印刷回路基板及びその作製方法に関する。
現在、電子製品は、小型化、薄板化、高密度化、パッケージ(package)化及び個人携帯化の要求に応えて軽薄短小化されつつあり、多層印刷回路基板でも微細パターン(fine pattern)化、小型化及びパッケージ化が同時に進行されている。そこで、多層印刷回路基板の微細パターン化、高信頼性及び高設計密度の確保のために、原資材の変更に加えて回路の層構成を複合化する構造に移りつつあるし、部品もＤＩＰ(Dual In-Line Package)タイプからＳＭＴ(Surface Mount Technology)タイプに変更され、その実装密度が高まっている趨勢にある。しかも、電子機器の携帯化、高機能化、インターネット利用、動映像及び高容量のデータ送受信などから印刷回路基板の設計は益々複雑となり、高難度の技術が要求されている。
かかる印刷回路基板には、絶縁基板の片面にのみ配線を形成した単面ＰＣＢ、両面ともに配線を形成した両面ＰＣＢ及び多層に配線したＭＬＢ(多層印刷回路基板；Multi Layered Board)がある。従来は部品素子が単純で、回路パターンも簡単な点から断面ＰＣＢを使用したが、最近では回路の複雑度の増加による高密度及び小型化回路に対する要求に応えて殆ど両面ＰＣＢまたは多層印刷回路基板を使用している。本発明では、中でも多層印刷回路基板(ＭＬＢ)の作製方法について説明する。
ＭＬＢは、配線領域を拡大するために配線可能な層を追加したものである。具体的にＭＬＢは、内層と外層とに区分され、内層の材料としては薄板コア(Thin Core；T/C)を使用し、外層と内層をプリプレグで接着した構造の４層ＭＬＢ(内層２層、外層２層)が基本となる。したがって、多層印刷回路基板は少なくとも４層以上となるが、回路の複雑度の増加に応じて６層、８層、１０層またはそれ以上に構成する場合もある。
内層には電源回路、接地回路、信号回路などを形成し、内層と外層間または外層間にはプリプレグを挟めて絶縁と接着を行う。この時、各層の配線はバイアホール(導通穴)を介して連結する。
ＭＬＢは、配線密度を画期的に増やすことができるという大きい長所があるが、それだけ作製工程が複雑になるという短所がある。特に、内層回路を形成しその上に段階的に追加の層を積み上げる、いわゆるビルドアップ(build-up)方式による作製方法では、工程が完了してからは内層の変形が不可能なため、内層にエラーがある場合には完成された全ての製品が不良となってしまう。このようなエラーを未然に防止するためには多くの検査装置が要求される。
図１ａないし図１ｄは、従来のいわゆる並列的多層印刷回路基板の作製方法、または一括積層方式の多層印刷回路基板の作製方法において、多層印刷回路基板を構成する層のうち回路パターンを含む回路層を作製する方法を示している。ここでは、回路層にバイアホールを加工した後メッキによりそのバイアホールを充填することによって絶縁層または他の回路層のバイアホールと電気的接続を行う。
図１ａは印刷回路基板の作製においてベース基板として使用される銅張積層板１０１を示す。銅張積層板１０１は、通常、補強基材１０３及びその両面に張り付けられた銅箔１０２とから構成される。
このように形成された銅張積層板１０１に、図１ｂに示すようにバイアホール１０４を加工する。バイアホールはＹＡＧまたはＣＯ２レーザー、若しくは機械的ドリルリングを使って直径を５０〜１００μm程度に加工する。通常の多層印刷回路基板においてバイアホールの直径は２００〜３００μmであるが、図１ｂのようにバイアホールの直径を小さくすれば追加的なペーストの充填処理過程なくバイアホール１０４の内部をメッキにより充填することができる。
その後、図１ｃに示すように、バイアホール１０４が加工された銅張積層板１０１に無電解メッキ及び電解メッキにより銅張積層板１０１の上面、下面及びバイアホール１０４の内壁をメッキする。したがって、基板の上面及び下面にはメッキ層１０５が形成され、バイアホール１０４はメッキ金属により充填される。
このように別途の充填工程なくメッキ金属によりバイアホール１０４の内部を充填して層間を導通させる方法も可能であるが、バイアホール１０４の内壁をメッキし、別途の導電性ペースト充填工程によりバイアホール１０４の内部を充填する方法を使用してもいい。
次いで、図１ｄに示すように、エッチングなどの回路パターン形成方法を用いて回路パターンを形成する。このように形成された回路層１０６は並列的または一括積層式多層印刷回路基板の作製方法において図３の回路層１０６ａ、１０６ｂ、１０６ｃとして使用されることができる。
このように加工された回路層１０６は、図３の回路層１０６ａ、１０６ｂ、１０６ｃの一つとして使用され、回路層には絶縁層等との結合を考慮してバイアホール及び回路パターンが設計される。
また、作製したい多層印刷回路基板の層数にしたがって必要な回路層及び絶縁層の枚数が決定される。例えば、４層印刷回路基板では２枚の回路層が必要であり、６層印刷回路基板では３枚、８層では４枚の回路層が必要となる。
図２ａないし図２ｄは、従来の並列的多層印刷回路基板の作製方法において、回路層の間に挟まれる絶縁層を形成する方法を示している。
図２ａには、プリプレグ２０３の両面にポリエステル材質の離型フィルム２０２が付着された平板型絶縁材２０１が示されている。
図２ａには、プリプレグ２０３の両面にポリエステル材質の離型フィルム２０２が付着された平板型絶縁材２０１が示されている。
プリプレグ２０３の厚さは製品の仕様にしたがって選択的に使用することができ、離型フィルム２０２の厚さは２０〜３０μmであって、プリプレグの製作に当たって既に付着されたものを使用してもよく、プリプレグ２０３に離型フィルム２０２を別途接着して使用してもいい。
このように形成された平板型絶縁材２０１に、図２ｂに示すように、ドリルリングによりバイアホール２０４を加工する。この時、バイアホール２０４は通常、機械的ドリルリングにより加工する。バイアホール２０４の直径は、回路層との接続を考慮して回路層に形成されたバイアホールの直径よりやや大きくする。
したがって、前述した回路層加工方法のうち図１ａないし図１ｄを参照して説明されたバイアホール１０４をメッキにより充填させる方法で作製された回路層１０６と接続される絶縁層のバイアホール２０４は、約１００μmの直径に加工する。
このように形成されたバイアホール２０４を、図２ｃのように導電性ペースト２０５で充填した後、図２ｄに示すように離型フィルム２０２を除去する。
このように形成された絶縁層２０６も同様に、図３の絶縁層２０６ａ、２０６ｂの一つとして使用される。
このように形成された絶縁層２０６も同様に、図３の絶縁層２０６ａ、２０６ｂの一つとして使用される。
ここで、絶縁層もまた、結合される回路層のバイアホールに鑑みてそのバイアホールの位置及び大きさが設計される必要がある。また、絶縁層の枚数も作製したい多層印刷回路基板の層数にしたがって決定される。例えば、４層印刷回路基板では１枚、６層印刷回路基板では２枚、８層では３枚の絶縁層が必要であるが、これは、４層の印刷回路基板では２層の絶縁層、６層の印刷回路基板では４層の絶縁層が存在するいわゆるビルドアップ方式の作製方式とは異なっている。
その後、図１ａないし図１ｄに示した方法により形成された回路層１０６ａ、１０６ｂ、１０６ｃと、図２ａないし図２ｄに示した方法により形成された絶縁層２０６ａ、２０６ｂを図３のように交互に配置する。
このとき、配置された層のバイアホールを正確にマッチングさせるためにターゲッティング（targeting）またはピン(pin)整合方法などを使用する。
ターゲッティングとは、基板の積層後にドリル加工の基準点である内層の‘ターゲットガイドマーク’にターゲット穴を加工する工程であり、通常、Ｘ−Ｒａｙによるターゲットドリルを使用する。
ターゲッティングとは、基板の積層後にドリル加工の基準点である内層の‘ターゲットガイドマーク’にターゲット穴を加工する工程であり、通常、Ｘ−Ｒａｙによるターゲットドリルを使用する。
ピン(Pin)整合方法とは、層間整合の基準となる穴、すなわち、ガイド穴をバイアホール加工時に多数の基板上の同一の所定位置に加工し、積層(Lay-Up)する時ピン(Pin)に穴が加工された回路層、絶縁層を挿入して回路層と絶縁層の位置整合を図る方式のことをいう。
次いで、配列された回路層及び絶縁層を、図３に示した矢印方向に圧縮プレスで圧着して一度に積層することで、図４に示すような６層の多層印刷回路基板が完成される。
最後に、積層完了した基板の縁部にはみ出された樹脂と銅箔を切り取って製品の傷や安全事故を予防するためのトリミング処理などの仕上げが行われる。
最後に、積層完了した基板の縁部にはみ出された樹脂と銅箔を切り取って製品の傷や安全事故を予防するためのトリミング処理などの仕上げが行われる。
要するに、ビルドアップ方式で作製された多層印刷回路基板は、一枚の両面印刷回路基板に絶縁層が積層され、その上に片面印刷回路基板が順次積層された構造を持つが、並列方式または一括積層方式の作製方法によって作製された多層印刷回路基板は、複数枚の両面印刷回路基板が絶縁層を挟んで連続的に積層された構造を持つ。
この相違点から、完成された印刷回路基板の断面を見るとそれがどのような作製方式で作られたか容易に判別できる。
この相違点から、完成された印刷回路基板の断面を見るとそれがどのような作製方式で作られたか容易に判別できる。
ＷＯ２００１／３９２６７号では、絶縁基材の片面または両面に回路が形成された基本層の両方に接着層を挟んで断面印刷回路基板を数枚積層した後、これを一括的にプレス圧着して多層印刷回路基板を作製する方法が開示されている。
この文献に開示された方法により作製された多層印刷回路基板の断面は、ビルドアップ方式により作製された基板の断面と同一であり、絶縁基材に半硬化状態のプリプレグが使用されずに完全硬化された絶縁性基材が使用された。
この文献に開示された方法により作製された多層印刷回路基板の断面は、ビルドアップ方式により作製された基板の断面と同一であり、絶縁基材に半硬化状態のプリプレグが使用されずに完全硬化された絶縁性基材が使用された。
そこで、本発明では前記文献に開示された方法に比べてさらに単純で且つ改善された形態の一括積層による多層印刷回路基板の作製方法を提供する。
ＷＯ２００１／３９２６７号
本発明は、回路層の充填のためのメッキ工程またはペースト充填工程を省くことによって、従来の多層印刷回路基板の作製方法に比べて原価が節減され、工程に時間がかからない多層印刷回路基板及びその作製方法を提供することにその目的がある。
また、本発明の他の目的は、層間のペーストと銅箔部の接続において回路層と絶縁層のバイアホール間の接触面積を増大させることによって、電気伝導度及び接合信頼性を向上させた多層印刷回路基板及びその作製方法を提供することにある。
また、本発明の他の目的は、層間のペーストと銅箔部の接続において回路層と絶縁層のバイアホール間の接触面積を増大させることによって、電気伝導度及び接合信頼性を向上させた多層印刷回路基板及びその作製方法を提供することにある。
本発明に係る多層印刷回路基板の作製方法は、Ａ．(ａ)銅箔積層板にバイアホールを加工する工程；(ｂ)前記銅張積層板及びバイアホールの内壁を銅メッキする工程；及び、(ｃ)前記銅箔積層板に回路パターンを形成する工程を含む所定枚数の回路層を形成する工程；Ｂ．(ａ)離型フィルムが付着された平板型絶縁材にバイアホールを加工する工程；(ｂ)前記バイアホールを導電性ペーストで充填する工程；及び、(ｃ)前記離型フィルムを除去する工程を含む所定枚数の絶縁層を形成する工程；Ｃ．前記回路層と絶縁層を交互にあらかじめ設定された位置に配置する工程；Ｄ．前記配置された回路層及び絶縁層を圧着する工程；及び、Ｅ．前記圧着された基板の最外郭層に回路パターンを形成する工程を含むことを特徴とする。
好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記回路層を形成する工程は、最外郭層に配置される回路層には片面にのみ回路パターンを形成し、内層に配置される回路層にはその両面に回路パターンを形成する工程を含むことを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記回路層を形成する工程は、表面処理する工程をさらに含む。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、ドリル加工の基準点である内層の‘ターゲットガイドマーク’にターゲット穴を加工する工程をさらに含むことを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記回路層を形成する工程は、表面処理する工程をさらに含む。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、ドリル加工の基準点である内層の‘ターゲットガイドマーク’にターゲット穴を加工する工程をさらに含むことを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記回路層及び絶縁層のバイアホールを加工する工程は、層間整合の基準となるガイド穴を前記複数の層の同一の位置に加工する工程を含むことを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記離型フィルムの厚さは２０μm以上であることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記導電性ペーストはスズ成分が含浸された金属結合型（metallic bond-type）導電性ペーストであることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記離型フィルムの厚さは２０μm以上であることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記導電性ペーストはスズ成分が含浸された金属結合型（metallic bond-type）導電性ペーストであることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記導電性ペーストは点接触型（point contact-type）の導電性ペーストであることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記平板型絶縁材は完全硬化状態(c-stage)の樹脂両面に積層された半硬化状態(b-stage)の樹脂層から構成されることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板の作製方法において、前記平板型絶縁材は完全硬化状態(c-stage)の樹脂両面に積層された半硬化状態(b-stage)の樹脂層から構成されることを特徴とする。
本発明に係る多層印刷回路基板は、導電性ペーストが充填された複数のバイアホールを有する複数の回路層及び導電性ペーストが充填された複数のバイアホールを有する複数の絶縁層を含み、前記回路層のバイアホールへの導電性ペーストの充填が前記絶縁層のバイアホールに充填された導電性ペーストの移動より行われてなることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板において、前記導電性ペーストはスズ成分が含浸された金属結合型導電性ペーストであることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板において、前記導電性ペーストは点接触型の導電性ペーストであることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板において、前記導電性ペーストはスズ成分が含浸された金属結合型導電性ペーストであることを特徴とする。
より好ましくは、本発明に係る多層印刷回路基板において、前記導電性ペーストは点接触型の導電性ペーストであることを特徴とする。
本発明の多層印刷回路基板の作製方法によれば、回路層のバイアホール充填のためのメッキ工程またはペースト充填工程が省略されるために従来の多層印刷回路基板の作製方法に比べて原価が節減され、工程に時間がかからなくなる。
また、本発明の多層印刷回路基板の作製方法によれば、層間接続(Paste vs Copper)において回路層と絶縁層のバイアホール間の接触面積が増大されるために電気伝導度及び接合信頼性の向上を図ることができる。
また、本発明の多層印刷回路基板の作製方法によれば、層間接続(Paste vs Copper)において回路層と絶縁層のバイアホール間の接触面積が増大されるために電気伝導度及び接合信頼性の向上を図ることができる。
以下、添付図面を参照しつつ本発明に係る並列的多層印刷回路基板の作製方法をさらに詳細に説明する。
まず、本発明に係る並列的多層印刷回路基板の作製方法による回路層及び絶縁層それぞれの作製方法について述べる。
まず、本発明に係る並列的多層印刷回路基板の作製方法による回路層及び絶縁層それぞれの作製方法について述べる。
図５ａないし図５ｅは、本発明の並列的多層印刷回路基板の作製方法において、多層印刷回路基板を構成する層のうち回路層を作製する方法の一実施例を示している。
図５ａには、印刷回路基板の作製に際してベース基板として使用される銅張積層板５０１が示されている。銅張積層板５０１は、補強基材５０３及びその両面に張り付けられた銅箔５０２とから構成される。
図５ａには、印刷回路基板の作製に際してベース基板として使用される銅張積層板５０１が示されている。銅張積層板５０１は、補強基材５０３及びその両面に張り付けられた銅箔５０２とから構成される。
銅張積層板５０１は、その補強基材によって様々に分類されるが、ガラス繊維にエポキシを含浸させた補強基材に銅箔を張り付けたガラス/エポキシ基板(ＦＲ−４)、ガラス繊維にポリイミド及びＢＴ樹脂を含浸させた補強基材に銅箔を張り付けた耐熱樹脂銅張積層板、及びポリイミドフィルムに銅箔を張り付けたフレキシブル銅張積層板など様々な種類のものがあり、中でも、ガラス/エポキシ基板(ＦＲ−４)が最も多く使用される。図１ａの銅張積層板５０１にはＦＲ−４基板を使用してもいいが、印刷回路基板の応用例に合わせて適切なものを選択して使用すればいい。
このように形成された銅張積層板５０１に、図５ｂに示すようにバイアホール５０４をドリルリング加工する。この時、バイアホール５０４の直径は約０．１mm程度に加工する。
その後、図５ｃに示すように、無電解銅メッキ及び電解銅メッキを行って銅張積層板５０１の両面及びバイアホール５０４内壁に銅メッキ層５０５を形成する。
次いで、図５ｄに示すように、銅張積層板５０１の両面に回路パターン５０６ａを形成する。回路パターン形成は、エッチングレジスト塗布、エッチングレジストパターン形成及びエッチングなどの工程により行われる。
その後、図５ｃに示すように、無電解銅メッキ及び電解銅メッキを行って銅張積層板５０１の両面及びバイアホール５０４内壁に銅メッキ層５０５を形成する。
次いで、図５ｄに示すように、銅張積層板５０１の両面に回路パターン５０６ａを形成する。回路パターン形成は、エッチングレジスト塗布、エッチングレジストパターン形成及びエッチングなどの工程により行われる。
このように形成された回路層５０６ａは、図８において内部に配置される回路層５０６ａとして使用される。
回路パターン形成方法として上記のようなエッチングによる方法の他にも多様な方法が適用可能であることは当業者にとって理解できるはずである。
回路パターン形成方法として上記のようなエッチングによる方法の他にも多様な方法が適用可能であることは当業者にとって理解できるはずである。
図５ｅは、図５ｃのように銅メッキ層５０５の形成が完了された基板の下面にのみ回路パターンを形成した回路層５０６ｂを示す。このように下面にのみ回路パターンが形成された回路層５０６ｂは、図８の最上端に配置された回路層５０６ｂとして使用される。
図５ｆは、図５ｃのように銅メッキ層５０５の形成が完了された基板の上面にのみ回路パターンを形成した回路層５０６ｃを示す。このように上面にのみ回路パターンが形成された回路層５０６ｃは、図８の最下端に配置される回路層５０６ｃとして使用される。
以上のように加工された回路層は、本発明に係る図８の回路層５０６ａ、５０６ｂ、５０６ｃの一つとして使用されることができ、本発明による作製方法において回路層の回路パターンは絶縁層との結合を考慮してバイアホール及び回路パターン等の位置及び寸法があらかじめ正確に設計される必要がある。
図５ｆは、図５ｃのように銅メッキ層５０５の形成が完了された基板の上面にのみ回路パターンを形成した回路層５０６ｃを示す。このように上面にのみ回路パターンが形成された回路層５０６ｃは、図８の最下端に配置される回路層５０６ｃとして使用される。
以上のように加工された回路層は、本発明に係る図８の回路層５０６ａ、５０６ｂ、５０６ｃの一つとして使用されることができ、本発明による作製方法において回路層の回路パターンは絶縁層との結合を考慮してバイアホール及び回路パターン等の位置及び寸法があらかじめ正確に設計される必要がある。
また、必要な回路層の枚数も、作製したい多層印刷回路基板の層数にしたがって決定される。例えば、４層の印刷回路基板では２枚の回路層が必要であり、６層の印刷回路基板では３枚、８層では４枚の回路層が必要である。
以下、本発明に係る並列的多層印刷回路基板の作製方法において、回路層５０６ａ、５０６ｂ、５０６ｃ間に挟まれる絶縁層の作製方法を説明する。
以下、本発明に係る並列的多層印刷回路基板の作製方法において、回路層５０６ａ、５０６ｂ、５０６ｃ間に挟まれる絶縁層の作製方法を説明する。
図６ａないし図６ｄは、本発明に係る並列的多層印刷回路基板の作製方法の一実施例による絶縁層形成方法を示している。
図６ａは、本発明の一実施例による絶縁層のベース基板として使用される平板型絶縁材６０１の断面図である。この絶縁材６０１は、３層に構成されるが、完全硬化された状態(c-stage)の熱硬化性樹脂６０４の両面に半硬化状態(b-stage)の熱硬化性樹脂６０３が積層され、その上にポリエステル材質の離型フィルム６０２が付着されてなる。
図６ａは、本発明の一実施例による絶縁層のベース基板として使用される平板型絶縁材６０１の断面図である。この絶縁材６０１は、３層に構成されるが、完全硬化された状態(c-stage)の熱硬化性樹脂６０４の両面に半硬化状態(b-stage)の熱硬化性樹脂６０３が積層され、その上にポリエステル材質の離型フィルム６０２が付着されてなる。
多層印刷回路基板において誘電体の樹脂で構成される絶縁層は回路層に比べて大きいインピーダンスを持つことになり、このインピーダンスは回路動作に影響を及ぼす。また、かかる絶縁層のインピーダンス値は絶縁層の厚さ偏差、樹脂の特性、つまり誘電率や質量及び体積により影響を受けるが、このように半硬化状態の樹脂をさらに形成した絶縁体を使用すると、インピーダンスをより容易に制御することができ、本発明に係る多層印刷回路基板の作製方法において回路層との結合に際してより良子な成形性を確保することができる。
熱硬化性樹脂層６０３、６０４の厚さは製品の仕様に応じて選択的に使用することができ、通常的な離型フィルムの厚さは２０μm以下であるが、本発明に係る多層印刷回路基板の作製方法の絶縁層に使用される離型フィルム６０２は約２０〜５０μm範囲の厚さを有するものを使用する。
離型フィルム６０２は、熱硬化性樹脂層６０３、６０４の製作に当たって既に付着されたものを使用してもよく、熱硬化性樹脂層６０３、６０４を順次積層しそこに離型フィルム６０２を接着して使用してもいい。
離型フィルム６０２は、熱硬化性樹脂層６０３、６０４の製作に当たって既に付着されたものを使用してもよく、熱硬化性樹脂層６０３、６０４を順次積層しそこに離型フィルム６０２を接着して使用してもいい。
このように形成される平板型絶縁材６０１に、図６ｂに示すようにドリルリングによってバイアホール６０５を形成する。
その後、図６ｃに示すように、前記バイアホール６０５に導電性ペースト６０６を充填して熱硬化させる。この時、充填される導電性ペーストには、ペースト全体が導電性を持つ物質からなる物理的点接触型のペースト、接着性のある樹脂に金属成分を浸透させた金属結合型ペーストを使用するといい。
その後、図６ｃに示すように、前記バイアホール６０５に導電性ペースト６０６を充填して熱硬化させる。この時、充填される導電性ペーストには、ペースト全体が導電性を持つ物質からなる物理的点接触型のペースト、接着性のある樹脂に金属成分を浸透させた金属結合型ペーストを使用するといい。
特に、金属結合型ペーストは、接着性のある樹脂にスズ(Sn)成分を浸透させたものであり、熱が加えられたらバイアホール内壁または回路パターンを構成する銅箔等とスズ成分が金属結合を起こし接続される。
本発明に係る絶縁層の形成において、絶縁層のバイアホールに充填される導電性ペーストとしては金属結合型ペーストを使用することが好ましい。
本発明に係る絶縁層の形成において、絶縁層のバイアホールに充填される導電性ペーストとしては金属結合型ペーストを使用することが好ましい。
次いで、図６ｄに示すように、離型フィルム６０２を除去する。離型フィルム６０２が除去されたら熱硬化性樹脂６０３の上に導電性ペースト６０６が突出され、この時、突出される導電性ペーストの高さは離型フィルム６０２の厚さによって変わる。
本発明に使用される離型フィルム６０２は２０〜５０μmの厚さを有し、好ましくは、約３８μmの厚さを持つものを使用し、したがって、突出される導電性ペースト６０６の高さも２０〜５０μm、好ましくは約３８μmとなる。
以上の工程により形成された絶縁層６０７は、本発明に係る図８の回路層５０６ａ、５０６ｂ、５０６ｃ間に挟まれる絶縁層６０７ａ、６０７ｂの一つとして使用される。
本発明に使用される離型フィルム６０２は２０〜５０μmの厚さを有し、好ましくは、約３８μmの厚さを持つものを使用し、したがって、突出される導電性ペースト６０６の高さも２０〜５０μm、好ましくは約３８μmとなる。
以上の工程により形成された絶縁層６０７は、本発明に係る図８の回路層５０６ａ、５０６ｂ、５０６ｃ間に挟まれる絶縁層６０７ａ、６０７ｂの一つとして使用される。
図７ａないし図７ｄは、本発明に係る並列的多層印刷回路基板において、多層印刷回路基板を構成する層のうち絶縁層形成方法の他の実施例を示す図である。
図７ａには、半硬化状態の絶縁層またはプリプレグ７０３の両面に離型フィルム７０２が付着された形態の平板型絶縁材７０１が示されている。プリプレグの厚さは製品の仕様にしたがって選択的に使用することができ、前述の如く離型フィルム７０２の厚さは２０〜５０μm、好ましくは約３８μmと、絶縁層またはプリプレグ製作に当たって既に付着されたものを使用してもよく、場合によっては絶縁層またはプリプレグに離型フィルム７０２を別途接着して使用してもいい。
図７ａには、半硬化状態の絶縁層またはプリプレグ７０３の両面に離型フィルム７０２が付着された形態の平板型絶縁材７０１が示されている。プリプレグの厚さは製品の仕様にしたがって選択的に使用することができ、前述の如く離型フィルム７０２の厚さは２０〜５０μm、好ましくは約３８μmと、絶縁層またはプリプレグ製作に当たって既に付着されたものを使用してもよく、場合によっては絶縁層またはプリプレグに離型フィルム７０２を別途接着して使用してもいい。
このように形成された平板型絶縁材７０１に、図７ｂに示すようにドリルリングによりバイアホール７０４を加工する。好ましくは、前記バイアホール７０４は機械的ドリルリングにより形成する。バイアホール７０４の直径は、回路層との接続を考慮して接続される回路層のバイアホールの直径と略同一に加工され、好ましくは、直径が約０．１５mm程度となるように加工する。
その後、図７ｃに示すように、バイアホール７０４を導電性ペースト７０５で充填する。この時、充填される導電性ペーストには、ペースト全体が導電性を持つ物質からなる物理的点接触型のペースト、接着性のある樹脂に金属成分を浸透させた金属結合型ペーストを使用するといい。
特に、金属結合型ペーストは、接着性のある樹脂にスズ(Sn)成分を浸透させたものであり、熱が加えられると結合されるバイアホール内壁または回路パターンを構成する銅箔等とスズ成分が金属結合を起こし接続される。
特に、金属結合型ペーストは、接着性のある樹脂にスズ(Sn)成分を浸透させたものであり、熱が加えられると結合されるバイアホール内壁または回路パターンを構成する銅箔等とスズ成分が金属結合を起こし接続される。
本発明に係る絶縁層の形成において、絶縁層のバイアホールに充填される導電性ペースト７０５としては金属結合型ペーストを使用することが好ましい。
最後に、図７ｄに示すように、離型フィルム７０２を除去する。離型フィルム７０２が除去されると、プリプレグ７０３上に導電性ペースト７０５が突出され、この時突出される導電性ペースト７０５の高さは離型フィルム７０２の厚さにしたがって変わる。本発明で厚さ３８μm程度の離型フィルム７０２を使用すると、それに伴って突出される導電性ペースト７０５の高さも約３８μmとなる。
最後に、図７ｄに示すように、離型フィルム７０２を除去する。離型フィルム７０２が除去されると、プリプレグ７０３上に導電性ペースト７０５が突出され、この時突出される導電性ペースト７０５の高さは離型フィルム７０２の厚さにしたがって変わる。本発明で厚さ３８μm程度の離型フィルム７０２を使用すると、それに伴って突出される導電性ペースト７０５の高さも約３８μmとなる。
このような工程により形成された絶縁層７０６は、本発明に係る図８の回路層５０６ａ、５０６ｂ、５０６ｃ間に挟まれる絶縁層６０７ａ、６０７ｂの代わりをすることができる。
その後、図５ａないし図５ｆを参照して説明された方法により作製された回路層５０６ａ、５０６ｂ、５０６ｃ、及び図６ａないし図６ｄまたは図７ａないし図７ｄを参照して説明された方法により作製された絶縁層６０７または７０６を、図８に示すように交互に配列する。この時、両面に回路パターンが形成された回路層５０６ａは中心に配置し、下面に回路パターンが形成された回路層５０６ｂは最上端に配置し、上面に回路パターンが形成された回路層５０６ｃは最下端に配置する。
その後、図５ａないし図５ｆを参照して説明された方法により作製された回路層５０６ａ、５０６ｂ、５０６ｃ、及び図６ａないし図６ｄまたは図７ａないし図７ｄを参照して説明された方法により作製された絶縁層６０７または７０６を、図８に示すように交互に配列する。この時、両面に回路パターンが形成された回路層５０６ａは中心に配置し、下面に回路パターンが形成された回路層５０６ｂは最上端に配置し、上面に回路パターンが形成された回路層５０６ｃは最下端に配置する。
ここで、配置された層どうしのバイアホールが正確にマッチングされるように整合し仕上げるために、ターゲッティング及びピン(pin)整合方法などが使用される。
ターゲッティングとは、基板の積層後にドリル加工の基準点である内層の‘ターゲットガイドマーク'にターゲット穴を加工する工程であって、普通Ｘ−Ｒａｙによるターゲットドリルを使用する。
ターゲッティングとは、基板の積層後にドリル加工の基準点である内層の‘ターゲットガイドマーク'にターゲット穴を加工する工程であって、普通Ｘ−Ｒａｙによるターゲットドリルを使用する。
ピン(Pin)整合方法とは、層間整合の基準となる穴、すなわち、ガイド穴をバイアホール加工時に多数の基板上の同一の所定位置に加工し、積層(Lay-Up)する時、ピン(Pin)にホールが加工された回路層、絶縁層を挟めて回路層と絶縁層の位置整合を行う方式のことをいう。
その後、圧着プレスにより図８の矢印方向に圧着すると、図９に示すように内層には回路パターンが形成され、最外郭層には回路パターンが形成されなかった形態の６層の印刷回路基板が形成される。
その後、圧着プレスにより図８の矢印方向に圧着すると、図９に示すように内層には回路パターンが形成され、最外郭層には回路パターンが形成されなかった形態の６層の印刷回路基板が形成される。
積層された各層を一枚の印刷回路基板に作るプレスには、‘熱プレス'が多く使用される。これは、積層された基板をケースに入れて真空チャンバーの上下から熱板を挟めて加圧/加熱する方法で積層を行う。この方法をＶＨＬ(Vacuum Hydraulic Lamination)法という。
このようにプレス工程時には基板に熱が加えられて絶縁層５０６ａ、５０６ｂ、５０６ｃのバイアホールを充填している導電性ペースト６０６は流動性を持つことになり、したがって、圧着により、図９に示された空いている回路層のバイアホールに導電性ペースト６０６が押し付けられて回路パターンと連結され、結果として回路層と絶縁層が接続されるのである。
このようにプレス工程時には基板に熱が加えられて絶縁層５０６ａ、５０６ｂ、５０６ｃのバイアホールを充填している導電性ペースト６０６は流動性を持つことになり、したがって、圧着により、図９に示された空いている回路層のバイアホールに導電性ペースト６０６が押し付けられて回路パターンと連結され、結果として回路層と絶縁層が接続されるのである。
このような本発明に係る回路層と絶縁層の接続方法によれば、従来の並列的印刷回路基板の作製方法またはビルドアップ方式の印刷回路基板の作製方法に比べて回路層と絶縁層のバイアホール間の電気的接触面が広くなるために電気伝導度及び接続信頼度が向上される。
その後、好ましくは、圧着により最外郭層５０６ｂ、５０６ｃのバイアホールから外部にはみ出された導電性ペーストを除去するバフ研磨(buffing)工程を行うとともに、積層が完了した基板の縁部にはみ出された樹脂と銅箔を切り取って製品の傷及び安全事故を予防するためのトリミング処理を行う。
その後、図１０に示すように、最外郭層に回路パターンを形成することで６層の印刷回路基板が完成される。回路パターンの形成は、エッチングレジスト塗布、エッチングレジストパターンの形成、及びエッチングなどの工程により行われる。エッチングレジストにはドライフィルムを使用すると好ましい。回路パターン形成方法として上述したエッチングによる方法の他にも様々な方法が使用可能であることは当業者にとって理解できるはずである。
その後、図１０に示すように、最外郭層に回路パターンを形成することで６層の印刷回路基板が完成される。回路パターンの形成は、エッチングレジスト塗布、エッチングレジストパターンの形成、及びエッチングなどの工程により行われる。エッチングレジストにはドライフィルムを使用すると好ましい。回路パターン形成方法として上述したエッチングによる方法の他にも様々な方法が使用可能であることは当業者にとって理解できるはずである。
最外郭層に回路パターンを形成した後、最外郭層に形成された回路パターンのうち他の基板または素子と電気的に接続されない部位にはソルダーレジストを塗布し、電気的に接続される部分には、外部に露出された銅箔部位が酸化されるのを防止し、実装される部品のハンダ付け性を向上させ、且つ、良い伝導性を与えるための表面処理を行うことが好ましい。
このように、最外郭層の回路パターンを内層の回路パターンとは異なり最後に形成する理由は、最外郭層の回路パターンを完了した状態で一括積層すると、バイアホールをからはみ出された導電性ペーストを除去するバフ研磨(buffing)工程時に最外郭層に既に形成された回路パターンを損ね、不良を誘発するおそれがあるためである。
このように、最外郭層の回路パターンを内層の回路パターンとは異なり最後に形成する理由は、最外郭層の回路パターンを完了した状態で一括積層すると、バイアホールをからはみ出された導電性ペーストを除去するバフ研磨(buffing)工程時に最外郭層に既に形成された回路パターンを損ね、不良を誘発するおそれがあるためである。
ビルドアップ方式で作製された多層印刷回路基板は、一枚の両面印刷回路基板に絶縁層が積層され、その上に断面印刷回路基板が順次積層された構造を持つが、本発明の並列的作製方法によって作製された多層印刷回路基板は、複数枚の両面印刷回路基板が絶縁層を挟んで連続的に積層された構造を持つ。
また、従来の並列的または一括積層方式多層印刷回路基板の作製方法により作製された多層印刷回路基板では、回路層のバイアホールがメッキにより充填されているか、或いは導電性ペーストにより充填された状態で絶縁層とプレスなどにより結合されるので絶縁層のバイアホールを埋め込んでいるペーストと回路層のバイアホールを埋め込んでいるメッキ層またはペーストが区別される。
このような相違点から、完成された印刷回路基板の断面を見るとその印刷回路基板がどのような作製方式で作製されたか判別できる。
以上の具体的な説明は、本発明に係る多層印刷回路基板の作製方法の一実施例に過ぎないので、本発明は上記の実施例に限定されなく、当分野で通常の知識を持つ者なら特許請求の範囲の解析によって定義される本発明の範囲内で様々な変形が可能であることが理解できる。
以上の具体的な説明は、本発明に係る多層印刷回路基板の作製方法の一実施例に過ぎないので、本発明は上記の実施例に限定されなく、当分野で通常の知識を持つ者なら特許請求の範囲の解析によって定義される本発明の範囲内で様々な変形が可能であることが理解できる。
５０１ 銅張積層板、５０２ 銅箔、５０３ 補強基材、５０４ バイアホール、
５０５ 無電解及び電解銅メッキ層、５０６ａ、５０６ｂ、５０６ｃ 回路層、
６０１ 平板型絶縁材、６０２ 離型フィルム、６０３ 半硬化状態の樹脂、
６０４ 完全硬化状態の樹脂、６０５ バイアホール、６０６ 導電性ペースト、
６０７ 絶縁層、７０１ 平板型絶縁材、７０２ 離型フィルム、７０３ プリプレグ、
７０４ バイアホール、７０５ 導電性ペースト、７０６ 絶縁層
５０５ 無電解及び電解銅メッキ層、５０６ａ、５０６ｂ、５０６ｃ 回路層、
６０１ 平板型絶縁材、６０２ 離型フィルム、６０３ 半硬化状態の樹脂、
６０４ 完全硬化状態の樹脂、６０５ バイアホール、６０６ 導電性ペースト、
６０７ 絶縁層、７０１ 平板型絶縁材、７０２ 離型フィルム、７０３ プリプレグ、
７０４ バイアホール、７０５ 導電性ペースト、７０６ 絶縁層
Claims (13)
- Ａ．(ａ)銅箔積層板にバイアホールを加工する工程；
(ｂ)前記銅張積層板及びバイアホールの内壁を銅メッキする工程；及び
(ｃ)前記銅箔積層板に回路パターンを形成する工程を含む所定枚数の回路層を形成する工程；
Ｂ．(ａ)離型フィルムが付着された平板型絶縁材にバイアホールを加工する工程；
(ｂ)前記バイアホールを導電性ペーストで充填する工程；及び
(ｃ)前記離型フィルムを除去する工程を含む所定枚数の絶縁層を形成する工程；
Ｃ．前記回路層と絶縁層を交互にあらかじめ設定された位置に配置する工程；
Ｄ．前記絶縁層の導電性ペーストが回路層のバイアホールに充填されるように前記配置された回路層及び絶縁層を圧着する工程；及び
Ｅ．前記圧着された基板の最外郭層に回路パターンを形成する工程を含むことを特徴とする多層印刷回路基板の作製方法。 - 前記回路層を形成する工程は、
最外郭層に配置される回路層には片面にのみ回路パターンを形成し、内層に配置される回路層にはその両面に回路パターンを形成する工程を含むことを特徴とする請求項１に記載の多層印刷回路基板の作製方法。 - 前記回路層を形成する工程は、
表面処理する工程をさらに含むことを特徴とする請求項１に記載の多層印刷回路基板の作製方法。 - ドリル加工の基準点である内層の‘ターゲットガイドマーク’にターゲット穴を加工する工程をさらに含むことを特徴とする請求項１に記載の多層印刷回路基板の作製方法。
- 前記回路層及び絶縁層のバイアホールを加工する工程は、
層間整合の基準となるガイド穴を前記複数の層の同一の位置に加工する工程を含むことを特徴とする請求項１に記載の多層印刷回路基板の作製方法。 - 前記回路層と絶縁層を交互にあらかじめ設定された位置に配置する工程(Ｃ)の後に、
最外郭層のバイアホールからはみ出される導電性ペーストを除去するバフ研磨工程をさらに含むことを特徴とする請求項１に記載の多層印刷回路基板の作製方法。 - 前記離型フィルムの厚さは２０〜５０μmであることを特徴とする請求項１に記載の多層印刷回路基板の作製方法。
- 前記導電性ペーストは、スズ成分の含浸された金属結合型導電性ペーストであることを特徴とする請求項１に記載の多層印刷回路基板の作製方法。
- 前記導電性ペーストは、点接触型の導電性ペーストであることを特徴とする請求項１に記載の多層印刷回路基板の作製方法。
- 前記平板型絶縁材は、完全硬化状態の樹脂両面に積層された半硬化状態の樹脂層から構成されることを特徴とする請求項１に記載の多層印刷回路基板の作製方法。
- 銅箔積層板からなり、該銅張積層板表面及び複数のバイアホールの内壁を銅メッキされるとともに、該銅箔積層板に回路パターンを形成してなる所定枚数の回路層と、平板型絶縁材からなり、導電性ペーストを充填された複数のバイアホールを有する所定枚数の絶縁層とを交互に積層し、前記絶縁層のバイアホールの導電性ペーストが回路層のバイアホールに充填されるように圧着してなり、前記圧着された基板の最外郭層に回路パターンを形成してなることを特徴とする多層印刷回路基板。
- 前記導電性ペーストは、スズ成分の含浸された金属結合型導電性ペーストであることを特徴とする請求項１１に記載の多層印刷回路基板。
- 前記導電性ペーストは、点接触型の導電性ペーストであることを特徴とする請求項１１に記載の多層印刷回路基板。
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| CN105158606B (zh) * | 2015-08-28 | 2018-06-26 | 北大方正集团有限公司 | 一种pcb背板过孔信号的vna测试方法及测试系统 |
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| TWI636712B (zh) * | 2017-04-28 | 2018-09-21 | 矽瑪科技股份有限公司 | Circuit board with dual row solder joints and SMT and DIP structure |
| KR20190027579A (ko) * | 2017-09-07 | 2019-03-15 | 삼성전기주식회사 | 인쇄회로기판 |
| CN109548322A (zh) * | 2017-09-21 | 2019-03-29 | 鹤山市得润电子科技有限公司 | 一种多层软性电路板的制造方法及生产设备 |
| CN109673112B (zh) * | 2017-10-13 | 2021-08-20 | 鹏鼎控股(深圳)股份有限公司 | 柔性电路板以及柔性电路板的制作方法 |
| US20190335593A1 (en) * | 2018-04-26 | 2019-10-31 | Daeduck Electronics Co., Ltd. | Method of manufacturing the printed circuit board |
| CN111432552A (zh) * | 2020-03-25 | 2020-07-17 | 西安易朴通讯技术有限公司 | 电路板组件及电子设备 |
| CN111642085B (zh) * | 2020-06-19 | 2021-08-31 | 苏州浪潮智能科技有限公司 | 一种印刷电路板制作方法、系统、设备及计算机存储介质 |
| US11956898B2 (en) | 2020-09-23 | 2024-04-09 | Apple Inc. | Three-dimensional (3D) copper in printed circuit boards |
| KR20220160967A (ko) * | 2021-05-28 | 2022-12-06 | (주)티에스이 | 이종 재질의 다층 회로기판 및 그 제조 방법 |
| EP4099807A1 (en) * | 2021-06-01 | 2022-12-07 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier interconnection and manufacturing method |
| CN114449771B (zh) * | 2021-09-27 | 2024-02-13 | 深圳市百柔新材料技术有限公司 | 一种双面过孔陶瓷覆铜板的制备方法及电路板 |
| CN113873788A (zh) * | 2021-10-09 | 2021-12-31 | 深圳市百柔新材料技术有限公司 | 一种多层玻璃基板的制备方法、玻璃基板及Mini-LED玻璃基板 |
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| JP2658661B2 (ja) * | 1991-09-18 | 1997-09-30 | 日本電気株式会社 | 多層印刷配線板の製造方法 |
| EP0600051B1 (de) * | 1992-06-15 | 1999-05-12 | Dyconex Patente Ag | Verfahren zur herstellung von leiterplatten unter verwendung eines halbzeuges mit extrem dichter verdrahtung für die signalführung |
| US5332486A (en) * | 1993-01-29 | 1994-07-26 | Gould Electronics Inc. | Anti-oxidant coatings for copper foils |
| JP2587596B2 (ja) | 1993-09-21 | 1997-03-05 | 松下電器産業株式会社 | 回路基板接続材とそれを用いた多層回路基板の製造方法 |
| US5785787A (en) * | 1994-05-23 | 1998-07-28 | General Electric Company | Processing low dielectric constant materials for high speed electronics |
| JPH10224039A (ja) | 1997-02-10 | 1998-08-21 | Matsushita Electric Ind Co Ltd | 多層プリント配線板の製造方法 |
| WO1998056220A1 (fr) * | 1997-06-06 | 1998-12-10 | Ibiden Co., Ltd. | Plaquette de circuit simple face et procede de fabrication de ladite plaquette |
| JP3053790B2 (ja) | 1997-09-30 | 2000-06-19 | 松下電器産業株式会社 | 回路基板接続用部材、回路基板の製造方法および回路基板 |
| CN1318274A (zh) * | 1998-09-17 | 2001-10-17 | 伊比登株式会社 | 多层叠合电路板 |
| TW512653B (en) | 1999-11-26 | 2002-12-01 | Ibiden Co Ltd | Multilayer circuit board and semiconductor device |
| EP1194023A4 (en) * | 1999-12-14 | 2005-11-09 | Matsushita Electric Ind Co Ltd | MULTILAYER CONDUCTOR PLATE AND ITS MANUFACTURING METHOD |
| JP2002016358A (ja) | 2000-04-24 | 2002-01-18 | Matsushita Electric Works Ltd | 多層プリント配線板の製造方法及び両面露光用ツール |
| US6855892B2 (en) * | 2001-09-27 | 2005-02-15 | Matsushita Electric Industrial Co., Ltd. | Insulation sheet, multi-layer wiring substrate and production processes thereof |
| JP2003224339A (ja) | 2002-01-30 | 2003-08-08 | Kyocera Corp | 導体ペーストおよびこれを用いた配線基板 |
| US6826830B2 (en) * | 2002-02-05 | 2004-12-07 | International Business Machines Corporation | Multi-layered interconnect structure using liquid crystalline polymer dielectric |
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