JP2007081157A - 多層配線基板及びその製造方法 - Google Patents

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Abstract

【課題】 本発明は反り防止用の補強手段が設けられた多層配線基板及びその製造方法に関し、反りの発生を抑制すると共にこの多層配線基板を効率よくかつ低コストで製造することを課題とする。
【解決手段】 コア層１０１Ａを中心とし、このコア層１０１Ａに絶縁層１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂと配線層１０５Ａ，１０５Ｂ，１０８Ａ，１０８Ｂを複数層積層形成してなる多層配線基板であって、前記コア層１０１Ａを補強材を含まない絶縁材料１１２と、この絶縁材料１１２の両面に形成された銅箔１１３（パターン配線部１０３ｂ）を有する構成とする。
【選択図】 図４

Description

本発明は多層配線基板及びその製造方法に係り、特に反り防止用の補強手段が設けられた多層配線基板及びその製造方法に関する。
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化及び小型化が進められており、これに伴い半導体装置も高密度化され、多ピン化及び小型化が図られている。このように多ピン化及び小型化された半導体装置を実装可能とする基板として、ビルドアップ法を利用した多層配線基板が提供されている。
この種の多層配線基板は、ガラス布銅張積層板等の補強部材をコア層とし、この両面に絶縁層と配線層を交互に形成した構成とされている（特許文献１参照）。図１は、この種の多層配線基板１０Ａの一例の概略構成を示す断面図である。同図に示すように多層配線基板１０Ａは、スルーホール１２が形成されたコア基板１１の両面に絶縁層１３及び配線層１４が積層形成された構成とされている。コア基板１１の上下に形成されている配線層１４は、スルーホール１２により電気的に接続された構成とされている。
一方、近年では、上記したビルドアップ法を利用した多層配線基板において、コア層を有しない多層配線基板の開発が行われている（特許文献２参照）。図２は、従来のコア層を有しない多層配線基板１０Ｂの一例の概略構成を示す断面図である。
同図に示すように、コア層を有しない多層配線基板１０Ｂ（以下、必要に応じてコアレス基板という）は、支持基板１６に絶縁層１３と配線層１４を順次積層した後、支持基板１６を除去することにより多層配線基板１０Ａを形成する（図２は、支持基板１６を除去する前の状態を示している）。この多層配線基板１０Ａは、絶縁層１３及び配線層１４の形成時においては、絶縁層１３及び配線層１４は支持基板１６に支持される。また、絶縁層１３及び配線層１４の形成後は、支持基板１６が除去されることにより多層配線基板１０Ｂの薄型化を図ることができる。
特開２０００−２６１１４７号公報 特開平１０−１２５８１８号公報
しかしながら、図１に示す多層配線基板１０Ａは、配線層１４を微細形成することができるため、高密度化された半導体装置の実装が可能となる。しかしながら、この多層配線基板１０Ａは、内部にコア基板１１を有しているため、このコア基板１１に形成されるスルーホール１２の微細化が困難で、多層配線基板１０Ａの全体としての高密度が図れないという問題点がある。
また、コア基板１１にスルーホール１２を形成する際、ドリルを用いてスルーホール用開口を形成するが、ドリル工程ではスルーホール用開口の形成に長時間を要し、また形成コストが高くなるという問題点があった。更に、コア基板１１を設けることにより、必然的に多層配線基板１０Ａが厚くなり、上記した電子機器の小型化の妨げになるという問題点もあった。
一方、図２に示すコアレス基板である多層配線基板１０Ｂは、図１に示す多層配線基板１０Ａに対して薄型化を図ることができるものの、必然的に支持基板１６を除去する必要があり、支持基板１６が無駄になってしまうという問題点があった。また、多層配線基板１０Ｂの製造工程において、支持基板１６を除去するエッチング工程が必要となり製造工程が複雑化すると共に、エッチングの実施には長時間を要するために製造効率が悪いという問題点があった。更に、コアレス基板である多層配線基板１０Ｂは、コア基板が存在しないため、強度が低下して反りが生じ易いという問題点もあった。
本発明は上記の点に鑑みてなされたものであり、反りの発生を抑制しうる多層配線基板を提供すると共に、この多層配線基板を効率よくかつ低コストで製造しうる多層配線基板の製造方法を提供することを目的とする。
上記の課題を解決するために本発明では、コア層を中心とし、該コア層の両面に配線層と絶縁層とを複数層積層形成してなる多層配線基板であって、前記コア層が、補強材を含まない絶縁材料と、該絶縁材料の両面に積層された銅箔とを有することを特徴とするものである。
上記発明によれば、ガラス布銅張積層板等の補強部材が不要となるため、多層配線基板の薄型化を図ることができると共に、部品点数が削減できることより低コスト化を図ることができる。
また、上記発明において、前記コア層を構成する絶縁材料を前記絶縁層と同一の材料とすることが望ましい。
この構成とすることにより、絶縁層とコア層の加工を同一方法で行うことができると共に、絶縁層とコア層との間で熱膨張率差がないため反りの発生を抑制することができる。
また、上記発明において、前記配線層を層間接続を行うビアと配線パターンとにより構成し、かつ、前記ビアの向きが前記コア層を中心として対称とすることが望ましい。
この構成とすることにより、コア層を中心とした多層配線基板のバランスが良くなり、多層配線基板に反りが発生することを抑制することができる。
また、上記発明において、前記絶縁材料はビルドアップ樹脂とすることか望ましい。
この構成とすることにより、コア層に高密度にビア形成を行うことが可能となる。
また、上記発明において、前記銅箔が、配線パターン部と、該配線パターン部の間に配設された補強部とを有する構成としてもよい。
この構成とすることにより、配線パターンが形成されない部分を利用して補強部が形成されるため、コア層の機械的強度を高めることができる。
また、上記発明において、前記銅箔が、配線パターン部と、該配線パターン部の間に配設された電源或いはグランド配線として機能する面状配線とを有する構成としてもよい。
この構成とすることにより、配線パターンが形成されない部分を利用して、電源或いはグランド電極として機能する面状配線が形成されるため、電源或いはグランドの電気的特性を高めつつ、コア層の機械的強度を高めることができる。
また、上記の課題を解決するために本発明では、絶縁材料の両面に銅箔が形成されたコア層の両面に、層間接続を行うビアと配線パターンとにより構成される配線層と絶縁層とを順次積層形成することを特徴とするものである。
上記発明によれば、従来のコアレス基板で必要であった支持基板のエッチング除去が不要となるため、製造工程の短縮及び製造コストの低減を図ることができる。また、コア層を中心にその両面に配線層と絶縁層とを順次積層形成することができるため、バランスの良い反りのない多層配線基板を容易に製造することができる。
また、上記発明において、前記ビアを形成する際、ビア孔をレーザにより形成することとしてもよい。
この方法を用いることにより、従来のスルーホール孔の形成において必要とされたドリル加工が不要となり、ビア孔及びビアプラグを高密度で形成することが可能となる。
本発明によれば、薄型化及び高密度化を図ることができると共に、この薄型化及び高密度化を図りうる多層配線基板を容易かつ効率的に製造することが可能となる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図３は、本発明の第１実施例である多層配線基板１００Ａを示している。尚、同図に示すように本実施例では、多層配線基板１００Ａとして６層積層構造のものを例に挙げて説明するものとする。しかしながら、本願発明の適用は６層積層構造に限定されるものではなく、各種層数を有する多層配線基板に広く適用が可能なものである。
多層配線基板１００Ａは、大略するとコア層１０１Ａ、第１の絶縁層１０４Ａ，１０４Ｂ、配線層１０５Ａ，１０５Ｂ、第２の絶縁層１０６Ａ，１０６Ｂ、配線層１０８Ａ，１０８Ｂが積層形成された構成とされている。また、第２の絶縁層１０６Ａの下面にはソルダーレジスト１０２が形成され、第２の絶縁層１０６Ｂの上面にはソルダーレジスト１０９が形成されている。
コア層１０１Ａは、図４（Ｅ）に示されるように、絶縁材料１１２と配線層１０３とにより構成されている。絶縁材料１１２は、例えば熱硬化性を有するエポキシ系のビルドアップ樹脂よりなる。また、配線層１０３は銅により形成されており、層間接続を行うビアプラグ部１０３ａと、面方向の接続を行うパターン配線部１０３ｂとにより構成されている。
本実施例では、絶縁材料１１２は補強材を含まない構成としている。具体的には、図１を用いて説明したように、従来用いられていたコア基板１１はビルドアップ樹脂をガラスクロス、アラミド不織布、ＬＣＰ織布等の織布や不織布中に含浸させた構成とされていた。しかしながら、本実施例で用いるコア層１０１Ａは、絶縁材料１１２にガラスクロス等の補強材は含まれておらず、ビルドアップ樹脂からなる構成とされている。
第１の絶縁層１０４Ａ，１０４Ｂ及び第２の絶縁層１０６Ａ，１０６Ｂは、絶縁材料１１２と同様に、熱硬化性を有するエポキシ系のビルドアップ樹脂よりなる。第１の絶縁層１０４Ａ，１０４Ｂは、コア層１０１Ａを挟むように形成されており、また第２の絶縁層１０６Ａ，１０６Ｂは、コア層１０１Ａ及び第１の絶縁層１０４Ａ，１０４Ｂを挟むように形成される。
尚、上記した各ビルドアップアップ樹脂は、熱硬化性を有するものに限定されるものではなく、感光性を有したビルドアップアップ樹脂やポリイミド等の他の絶縁性樹脂を用いることも可能である。
一方、多層配線基板１００Ａは、前記したコア層１０１Ａ及び各絶縁層１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂと共に、配線層１０５Ａ，１０５Ｂ，１０８Ａ，１０８Ｂが形成されている。この各配線層１０５Ａ，１０５Ｂ，１０８Ａ，１０８Ｂは、例えばＣｕにより形成されている。
配線層１０５Ａ，１０５Ｂは同一構成とされており、ビアプラグ部１０５ａとパターン配線部１０５ｂとを有した構成とされている。ビアプラグ部１０５ａは第１の絶縁層１０４Ａ，１０４Ｂに形成された開口部に形成され、パターン配線部１０５ｂは第１の絶縁層１０４Ａ，１０４Ｂ上に形成されている。また、ビアプラグ部１０５ａの一端はパターン配線部１０５ｂに接続され、他端はコア層１０１Ａに形成されたパターン配線部１０３ｂに接続されている。
配線１０８Ａ，１０８Ｂは同一構成とされており、ビアプラグ部１０８ａとパターン配線部１０８ｂとにより構成されている。ビアプラグ部１０８ａは第２の絶縁層１０６Ａ，１０６Ｂに形成された開口部に形成され、パターン配線部１０８ｂは第２の絶縁層１０６Ａ，１０６Ｂ上に形成されている。また、ビアプラグ部１０８ａの一端はパターン配線部１０８ｂに接続され、他端は配線１０５Ａ，１０５Ｂに形成されたパターン配線部１０５ｂに接続されている。
上記構成とされた多層配線基板１００Ａは、従来の多層配線基板１０Ａ（図１参照）で必要とされていたガラスクロス等により補強されたコア基板１１に代えて、絶縁材料１１２と配線層１０３とよりなるコア層１０１Ａを用いている。このため、多層配線基板１００Ａの薄型化を図ることができると共に、部品点数が削減できることにより低コスト化を図ることができる。
また、本実施例ではコア層１０１Ａを構成する絶縁材料１１２を各絶縁層１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂと同一のビルドアップアップ材料としているため、絶縁層１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂとコア層１０１Ａの加工を同一方法で行うことができる。
また、絶縁層１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂとコア層１０１Ａ（絶縁材料１１２）との間で熱膨張率差がなくなるため、多層配線基板１００Ａに反りが発生することを抑制できる。また、各絶縁層１１２，１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂとして、高密度加工が可能なビルドアップ樹脂を用いているため、後述するようにビアプラグ部１０３ａ，１０５ａ，１０８ａを高密度に形成することができる。
更に、本実施例に係る多層配線基板１００Ａでは、コア層１０１Ａを中心として第１の絶縁層１０４Ａと第１の絶縁層１０４Ｂ，第２の絶縁層１０６Ａと第２の絶縁層１０６Ｂ、配線層１０５Ａと配線層１０５Ｂ、配線層１０８Ａと配線層１０８Ｂが対称となるよう配置されている。
特に、後述するようにビアプラグ部１０５ａ，１０８ａは、レーザ加工により形成されたビア孔に銅（Ｃｕ）をめっき充填することにより形成さるため円錐台形状となる。この円錐台とされたビアプラグ部１０５ａ，１０８ａについても、本実施例ではコア層１０１Ａを中心として対称に配置される。
このようにコア層１０１Ａを中心として、その上下に配置される構成を対称となるよう構成とすることにより、コア層１０１Ａを中心とした多層配線基板１００Ａのバランスが良くなり、多層配線基板１００に反りが発生することを抑制することができる。
続いて、上記構成とされた多層配線基板１００Ａの製造方法について、図４を参照しつつ以下説明する。尚、図４において、図３に示した構成と対応する構成については、同一符号を付すものとする。
多層配線基板１００Ａを製造するには、先ず図４（Ａ）に示すコア材料１１１を用意する。このコア材料１１１は、絶縁材料１１２の両面に銅箔１１３を配設した構成とされている。絶縁材料１１２は、前記したように熱硬化性を有するエポキシ系のビルドアップ樹脂等により構成されている。
このコア材料１１１上には、スクリーン印刷法，感光性樹脂フィルムのラミネート，或いは塗布法等により、感光性樹脂材料よりなるフォトレジストを形成する。次に、このフォトレジストに対してマスクパターン（図示せず）を介して光線を照射し露光させることでパターニングを行い、後述するビアプラグ部１０３ａの形成位置に開口部を形成する。
そして、このパターニングされたフォトレジストをマスクとして片面の銅箔１１３のエッチングが行われる。その後、フォトレジストを剥離することにより、図４（Ｂ）に示すように、ビアプラグ部１０３ａの形成位置にレーザ用開口１１４が形成される。
続いて、レーザ用開口１１４が形成された銅箔１１３をマスクとして、レーザ加工が実施され、図４（Ｃ）に示されるように、絶縁材料１１２に対してビア用開口１１５が形成される。または、銅箔１１３上から直接レーザ加工をして、絶縁材料１１２に対してビア用開口１１５が形成される。
このビア用開口１１５の表面には、無電解銅めっきにより導電経路となるシード層（図示せず）が形成される。このシード層が形成されると、続いて電解銅めっきが実施され、図４（Ｄ）に示すように、ビア用開口１１５内にビアプラグ部１０３ａが形成される。
続いて、ビアプラグ部１０３ａが形成されたコア材料１１１の両面上には、スクリーン印刷法，感光性樹脂フィルムのラミネート，或いは塗布法等により、感光性樹脂材料よりなるフォトレジストが形成される。次に、このフォトレジストに対してマスクパターン（図示せず）を介して光線を照射し露光させることでパターニングを行い、パターン配線部１０３ｂの形成位置を除きフォトレジストを除去する。
次に、このパターニングされたフォトレジストをマスクとして銅箔１１３のエッチングが行われる。その後、フォトレジストを剥離することにより、図４（Ｅ）に示すように、ビアプラグ部１０３ａ及びパターン配線部１０３ｂよりなる配線層１０３が形成され、これによりコア層１０１Ａが製造される。
上記のようにしてコア層１０１Ａが形成されると、このコア層１０１Ａをコアとして絶縁層１０４Ａ，１０４Ｂ，１０６Ａ，１６０Ｂ及び配線層１０５Ａ，１０５Ｂ，１０８Ａ，１０８Ｂの形成処理が実施される。尚、これ以降の工程では、コア層１０１Ａを挟んだ上下層における加工は一括的に行われる。
先ず、コア層１０１Ａの上面及び下面に、熱硬化性のエポキシ樹脂等の塗布や、樹脂フィルムの積層により第１の絶縁層１０４Ａ，１０４Ｂ（ビルドアップ層）を形成する。次に、この第１の絶縁層１０４Ａ，１０４Ｂのビアプラグ部１０５ａの形成位置にレーザ加工によりビア用開口１１６Ａ，１１６Ｂを形成する。
図４（Ｆ）は、上記のようにして、第１の絶縁層１０４Ａ，１０４Ｂにビア用開口１１６Ａ，１１６Ｂが形成された状態を示している。
次に、めっき法を用いて第１の絶縁層１０４Ａ，１０４Ｂに配線１０５Ａ，１０５Ｂを形成する。即ち、第１の絶縁層１０４Ａ，１０４Ｂのビア用開口１１６Ａ，１１６Ｂにビアプラグ部１０５ａを形成すると共に、第１の絶縁層１０４Ａ，１０４Ｂの外側に位置する面にパターン配線部１０５ｂを形成する。この際、パターン配線部１０５ｂとビアプラグ部１０５ａは一体的に接続され、これにより配線層１０５Ａ，１０５Ｂが形成される。
具体的には、第１の絶縁層１０４Ａ，１０４Ｂの外側に位置する面に無電解メッキでシード層を形成し、その後にフォトリソグラフィ法にてパターン配線部１０３ｂの形状に対応したレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクにして電解めっきによりＣｕを析出させ、その後にレジストパターン及び不要なシード層を除去する。これにより図４（Ｇ）に示すように、ビアプラグ部１０５ａ及びパターン配線部１０５ｂよりなる配線１０５Ａ，１０５Ｂが形成される。
上記のように、第１の絶縁層１０４Ａ，１０４Ｂ及び配線層１０５Ａ，１０５Ｂが形成されると、続いて第２の絶縁層１０６Ａ，１０６Ｂ及び配線層１０８Ａ，１０８Ｂの形成が行われる。尚、この第２の絶縁層１０６Ａ，１０６Ｂ及び配線層１０８Ａ，１０８Ｂの形成は、前記した第１の絶縁層１０４Ａ，１０４Ｂ及び配線層１０５Ａ，１０５Ｂの形成方法と同一であるため、その説明は省略するものとする。
次に、第２の絶縁層１０６Ａ，１０６Ｂにソルダーレジスト１０２，１０９をスクリーン印刷法等により形成する。次に、このソルダーレジスト１０２，１０９に対してマスクパターン（図示せず）を介して光線を照射し、露光させることでパターニングを行い、開口部１０２Ａ，１０９Ａを形成する。この開口部１０２Ａ，１０９Ａの形成位置は、パターン配線部１０８ｂと対向する位置に選定されている。よって、ソルダーレジスト１０２，１０９が形成された状態で、パターン配線部１０８ｂは当該開口部１０２Ａ，１０９Ａから露出した状態となる。尚、開口部１０２Ａ，１０９Ａを有するソルダーレジスト１０２，１０９は、スクリーン印刷法により、エポキシ等の熱硬化性樹脂材料を印刷することにより形成してもよい。
上記した一連の工程を実施することにより、図３に示す多層配線基板１００Ａが製造される。本実施例に係る製造方法によれば、コア層１０１Ａの両面に第１の絶縁層１０４Ａ，１０４Ｂ、第２の絶縁層１０６Ａ，１０６Ｂ、配線層１０５Ａ，１０５Ｂ、及び配線層１０８Ａ，１０８Ｂを順次積層形成するため、反りの発生を抑制することができる。また、従来のコアレス基板１０Ｂ（図２参照）で必要であった支持基板１６のエッチング除去が不要となるため、製造工程の短縮及び製造コストの低減を図ることができる。
また、コア層１０１Ａを中心にその両面に第１の絶縁層１０４Ａと第１の絶縁層１０４Ｂ、配線層１０５Ａと配線層１０５Ｂ、第２の絶縁層１０６Ａと第２の絶縁層１０６Ｂ、及び配線層１０８Ａと配線層１０８Ｂを順次積層形成するため、コア層１０１Ａを中心として上下のバランスが良好な反りのない多層配線基板１００Ａを容易に製造することができる。
また、ビアプラグ部１０３ａを形成する際、ビア用開口１１５をレーザにより形成するため、従来のスルーホール孔の形成において必要とされたドリル加工が不要となり、ビア用開口１１５及びビアプラグ部１０３ａを高密度で形成することが可能となる。これにより、多層配線基板１００Ａを高密度化された半導体装置及び電子装置の基板として用いることが可能となる。
また、本実施例に係る製造方法は、従来から行われている多層配線基板の製造工程を大きく変更することがないため、設備コストの低減及びこれに伴い多層配線基板１００Ａのコスト低減を図ることができる。更に、本実施例による多層配線基板１００Ａの製造方法では、コア層１０１Ａは他の第１の絶縁層１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂと略等しい厚さ（例えば、0.03〜0.1mm）であるため、多層配線基板１００Ａの薄型化を実現することもできる。
次に、本発明の第２及び第３実施例である多層配線基板１００Ｂ，１００Ｃについて説明する。図５は第２実施例である多層配線基板１００Ｂに用いるコア層１０１Ｂを示しており、図６は第２実施例である多層配線基板１００Ｂを示している。また、図７は第３実施例である多層配線基板１００Ｃに用いるコア層１０１Ｃを示しており、図８は第３実施例である多層配線基板１００Ｃを示している。尚、図５乃至図８において、図３乃至図４を用いて説明した第１実施例に係る多層配線基板１００Ａの構成と同一構成については同一符号を付し、その説明を省略するものとする。
図５及び図６に示す第２実施例に係る多層配線基板１００Ｂは、コア層１０１Ｂを構成する絶縁材料１１２に、配線層１０３と共に補強部１２０を形成したことを特徴とするものである。
この補強部１２０は、銅箔１１３（図４（Ａ）参照）から形成されるものであり、よってパターン配線部１０３ｂの形成時に同時形成することが可能なものである。また、補強部１２０の配置位置は、既定されている配線パターン部１０３ｂの形成位置以外の位置に選定されている。従って、補強部１２０を形成することにより、パターン配線部１０３ｂが影響を受けるようなことはない。この構成とすることにより、パターン配線部１０３ｂが形成されない部分を利用して補強部１２０が形成されるため、コア層１０１Ｂの機械的強度を高めることができ、反りを低減したより信頼性の高い多層配線基板１００Ｂを実現することができる。
一方、図７及び図８に示す第３実施例に係る多層配線基板１００Ｃは、コア層１０１Ｃを構成する絶縁材料１１２に、配線層１０３と共に面状配線（いわゆる、べたパターン）を形成したことを特徴とするものである。本実施例では、面状配線をグランド層１２２とした例を示しているが電源層としてもよく、更にグランド層と電源層が混在する構成としてもよい。
このグランド層１２２も、銅箔１１３から形成されるものであり、よってパターン配線部１０３ｂの形成時に同時形成することが可能なものである。また、グランド層１２２の配置位置も、既定されている配線パターン部１０３ｂの形成位置以外の位置に選定されている。従って、グランド層１２２を形成することにより、パターン配線部１０３ｂが影響を受けるようなことはない。
この構成とすることにより、パターン配線部１０３ｂが形成されない部分を利用して、電源或いはグランドとして機能する面状配線が形成されるため、電源或いはグランドの電気的特性を高めつつ、コア層１０１Ｃの機械的強度を高めることができる。
また、面状配線をグランド層１２２とした場合には、このグランド層１２２をシールド層として機能させることができ、高周波特性の良好な多層配線基板１００Ｃを実現することが可能となる。更に、銅箔の面積を大きく取ることができるため、コア層１０１Ｃの機械的強度を高めることができ、反りの発生を低減することもできる。
尚、上記した多層配線基板１００Ａの製造方法では、図示の便宜上、一枚のコア層１０１Ａから１個の多層配線基板１００Ａが製造される手順を図示して説明したが、実際はいわゆる多数個取りが行われる。即ち、一枚のコア層１０１Ａ上に多数の多層配線基板１００Ａを形成し、これを個片化することにより個々の多層配線基板１００Ａが形成される。これにより、製造効率の向上を図ることができる。
図１は、従来の一例である多層配線基板を示す断面図である（その１）。 図２は、従来の一例である多層配線基板を示す断面図である（その２）。 図３は、本発明の第１実施例である多層配線基板を示す断面図である。 図４は、本発明の第１実施例である多層配線基板の製造方法を製造手順に沿って説明するための図である。 図５は、本発明の第２実施例である多層配線基板を構成するコア層を示す断面図である。 図６は、本発明の第２実施例である多層配線基板を示す断面図である。 図７は、本発明の第３実施例である多層配線基板を構成するコア層を示す断面図である。 図８は、本発明の第３実施例である多層配線基板を示す断面図である。
符号の説明
１００Ａ〜１００Ｃ 多層配線基板
１０１Ａ〜１０１Ｃ コア層
１０２，１０９ ソルダーレジスト
１０２Ａ，１０９Ａ 開口部
１０３ 配線
１０３ａ，１０５ａ，１０８ａ，１１０ａ ビアプラグ部
１０３ｂ，１０５ｂ，１０８ｂ パターン配線部
１０４Ａ，１０４Ｂ 第１の絶縁層
１０５Ａ，１０５Ｂ，１０８Ａ，１０８Ｂ 配線
１０６Ａ，１０６Ｂ 第２の絶縁層
１１１ コア材料
１１２ 絶縁材料
１１３ 銅箔
１１４ レーザ用開口
１１５，１１６Ａ，１１６Ｂ ビア用開口
１２０ 補強部
１２２ グランド層

Claims (8)

  1. コア層を中心とし、該コア層の両面に配線層と絶縁層とを複数層積層形成してなる多層配線基板であって、
    前記コア層が、補強材を含まない絶縁材料と、該絶縁材料の両面に積層された銅箔とを有することを特徴とする多層配線基板。
  2. 前記コア層を構成する絶縁材料は、前記絶縁層と同一の材料であることを特徴とする請求項１記載の多層配線基板。
  3. 前記配線層は層間接続を行うビアと配線パターンとにより構成されており、かつ、前記ビアの向きが前記コア層を中心として対称であることを特徴とする請求項１または２記載の多層配線基板。
  4. 前記絶縁材料は、ビルドアップ樹脂であることを特徴とする請求項１乃至３のいずれか１項に記載の多層配線基板。
  5. 前記銅箔は、配線パターン部と、該配線パターン部の間に配設された補強部とを有することを特徴とする請求項１乃至４のいずれか１項に記載の多層配線基板。
  6. 前記銅箔は、配線パターン部と、該配線パターン部の間に配設された電源或いはグランド配線として機能する面状配線とを有することを特徴とする請求項１乃至４のいずれか１項に記載の多層配線基板。
  7. 絶縁材料の両面に銅箔が形成されたコア層の両面に、層間接続を行うビアと配線パターンとにより構成される配線層と絶縁層とを順次積層形成することを特徴とする多層配線基板の製造方法。
  8. 前記ビアを形成する際、ビア孔をレーザにより形成することを特徴とする請求項７記載の多層配線基板の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4576480B1 (ja) * 2010-01-18 2010-11-10 新光電気工業株式会社 多層配線基板
JP2011014912A (ja) * 2010-07-12 2011-01-20 Shinko Electric Ind Co Ltd 多層配線基板
US8609997B2 (en) 2009-07-06 2013-12-17 Shinko Electric Industries Co., Ltd. Multilayer wiring substrate
CN114514800A (zh) * 2019-09-30 2022-05-17 捷温汽车有限责任公司 双导体层叠基板

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091638A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US8877565B2 (en) * 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9153550B2 (en) * 2013-11-14 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design with balanced metal and solder resist density
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
JP2016219452A (ja) * 2015-05-14 2016-12-22 富士通株式会社 多層基板及び多層基板の製造方法
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
KR102618460B1 (ko) * 2019-03-26 2023-12-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185653A (ja) * 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
US7084509B2 (en) * 2002-10-03 2006-08-01 International Business Machines Corporation Electronic package with filled blinds vias
KR100567087B1 (ko) * 2003-10-20 2006-03-31 삼성전기주식회사 층간 전기 접속이 향상된 병렬적 다층 인쇄회로기판 제조방법
JP4452065B2 (ja) * 2003-11-18 2010-04-21 日本特殊陶業株式会社 配線基板の製造方法
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
JP2006073593A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 配線基板とそれを用いた半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8609997B2 (en) 2009-07-06 2013-12-17 Shinko Electric Industries Co., Ltd. Multilayer wiring substrate
JP4576480B1 (ja) * 2010-01-18 2010-11-10 新光電気工業株式会社 多層配線基板
JP2011014865A (ja) * 2010-01-18 2011-01-20 Shinko Electric Ind Co Ltd 多層配線基板
JP2011014912A (ja) * 2010-07-12 2011-01-20 Shinko Electric Ind Co Ltd 多層配線基板
JP4669908B2 (ja) * 2010-07-12 2011-04-13 新光電気工業株式会社 多層配線基板
CN114514800A (zh) * 2019-09-30 2022-05-17 捷温汽车有限责任公司 双导体层叠基板
CN114514800B (zh) * 2019-09-30 2023-10-17 捷温汽车有限责任公司 双导体层叠基板

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